第一篇：EDA課程設(shè)計(jì)專題實(shí)踐
EDA課程設(shè)計(jì)專題實(shí)踐
結(jié)課論文
題目：出租車自動計(jì)費(fèi)器
專業(yè)：電子信息工程
班級：電子z1301 姓名：陽家昆 學(xué)號：1310910422
一、設(shè)計(jì)題目：出租車自動計(jì)費(fèi)器
二、設(shè)計(jì)目標(biāo)：
1、掌握出租車的計(jì)費(fèi)功能
2、進(jìn)一步熟悉用VHDL語言編寫出租車計(jì)費(fèi)程序
三、設(shè)計(jì)要求：
1、設(shè)計(jì)一個(gè)出租車自動計(jì)費(fèi)器，具有行車?yán)锍逃?jì)費(fèi)、等候時(shí)間計(jì)費(fèi)、及起價(jià)三部分，用三位數(shù)碼管顯示總金額，最大值為99.9元；
2、行車?yán)锍虇蝺r(jià)1.7元/公里，等候時(shí)間單價(jià)1元/5分鐘，起價(jià)8元（3公里起價(jià)）。
3、行車?yán)锍痰挠?jì)費(fèi)電路將汽車行駛的里程數(shù)轉(zhuǎn)換成與之成正比的脈沖數(shù)，然后由計(jì)數(shù)譯碼電路轉(zhuǎn)換成收費(fèi)金額，以一個(gè)脈沖模擬汽車前進(jìn)十米，則每100個(gè)脈沖表示1公里。
4、用兩個(gè)數(shù)碼管顯示行駛公里數(shù)；兩個(gè)數(shù)碼管顯示等待時(shí)間；三個(gè)數(shù)碼管顯示收費(fèi)金額。
5、設(shè)置一個(gè)復(fù)位清零按鍵，可將計(jì)程公里數(shù)、計(jì)時(shí)數(shù)、應(yīng)付費(fèi)用清零；
6、設(shè)置一個(gè)剎車按鍵，當(dāng)松開按鍵時(shí)公里數(shù)開始計(jì)程，按下時(shí)停止計(jì)程，開始計(jì)時(shí)；
四、設(shè)計(jì)原理：
根據(jù)設(shè)計(jì)要求，系統(tǒng)的輸入信號clk，計(jì)價(jià)開始信號start，等待信號stop，里程脈沖信號fin。系統(tǒng)的輸出信號有：總費(fèi)用數(shù)C0—c3，行駛距離k0—k1，等待時(shí)間m0—m1等。系統(tǒng)有兩個(gè)脈沖輸入信號clk_48m,fin,其中clk_48m將根據(jù)設(shè)計(jì)要求分頻成17hz，2hz和1hz分別作為公里計(jì)費(fèi)和時(shí)間計(jì)費(fèi)的脈沖。兩個(gè)控制輸入開關(guān)start，stop；控制過程為：start作為計(jì)費(fèi)開始的開關(guān)，當(dāng)start為高電平時(shí)，系統(tǒng)開始根據(jù)輸入的情況計(jì)費(fèi)。當(dāng)有乘客上車并開始行駛時(shí)，fin脈沖到來，進(jìn)行行駛計(jì)費(fèi)，此時(shí)的stop需要置為0；如需停車等待，就把stop變?yōu)楦唠娖?，并去除fin輸入脈沖，進(jìn)行等待計(jì)費(fèi)；當(dāng)乘客下車且不等待時(shí)，直接將start置為0，系統(tǒng)停止工作；價(jià)格開始?xì)w為起步價(jià)8.0元。整個(gè)設(shè)計(jì)由分頻模塊，計(jì)量模塊，計(jì)費(fèi)模塊，控制模塊和顯示模塊五個(gè)部分組成。其中計(jì)量模塊是整個(gè)系統(tǒng)實(shí)現(xiàn)里程計(jì)數(shù)和時(shí)間計(jì)數(shù)的重要部分；控制模塊是實(shí)現(xiàn)不同計(jì)費(fèi)方式的選擇部分，根據(jù)所設(shè)計(jì)的使能端選擇是根據(jù)里程計(jì)費(fèi)還是根據(jù)等待時(shí)間計(jì)費(fèi)，同時(shí)設(shè)計(jì)通過分頻模塊產(chǎn)生不同頻率的脈沖信號來實(shí)現(xiàn)系統(tǒng)的計(jì)費(fèi)。計(jì)量模塊采用1hz的驅(qū)動信號，計(jì)費(fèi)模塊采用17hz，2hz的驅(qū)動信號；計(jì)量模塊每計(jì)數(shù)一次，計(jì)量模塊就實(shí)現(xiàn)17次或者2次計(jì)數(shù)，即為實(shí)現(xiàn)計(jì)時(shí)的0.2元/min，計(jì)程時(shí)的1.7元/km的收費(fèi)。
三、設(shè)計(jì)內(nèi)容： 1.分頻模塊
由于實(shí)驗(yàn)箱上沒有17hz和2hz的整數(shù)倍時(shí)鐘信號，因此采用頻率 較大的48mhz進(jìn)行分頻，以近似得到17hz，2hz和1hz的時(shí)鐘頻率。通過以上三種不同頻率的脈沖信號實(shí)行出租車行駛，等待兩種情況下的不同計(jì)費(fèi)。模塊元件如下:
圖1分頻模塊實(shí)體圖 Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity pulse is port(clk_48m:in std_logic;
clk_17:buffer std_logic;
clk_2:buffer std_logic;
clk_1 : buffer std_logic);
end pulse;architecture one of pulse is signal q_17:integer range 0 to 2823528;
signal q_2:integer range 0 to 23999999;signal q_1:integer range 0 to 47999999;begin
process(clk_48m)begin If(clk_48m' event and clk_48m='1')then If q_17=2823528 then q_17<=0;clk_17<=not clk_17;
else q_17<=q_17+1;
end if;
If q_2=23999999 then q_2<=0;clk_2<=not clk_2;
else q_2<=q_2+1;
end if;
If q_1=47999999 then q_1<=0;clk_1<=not clk_1;
else q_1<=q_1+1;
end if;
end if;end process;end;2.計(jì)量模塊
計(jì)量模塊主要完成計(jì)時(shí)和計(jì)程功能。計(jì)時(shí)部分：計(jì)算乘客的等待累積時(shí)間，本模塊中en1使能信號變?yōu)?；當(dāng)clk1每來一個(gè)上升沿，計(jì)時(shí)器就自增1，計(jì)時(shí)器的量程為59min，滿量程后自動歸零。計(jì)程部分：計(jì)算乘客所行駛的公里數(shù)，當(dāng)行駛里程大于3km時(shí)。本模塊中en0使能信號變?yōu)?；當(dāng)clk每來一個(gè)上升沿，計(jì)程器就自增1，計(jì)程器的量程為
99km，滿量程后自動歸零。
圖2計(jì)量模塊實(shí)物圖 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jiliang is port(start:in std_logic;
fin:in std_logic;
stop:in std_logic;
clk1:in std_logic;
en1,en0:buffer std_logic;
k1,k0:buffer std_logic_vector(3 downto 0);
m1,m0:buffer std_logic_vector(3 downto 0));
end jiliang;architecture rt2 of jiliang is signal w:integer range 0 to 59;
begin
process(clk1)begin if clk1'event and clk1='1' then
if start='1' then
w<=0;en1<='0';en0<='0';m1<=“0000”;
m0<=“0000”;k1<=“0000”;k0<=“0000”;elsif stop='0' then
if w=59 then
w<=0;
else w<=w+1;end if;if m0=“1001” then
m0<=“0000”;if m1=“0101” then
m1<=“0000”;else m1<=m1+1;end if;else m0<=m0+1;end if;if stop='0' then en0<='0';en1<='1';
else en1<='0';end if;elsif fin='1' then
if k0=“1001” then k0<=“0000”;if k1=“1001” then k1<=“0000”;
else k1<=k1+1;end if;else k0<=k0+1;end if;if stop='1' then en1<='0';if k1&k0>“00000010” then
en0<='1';
else en0<='0';end if;end if;end if;end if;end process;end rt2;3.控制模塊
本模塊主要是通過計(jì)量模塊產(chǎn)生的兩個(gè)不同的輸入使能信號en0，en1，對每個(gè)分頻模塊輸出的17hz，2hz的脈沖進(jìn)行選擇輸出的過程；本模塊實(shí)現(xiàn)了雙脈沖的二選一；最終目的為了計(jì)費(fèi)模塊中對行駛過程中不同的時(shí)段進(jìn)行計(jì)價(jià)。
圖3控制模塊實(shí)物圖 Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity kongzhi is port(en0,en1:in std_logic;
clk_in1:in std_logic;
clk_in2:in std_logic;
clk_out:out std_logic);
end kongzhi;architecture rt3 of kongzhi is begin process(en0,en1)begin
if en0='1' then
clk_out<=clk_in1;
elsif en1='1' then
clk_out<=clk_in2;
end if;end process;end rt3;4.計(jì)費(fèi)模塊
當(dāng)計(jì)費(fèi)信號start一直處于高電平即計(jì)費(fèi)狀態(tài)時(shí)，本模塊根據(jù)控制模塊選擇出的信號從而對不同的單價(jià)時(shí)段進(jìn)行計(jì)費(fèi)。即行程在3km內(nèi)，起步價(jià)8元；3km外以每公里1.7元計(jì)費(fèi)，等待時(shí)間則按每分鐘1.3元計(jì)費(fèi)。c0，c1，c2分別表示費(fèi)用的顯示。
圖4計(jì)費(fèi)模塊實(shí)物圖 Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity jifei is port(clk2:in std_logic;
start:in std_logic;
c0,c1,c2:buffer std_logic_vector(3 downto 0));end jifei;architecture rt4 of jifei is begin process(clk2,start)begin if start='1'then c2<=“0000”;c1<=“1000”;c0<=“0000”;
elsif clk2'event and clk2='1'then
if c0=“1001” then c0<=“0000”;
if c1=“1001” then c1<=“0000”;
if c2=“1001” then c2<=“0000”;
else c2<=c2+1;
end if;
else c1<=c1+1;
end if;
else c0<=c0+1;
end if;end if;end process;end rt4;5.顯示模塊
顯示模塊完成計(jì)價(jià)，計(jì)時(shí)和計(jì)程數(shù)據(jù)顯示。計(jì)費(fèi)數(shù)據(jù)送入顯示模塊進(jìn)行譯碼，最后送至以十元，元，角為單位對應(yīng)的數(shù)碼管上顯示。計(jì)時(shí)數(shù)據(jù)送入顯示模塊進(jìn)行譯碼，最后送至以分為單位對應(yīng)的數(shù)碼管上顯示。計(jì)程數(shù)據(jù)送入顯示模塊進(jìn)行譯碼，最后送至以km為單位的數(shù)碼管上顯示。
圖五顯示模塊實(shí)物圖 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xianshi is
port(clk:in std_logic;
b,c,d,e,f,g,h:in std_logic_vector(3 downto 0);
sg:out std_logic_vector(6 downto 0);
dian:out std_logic;
bt:out std_logic_vector(7 downto 0));
end;architecture one of xianshi is signal cnt8 : std_logic_vector(2 downto 0);signal a : std_logic_vector(3 downto 0);signal xiao:std_logic;begin p1:process(cnt8)
begin
case cnt8 is
when “000”=>bt<=not“00000001”;a<=b;
when “001”=>bt<=not“00000010”;a<=c;
when “010”=>bt<=not“00000100”;a<=d;
when “011”=>bt<=not“00010000”;a<=e;
when “100”=>bt<=not“00100000”;a<=f;
when “101”=>bt<=not“01000000”;a<=g;
when “110”=>bt<=not“10000000”;a<=h;
when others=>null;
end case;
if cnt8=“001” then xiao<='0';
else xiao<='1';end if;end process p1;p2:process(clk)
begin
if clk'event and clk='1' then
if cnt8<“110” then cnt8<=cnt8+1;
else cnt8<=“000”;
end if;
end if;
end process p2;p3:process(a)
begin
case a is
when “0000”=>sg<=not“0111111”;when “0001”=>sg<=not“0000110”;
when “0010”=>sg<=not“1011011”;when “0011”=>sg<=not“1001111”;
when “0100”=>sg<=not“1100110”;when “0101”=>sg<=not“1101101”;
when “0110”=>sg<=not“1111101”;when “0111”=>sg<=not“0000111”;
when “1000”=>sg<=not“1111111”;when “1001”=>sg<=not“1101111”;
when others=>null;
end case;
end process p3;
dian<=xiao;
end;
6.頻率計(jì)模塊
頻率計(jì)模塊為掃描電路提供高頻率的時(shí)鐘脈沖，是掃描電路正常工作。
圖6頻率計(jì)模塊
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pulse1 is
port(clk: in std_logic;
--d:
in std_logic_vector(7 DOWNTO 0);
Fout: out std_logic);end;architecture one of pulse1 is signal full:std_logic;begin
p_reg:process(clk)
variable cnt8:integer range 48000000 downto 0;
begin
if clk'event and clk='1'then
if cnt8 =2399 then
cnt8:=0;
full<='1';
else cnt8:=cnt8+1;
full<='0';
end if;
end if;end process p_reg;p_div:process(full)
variable cnt2:std_logic;
begin
if full'event and full='1' then
cnt2:=not cnt2;
If cnt2='1'then fout<='1';
else fout<='0';
end if;
end if;end process p_div;end;
7、總結(jié)構(gòu)圖
四、實(shí)驗(yàn)現(xiàn)象
當(dāng)start為按下時(shí)里程數(shù)開始計(jì)數(shù)，當(dāng)里程數(shù)小于3時(shí)總金額恒為8元錢，當(dāng)里程數(shù)大于3時(shí)總金額以17hz的頻率加1。當(dāng)按下stop時(shí)，里程數(shù)停止計(jì)數(shù)，時(shí)間開始計(jì)數(shù)，同時(shí)總金額以2hz的頻率加1。當(dāng)松開stop里程數(shù)又開始計(jì)數(shù)，當(dāng)start松開時(shí)，總金額變?yōu)?元，里程數(shù)和時(shí)間都變?yōu)?.五、實(shí)驗(yàn)感想 經(jīng)歷這次實(shí)驗(yàn)是我對EDA編程有了新的認(rèn)識，在自己編寫出程序之后運(yùn)行沒有報(bào)錯(cuò)并不代表你的程序就對了。因?yàn)榻Y(jié)果不一樣那么程序還是存在著問題，那么這時(shí)應(yīng)該一個(gè)模塊一個(gè)模塊的檢查。在檢查的時(shí)應(yīng)該對相應(yīng)模塊做出波形圖沒看時(shí)候和自己的功能一樣，是否達(dá)到所要的結(jié)果。在實(shí)在不知道哪里錯(cuò)了沒我們可以請教老師，或者自己查詢網(wǎng)絡(luò)。我覺的編程時(shí)構(gòu)思是相當(dāng)重要的，這決定你的程序的復(fù)雜程度，越復(fù)雜的的程序出錯(cuò)的幾率越大，當(dāng)你修改的時(shí)候?qū)嚼щy，當(dāng)然一個(gè)好的構(gòu)思并不是你想的那么簡單，這必須是多次編程累計(jì)的經(jīng)驗(yàn)。當(dāng)變得程序越多，你對程序了解的也就越深，自然而然你對編程的熟練度也就有很大的提升。這也就告訴我們，應(yīng)蓋在學(xué)習(xí)的時(shí)候好好學(xué)習(xí)才對，別老想著濫竽充數(shù)。
第二篇：EDA課程設(shè)計(jì)
考試序號：28
自動打鈴系統(tǒng)設(shè)計(jì)說明書
學(xué) 生 姓 名：周文江
學(xué)
號：14112502521
專 業(yè) 班 級：1102
報(bào)告提交日期：2013.11.26
湖 南 理 工 學(xué) 院 物 電 學(xué) 院
目錄
一、題目及要求簡介……………3 1.設(shè)計(jì)題目…………………3 2.總體要求簡介……………3
二、設(shè)計(jì)方案說明……………3
三、系統(tǒng)采用器件以及模塊說明………3 1.系統(tǒng)框圖…………4 2.選擇的FPGA芯片及配置………4 3.系統(tǒng)端口和模塊說明…………5
四、各部分仿真結(jié)果………5
五、調(diào)試及總結(jié)………6
六、參考文獻(xiàn)……7
七、附錄………7
一、題目及要求簡介
1、設(shè)計(jì)題目
設(shè)計(jì)一個(gè)多功能自動打鈴系統(tǒng)
2、總體要求簡介
① 基本計(jì)時(shí)和顯示功能（24小時(shí)制顯示），包括：
1.24小時(shí)制顯示 2.動態(tài)掃描顯示； 3.顯示格式：88-88-88 ② 能設(shè)置當(dāng)前時(shí)間(含時(shí)、分)③ 能實(shí)現(xiàn)基本打鈴功能，規(guī)定：
06:00起床鈴，打鈴5s
二、設(shè)計(jì)方案說明
本次設(shè)計(jì)主要采用Verilog HDL硬件描述性語言、分模塊法設(shè)計(jì)的自動打鈴系統(tǒng)。由于這次用的開發(fā)板提供的是50M晶振。首先要對時(shí)鐘進(jìn)行分頻，當(dāng)計(jì)時(shí)到2FA_F07F時(shí)完成1s分頻，通過計(jì)時(shí)到60s產(chǎn)生分鐘進(jìn)位信號，再通過60分鐘產(chǎn)生時(shí)鐘進(jìn)位信號。最后通過6個(gè)寄存器對時(shí)分秒進(jìn)行鎖存最終輸出到8個(gè)數(shù)碼管上完成顯示。當(dāng)顯示時(shí)鐘和默認(rèn)鬧鐘時(shí)鐘相等時(shí)，驅(qū)動打鈴模塊。通過key_mode,key_turn,key_change查看鬧鐘，時(shí)鐘顯示，調(diào)整時(shí)鐘。
三、系統(tǒng)采用器件以及模塊說明
1.系統(tǒng)框圖如下：
：下如圖框統(tǒng)系
2.選擇的FPGA芯片及配置：本次系統(tǒng)設(shè)計(jì)采用的FPGA芯片是Alter公司生產(chǎn)的Cyclone II EP2C8Q208C8。該芯片是208個(gè)管腳，138個(gè)IO，并且具有兩個(gè)內(nèi)部PLL，而且內(nèi)嵌乘法器，8K的邏輯門，資源相當(dāng)豐富。完成這次自動打鈴系統(tǒng)的設(shè)計(jì)總共消耗250個(gè)LE單元，22個(gè)IO口，131個(gè)寄存器。經(jīng)過綜合后，本系統(tǒng)最高能實(shí)現(xiàn)145M的運(yùn)行速度。通過Quartus II 軟件觀察到內(nèi)部的RTL圖如下
3.系統(tǒng)端口和模塊說明
(1)分頻部分
分頻器的作用是對50Mhz的系統(tǒng)時(shí)鐘信號進(jìn)行分頻，得到頻率為1hz的信號，即為1S的計(jì)時(shí)信號。
(2)按鍵部分
按鍵key_mode--0為顯示計(jì)時(shí)，1為鬧鐘顯示，2為調(diào)整時(shí)間。按鍵key_turn—0為調(diào)整小時(shí)，1為調(diào)整分鐘。按鍵key_change—每按一次加1(3)計(jì)時(shí)部分
通過sec_L,sec_H,min_L,min_H,hour_L,hour_H 6個(gè)寄存器對時(shí)分秒進(jìn)行鎖存然后送入數(shù)碼管顯示
(4）鬧鐘模塊
當(dāng)設(shè)定的鬧鐘時(shí)間和數(shù)碼管上顯示的時(shí)間相等時(shí)驅(qū)動鬧鐘，完成打鈴，持續(xù)時(shí)間5s。
（5）數(shù)碼管顯示模塊
顯示模塊是由8個(gè)位選8個(gè)段選構(gòu)成的顯示模塊，利用人眼的余暉效果完成動態(tài)掃描，顯示時(shí)間。
四、各部分仿真結(jié)果
測試文件如下：
module clock_tb;reg sysclk，rst_b;reg key_mode,key_turn,key_change;wire buzzer;
wire [7:0] led_sel,led_data;clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data));initial begin sysclk = 1'b1;rst_b = 1'b0;//復(fù)位信號
#30 rst_b = 1'b1;end always #10 sysclk = ~sysclk;//輸入的系統(tǒng)時(shí)鐘，20ns的周期 endmodule
五、調(diào)試及總結(jié)
本次課程設(shè)計(jì)總共花費(fèi)了四天左右的時(shí)間，設(shè)計(jì)了自動打鈴系統(tǒng)。通過這次的設(shè)計(jì)更加熟悉了對EDA技術(shù)的了解和認(rèn)識，在中也發(fā)現(xiàn)許多不足的地方。使用了自頂而下的設(shè)計(jì)方法，使得設(shè)計(jì)更加的簡單和明了。在調(diào)試過程中，有些代碼的設(shè)計(jì)不規(guī)范性，導(dǎo)致時(shí)序相當(dāng)緩慢，甚至編譯綜合都會報(bào)錯(cuò)。在不斷的修改下，發(fā)現(xiàn)時(shí)序電路和組合邏輯最好分開寫，這樣便于查錯(cuò)，和修改代碼。畢竟Verilog HDL語言不同于C語言，不能以軟件的思想來設(shè)計(jì)，而是要利用電路的思想來編程，這樣可以更好的節(jié)省資源，使得時(shí)序也比較的簡單明了。在以后的學(xué)習(xí)及程序設(shè)計(jì)當(dāng)中，我們一定要倍加小心，在程序出現(xiàn)不正常運(yùn)行的情況下要耐心調(diào)試，盡量做到精益求精。
最后通過這次EDA方面的課程設(shè)計(jì)，提高了我們對EDA領(lǐng)域及通信電路設(shè)計(jì)領(lǐng)域的認(rèn)識，有利于培養(yǎng)我們在通信電路EDA方面的設(shè)計(jì)能力。有利于鍛煉我們獨(dú)立分析問題和解決問題的能力。
六、文獻(xiàn)參考
[1].王金明、左自強(qiáng) 編，《EDA技術(shù)與Verilog設(shè)計(jì)》科學(xué)出版社
2008.8 [2].杜慧敏、李宥謀、趙全良 編，《基于Verilog的FPGA設(shè)計(jì)基礎(chǔ)》 西安電子科技大學(xué)出版社 2006.2 [3].韓彬 編，《從零開始走進(jìn)FPGA世界》杭州無線電愛好者協(xié)會出版社 2011.8.20
七、附錄（實(shí)物圖及源碼）
module clock(//Input
sysclk,rst_b,key_mode,key_change,key_turn，//Output
buzzer,led_sel,led_data);
input sysclk,rst_b;//sysclk--global system clock,rst_b--global reset signal input key_mode;//mode choose.0--Timing function.1--Alarm clock function.2--adjust function input key_turn;//choose adjust minute or hour input key_change;//count add 1 output buzzer;//device buzzer output [7:0] led_sel;//led tube bit choose
output [7:0] led_data;//led_tube 8 bit data choose
parameter init_hour = 8'h12;parameter init_min = 8'h59;parameter init_sec = 8'h50;//initial time :12:59:50 parameter init_alarm_hour = 8'h06;parameter init_alarm_min = 8'h30;//initial alarm time : 06:30:0 parameter Count_1s = 28'h2FA_F07F;//count time 1s;
reg [7:0] sec;reg [7:0] min;reg [7:0] hour;reg [3:0] min_L;//minute low 4 bit reg [3:0] min_H;//minute high 4 bit reg [3:0] hour_L;//hour low 4 bit reg [3:0] hour_H;//hour high 4 bit reg [23:0] key_time;//press key away shake reg key_mode_n;//press key_mode next state reg key_change_n;//press key_change next state reg key_turn_n;//press key_turn next state wire key_mode_press;//sure Button press key_mode wire key_turn_press;//sure button press key_turn wire key_change_press;//sure button press key_change
always @(posedge sysclk)key_mode_n <= key_mode;assign key_mode_press =(!key_mode)&&(key_mode_n);always @(posedge sysclk)key_turn_n <= key_turn;assign key_turn_press =(!key_turn)&&(key_turn_n);always @(posedge sysclk)key_change_n <= key_change;assign key_change_press =(!key_change)&&(key_change_n);
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)key_time <= 24'h0;else if(key_time!= 24'h0)
key_time <= key_time + 24'h1;else if((key_time == 24'h0)&&(key_mode_press || key_change_press || key_turn_press))key_time <= key_time + 24'h1;
end
reg [1:0] mode_num;//key mode..0--Timing function.1--Alarm clock function.2--adjust function always @(posedge sysclk or negedge rst_b)begin if(!rst_b)mode_num <= 2'b00;else if(mode_num == 2'h3)mode_num <= 2'h0;else if(key_mode_press &&(key_time == 24'h0))
mode_num <= mode_num + 2'h1;end
always @(*)begin if(mode_num == 2'h1)begin
min = init_alarm_min;hour = init_alarm_hour;end else begin
min = {min_H,min_L};hour = {hour_H,hour_L};end end
reg fm;//choose turn hour or minute always @(posedge sysclk or negedge rst_b)begin if(!rst_b)fm <= 1'b0;else if(key_turn_press &&(mode_num == 2'h2)&&(key_time == 24'h0))
fm <= ~fm;end
reg [27:0] time_cnt;///count time reg [27:0] time_cnt_n;//count time next state always @(posedge sysclk or negedge rst_b)begin if(!rst_b)time_cnt <= 28'h0;else time_cnt <= time_cnt_n;end
always @(*)begin if(time_cnt == Count_1s)time_cnt_n <= 28'h0;else if(mode_num!= 2'h0)time_cnt_n <= time_cnt;else time_cnt_n <= time_cnt + 28'h1;end
reg [3:0] sec_L;//second low 4 bit reg [3:0] sec_H;//second high 4 bit wire sec_cb;//second carry bit signal assign sec_cb =(sec_L == 4'h9)&&(sec_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
sec_L <= init_sec[3:0];sec_H <= init_sec[7:4];end else if((sec_L == 4'h9)&&(sec_H!= 4'h5)&&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= sec_H + 4'h1;end else if(sec_cb &&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= 4'h0;end else if(time_cnt == Count_1s)
sec_L <= sec_L + 4'h1;end
wire min_cb;//minute carry bit signal assign min_cb =(min_L == 4'h9)&&(min_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
min_L <= init_min[3:0];min_H <= init_min[7:4];end else if((sec_cb)&&(min_L!=4'h9)&&(time_cnt == Count_1s))
min_L <= min_L + 4'h1;else if((sec_cb)&&(min_L == 4'h9)&&(min_H!= 4'h5)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= min_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= 4'h0;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L!= 4'h9))
min_L = min_L + 4'h1;else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(min_L == 4'h9)&&(min_H!=4'h5))begin
min_L = 4'h0;min_H = min_H + 4'h1;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L == 4'h9)&&(min_H ==4'h5))begin
min_L = 4'h0;min_H = 4'h0;end end
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
hour_L <= init_hour[3:0];hour_H <= init_hour[7:4];end else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L == 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(hour_L == 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= 4'h0;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h9)&&(hour_H!=4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h3)&&(hour_H ==4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L == 4'h9)&&(hour_H!=4'h2))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(hour_L == 4'h3)&&(hour_H ==4'h2))begin
hour_L <= 4'h0;hour_H <= 4'h0;end end
wire buzzer_en;assign buzzer_en =(init_alarm_min == {min_H,min_L})&&(init_alarm_hour == {hour_H,hour_L});
led_tube I_led_tube(.sysclk(sysclk),.rst_b(rst_b),.scan_time(24'h1F090),.data0({1'h1,sec_L}),.data1({1'h1,sec_H}),.data2({1'h1,4'hA}),.data3({1'h1,min[3:0]}),.data4({1'h1,min[7:4]}),.data5({1'h1,4'hA}),.data6({1'h1,hour[3:0]}),.data7({1'h1,hour[7:4]}),.led_data(led_data),.led_sel(led_sel));buzzer I_buzzer(.sysclk(sysclk),.rst_b(rst_b),.buzzer_en(buzzer_en),.buzzer(buzzer));endmodule
第三篇：EDA 課程設(shè)計(jì)
《電子系統(tǒng)設(shè)計(jì)自動化》課程設(shè)計(jì)報(bào)告
學(xué) 院： 機(jī)電工程學(xué)院
題 目： 數(shù)字時(shí)鐘電路設(shè)計(jì) 課 程： 《電子系統(tǒng)設(shè)計(jì)自動化》課程設(shè)計(jì) 專業(yè)班級： 電信10級2 班 學(xué)生姓名： 劉星 秦玉杰 王艷艷 學(xué) 號： 1004101035 1004101036 1004101038
完成日期：2013年 12 月 27 日
摘要：
EDA（Electronic Design Automation）電子設(shè)計(jì)自動化，就是以大規(guī)?？删幊唐骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，通過相關(guān)的軟件，自動完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。本次?shí)習(xí)利用QuartusII為設(shè)計(jì)軟件、VHDL為硬件描述語言，結(jié)合所學(xué)的數(shù)字電路的知識設(shè)計(jì)一個(gè)24時(shí)多功能數(shù)字鐘，具有正常時(shí)、分、秒計(jì)時(shí)，動態(tài)顯示，清零、快速校時(shí)校分、整點(diǎn)報(bào)時(shí)、花樣顯示等功能。利用硬件描述語言VHDL對設(shè)計(jì)系統(tǒng)的各個(gè)子模塊進(jìn)行邏輯描述，采用模塊化的設(shè)計(jì)思想完成頂層模塊的設(shè)計(jì)，通過軟件編譯、邏輯化簡、邏輯分割、邏輯綜合優(yōu)化、邏輯布線、邏輯仿真，最終將設(shè)計(jì)的軟件系統(tǒng)下載設(shè)計(jì)實(shí)驗(yàn)系統(tǒng)，對設(shè)計(jì)的系統(tǒng)進(jìn)行硬件測試。
一、課程設(shè)計(jì)基本要求和任務(wù)
《EDA課程設(shè)計(jì)》是繼《模擬電子技術(shù)基礎(chǔ)》、《數(shù)字電子技術(shù)基礎(chǔ)》課程后，電信專業(yè)學(xué)生在電子技術(shù)實(shí)驗(yàn)技能方面綜合性質(zhì)的實(shí)驗(yàn)訓(xùn)練課程，是電子技術(shù)基礎(chǔ)的一個(gè)部分。1.1 目的和任務(wù)
（1）通過課程設(shè)計(jì)使學(xué)生能熟練掌握一種EDA軟件（QUARTUSII）的使用方法，能熟練進(jìn)行設(shè)計(jì)輸入、編譯、管腳分配、下載等過程，為以后進(jìn)行工程實(shí)際問題的研究打下設(shè)計(jì)基礎(chǔ)。
（2）通過課程設(shè)計(jì)使學(xué)生能利用EDA軟件（QUARTUSII）進(jìn)行至少一 個(gè)電子技術(shù)綜合問題的設(shè)計(jì)，設(shè)計(jì)輸入可采用圖形輸入法或VHDL硬件描述語言輸入法。（3）通過課程設(shè)計(jì)使學(xué)生初步具有分析、尋找和排除電子電路中常見 故障的能力。
（4）通過課程設(shè)計(jì)使學(xué)生能獨(dú)立寫出嚴(yán)謹(jǐn)?shù)?、有理論根?jù)的、實(shí)事求是的、文理通順的字跡端正的課程設(shè)計(jì)報(bào)告。1.2 功能要求：
（1）具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。（2）時(shí)鐘計(jì)數(shù)顯示時(shí)有LED燈的花樣顯示。（3）具有調(diào)節(jié)小時(shí)、分鐘、秒及清零的功能。（4）具有整點(diǎn)報(bào)時(shí)功能。
1.3 總體方框圖：
本系統(tǒng)可以由秒計(jì)數(shù)器、分鐘計(jì)數(shù)器、小時(shí)計(jì)數(shù)器、整點(diǎn)報(bào)時(shí)、分的調(diào)整以及小時(shí)的調(diào)整和一個(gè)頂層文件構(gòu)成。采用自頂向下的設(shè)計(jì)方法，子模塊利用VHDL語言設(shè)計(jì)，頂層文件用原理圖的設(shè)計(jì)方法。顯示：小時(shí)采用24進(jìn)制，而分鐘均是采用6進(jìn)制和10進(jìn)制的組合。1.4 設(shè)計(jì)原理：
數(shù)字鐘電路設(shè)計(jì)要求所設(shè)計(jì)電路就有以下功能：時(shí)、分、秒計(jì)時(shí)顯示，清零，時(shí)、分調(diào)節(jié)，整點(diǎn)報(bào)時(shí)及花樣顯示。分、秒計(jì)時(shí)原理相似，可以采用60進(jìn)制BCD碼計(jì)數(shù)器進(jìn)計(jì)時(shí)；小時(shí)采用24進(jìn)制BCD碼進(jìn)行計(jì)時(shí)；在設(shè)計(jì)時(shí)采用試驗(yàn)電路箱上的模式7電路，不需要進(jìn)行譯碼電路的設(shè)計(jì)；所設(shè)計(jì)電路具有驅(qū)動揚(yáng)聲器和花樣顯示的LED燈信號產(chǎn)生。試驗(yàn)箱模式7的電路如圖一所示：圖一模式七實(shí)驗(yàn)電路圖
1.5 性能指標(biāo)及功能設(shè)計(jì)：
（1）時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對秒、分——60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘——24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，并且在數(shù)碼管上顯示數(shù)值。
2.2 模塊劃分自頂向下分解
2.3 模塊描述
時(shí)鐘計(jì)時(shí)模塊完成時(shí)、分、秒計(jì)數(shù)，及清零、調(diào)節(jié)時(shí)和分鐘的功能。時(shí)、分、秒計(jì)數(shù)的原理相同，均為BCD碼輸出的計(jì)數(shù)器，其中分和秒均為六十進(jìn)制BCD碼計(jì)數(shù)器，小時(shí)為二十四進(jìn)制BCD碼計(jì)數(shù)器。設(shè)計(jì)一個(gè)具有異步清零和設(shè)置輸出功能的六十進(jìn)制BCD碼計(jì)數(shù)器，再設(shè)計(jì)一個(gè)具有異步清零和設(shè)置輸出功能的二十四進(jìn)制計(jì)數(shù)器，然后將它們通過一定的組合構(gòu)成時(shí)鐘計(jì)時(shí)模塊。各個(gè)輸入/輸出端口的作用為：
（1）clk為計(jì)時(shí)時(shí)鐘信號，reset為異步清零信號；
（2）sethour為小時(shí)設(shè)置信號，setmin為分鐘設(shè)置信號；（3）daout[5?0]為小時(shí)的BCD碼輸出, daout[6...0]為秒和分鐘的BCD碼輸出，enmin和enhour為使能輸出信號。
（4）在時(shí)鐘整點(diǎn)的時(shí)候產(chǎn)生揚(yáng)聲器驅(qū)動信號和花樣顯示信號。由時(shí)鐘計(jì)時(shí)模塊中分鐘的進(jìn)行信號進(jìn)行控制。當(dāng)contr_en為高電平時(shí)，將輸入信號clk送到輸出端speak用于驅(qū)動揚(yáng)聲器，同時(shí)在clk的控制下，輸出端lamp[2..0]進(jìn)行循環(huán)移位，從而控制LED燈進(jìn)行花樣顯示。輸出控制模塊有揚(yáng)聲器控制器和花樣顯示控制器兩個(gè)子模塊組成 2.4 頂層電路圖
頂層文件是由四個(gè)模塊組成，分別是時(shí)、分、秒計(jì)數(shù)器和報(bào)警的VHDL語言封裝而成。經(jīng)過鎖定引腳再重新編譯獲得如下頂層原理電路圖：
三、方案實(shí)現(xiàn)
3.1 各模塊仿真及描述
（1）秒計(jì)數(shù)器模塊仿真圖：將標(biāo)準(zhǔn)秒信號送入”秒計(jì)數(shù)器”，秒計(jì)數(shù)器采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60秒發(fā)出一個(gè)分脈沖信號，該信號將作為分計(jì)數(shù)器的時(shí)鐘脈沖，daout代表秒輸出。
（2）分計(jì)數(shù)器電路仿真圖：也采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60分鐘，發(fā)出一個(gè)時(shí)脈沖信號，該信號將被送到時(shí)計(jì)數(shù)器，daout端口代表分鐘輸出
（3）小時(shí)計(jì)數(shù)器電路仿真圖：時(shí)計(jì)數(shù)器采用12進(jìn)制計(jì)時(shí)器，可實(shí)現(xiàn)對24小時(shí)累 計(jì)。每累計(jì)12小時(shí)，發(fā)出一個(gè)脈沖信號。
引腳配置完成后再進(jìn)行一次全程編譯，無誤則可以下載到試驗(yàn)箱上進(jìn)行硬件測試。硬件驗(yàn)證的方法如下：選擇實(shí)驗(yàn)?zāi)Ｊ?；時(shí)鐘脈沖clk與clock0（1024Hz）信號相連；鍵8和鍵5均為低電平，時(shí)鐘正常計(jì)時(shí)，數(shù)碼管1和2顯示秒，數(shù)碼管4和5顯示分鐘，數(shù)碼管7和8顯示小時(shí)；鍵8為高電平時(shí)，時(shí)鐘清零；鍵5為高電平時(shí)，按下鍵7和鍵4進(jìn)行調(diào)時(shí)調(diào)分操作；當(dāng)時(shí)鐘為整點(diǎn)的時(shí)候，三個(gè)發(fā)光二極管進(jìn)行循環(huán)移位操作，同時(shí)揚(yáng)聲器發(fā)聲。
五、心得體會
經(jīng)過源程序的編輯、邏輯綜合、邏輯適配、編程下載成功后，在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行硬件驗(yàn)證時(shí)卻發(fā)現(xiàn)實(shí)驗(yàn)結(jié)果不正確，揚(yáng)聲器無法發(fā)聲。經(jīng)檢查，自己設(shè)計(jì)的管腳文件有錯(cuò)。將管腳鎖定文件修改后，重新進(jìn)行邏輯適配、編程下載成功后，實(shí)驗(yàn)結(jié)果仍然不正確，百思不得其解。無奈之下，決定重頭開始排查每一步的細(xì)節(jié)，確定各個(gè)模塊的功能完全實(shí)現(xiàn)并且頂層模塊功能正確。修改之后，重新進(jìn)行邏輯適配、編程下載驗(yàn)證，實(shí)驗(yàn)結(jié)果完全正確。
這次EDA課程設(shè)計(jì)歷時(shí)兩個(gè)星期，在整整兩個(gè)星期的日子里，不僅鞏固了以前所學(xué)過的知識，而且學(xué)到了很多書本上學(xué)不到的知識，同時(shí)鍛煉了自己的能力，使自己對以后的路有了更加清楚的認(rèn)識，對未來有了更多的信心。這次課程設(shè)計(jì)，進(jìn)一步加深了我對EDA的了解，使我對QuartusII的基本操作有所了解，使我對應(yīng)用軟件的方法設(shè)計(jì)硬件系統(tǒng)有了更加濃厚的興趣。通過這次課程設(shè)計(jì)，我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合，從實(shí)踐中得出結(jié)論，才能真正提高自己的實(shí)際動手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中，我遇到許多問題，畢竟是第一次應(yīng)用VHDL進(jìn)行硬件電路系統(tǒng)的設(shè)計(jì)，許多EDA的知識還沒有充分的掌握，遇到困難也是在所難免的，同時(shí)發(fā)現(xiàn)了自己的不足之處：學(xué)習(xí)知識表面化，沒有深入了解它們的原理?？偟膩碚f，這次設(shè)計(jì)的數(shù)字時(shí)鐘電路還是比較成功的，盡管在設(shè)計(jì)中遇到了很多問題，最后在老師的辛勤指導(dǎo)、同學(xué)的幫助和自己不斷思考下，終于迎刃而解，有點(diǎn)小小的成就感，覺得平時(shí)所學(xué)的知識有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的。最后，對給過我?guī)椭乃型瑢W(xué)和指導(dǎo)老師再次表示忠心的感謝！
參考文獻(xiàn)
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY minute;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC;--enmin_1為59分時(shí)的進(jìn)位信號 BEGIN--enmin_2由clk調(diào)制后的手動調(diào)時(shí)脈沖信號串 daout<=count;enhour_2<=(sethour and clk1);--sethour為手動調(diào)時(shí)控制信號，高電平有效 enhour<=(enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGIN IF(reset='0')THEN--若reset為0，則異步清零 count<=“0000000”;ELSIF(clk'event and clk='1')THEN--否則，若clk上升沿到 IF(count(3 DOWNTO 0)=“1001”)THEN--若個(gè)位計(jì)時(shí)恰好到“1001”即9 IF(count <16#60#)THEN--又若count小于16#60#，即60 IF(count=“1011001”)THEN--又若已到59D enhour_1<='1';--則置進(jìn)位為1 count<=“0000000”;--count復(fù)0 ELSE count<=count+7;--若count未到59D，則加7，即作“加6校正” END IF;--使前面的16#60#的個(gè)位轉(zhuǎn)變?yōu)?421BCD的容量 ELSE count<=“0000000”;--count復(fù)0（有此句，則對無效狀態(tài)電路可自啟動）END IF;--END IF（count<16#60#）ELSIF(count <16#60#)THEN count<=count+1;--若count<16#60#則count加1 enhour_1<='0' after 100 ns;--沒有發(fā)生進(jìn)位 ELSE count<=“0000000”;--否則，若count不小于16#60# count復(fù)0 END IF;--END IF（count（3 DOWNTO 0）=“1001”）END IF;--END IF（reset='0'）END process;END fun;
3、時(shí)計(jì)數(shù)器模塊的VHDL語言：
LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;
IF(clk'event and clk='1')THEN IF(dain=“0000000”)THEN speak<=count1(1);IF(count1>=“10”)THEN count1<=“00”;--count1為三進(jìn)制加法計(jì)數(shù)器 ELSE count1<=count1+1;END IF;END IF;END IF;END PROCESS speaker;lamper:PROCESS(clk)BEGIN IF(rising_edge(clk))THEN IF(count<=“10”)THEN IF(count=“00”)THEN lamp<=“001”;--ELSIF(count=“01”)THEN lamp<=“010”;ELSIF(count=“10”)THEN lamp<=“100”;END IF;count<=count+1;ELSE count<=“00”;END IF;END IF;END PROCESS lamper;END fun;
循環(huán)點(diǎn)亮三只燈
第四篇：《EDA課程設(shè)計(jì)》
《EDA課程設(shè)計(jì)》
課程設(shè)計(jì)題目：
基于單片機(jī)的溫濕度采集系統(tǒng)
姓
名：
xxx
學(xué)
班
時(shí)
地
號：
xxxx
級：
xxxx
間：
2014.4.21~ 2013.5.5
點(diǎn)：
xxxxx
指 導(dǎo)
老
師：
xxxxx
目錄
一、電路原理圖..................................................................................2
二、電路PCB圖（或?qū)嵨飯D）.........................................................2
三、電路效果圖..................................................................................3
四、設(shè)計(jì)總結(jié)......................................................................................3 附錄（單片機(jī)源代碼）......................................................................4
一、電路原理圖
二、電路PCB圖（或?qū)嵨飯D）
三、電路效果圖
四、設(shè)計(jì)總結(jié)
EDA的實(shí)驗(yàn)還是挺有趣的，比較講究動手能力，當(dāng)然也不能忽略團(tuán)體合作?？偟膩碚f本次實(shí)驗(yàn)還是成功了，雖然每個(gè)環(huán)節(jié)都遇到了困難。在生成原理圖的過程中，就曾把導(dǎo)線畫成了Placeline而不是Placewire，還有芯片的引腳應(yīng)該用NET符號而不是用文本符號，所以這些錯(cuò)誤都導(dǎo)致我花在原理圖上的時(shí)間多了點(diǎn)。而在生成PCB電路圖的過程中遇到的困難則是自動布線之后，還有電源的幾個(gè)腳需要手動布線，所以各個(gè)元件之間的位置要布置好，以免發(fā)生短路。腐蝕的時(shí)候，由于腐蝕的時(shí)間太長了，有些碳都化開了，導(dǎo)致里面的銅被腐蝕掉了，所以又為我的工作增加了困難。在焊接的時(shí)候，要注意元件的正負(fù)極，還要檢測錫是否都與那些銅連接上了。最終把LED和 DHT11的程序燒進(jìn)去就行了。
本次實(shí)驗(yàn)我還是能多多少少學(xué)到點(diǎn)什么的，總的來說還是希望能有多一點(diǎn)這樣的實(shí)習(xí)。
附錄（單片機(jī)源代碼）
//51單片機(jī)控制溫濕度傳感器DHT11
LCD1602上顯示當(dāng)前機(jī)最小系統(tǒng)。//LCD 讀進(jìn)去 寫出來 #include
//定義無符號整型 #define uchar unsigned char typedef bit BOOL;
//此聲明一個(gè)布爾型變量即真或假// uchar data_byte,num,i;uchar RH,RL,TH,TL,flag;uchar shuzi[4];unsigned char code num1[11]={0xc0,0xf9,0xa4,0xb0,0x99，0x92,0x82,0xf8,0x80,0x90,0x7f};
sbit dht=P2^4;
//dht11data端接單片機(jī)的P2^4口//
//***************
延
時(shí)
函
數(shù)************************************* void delay(uchar ms)//延時(shí)模塊//延時(shí)1毫秒
{
}
void delay1()
//一個(gè)for循環(huán)大概需要8個(gè)多機(jī)器周期
//一個(gè)機(jī)器周期為1us晶振為12MHz也就是說本函數(shù)延時(shí)8us{
} uchar i;
while(ms--)
for(i=0;i<110;i++);
uchar i;
for(i=0;i<1;i++);void display(void){ // if(flag==0)// {
P2=0x07;
P0=num1[shuzi[2]];delay(1);// }
// if(flag==1)// {
P2=0x0b;
P0=num1[shuzi[3]];delay(1);// } // if(flag==2)// {
P2=0x0d;
P0=num1[shuzi[0]];delay(1);// } // if(flag==3)// {
P2=0x0e;P0=num1[shuzi[1]];delay(1);// } }
//**************************dht11
測
試
某
塊*************************************// void start()//開始信號
{
dht=1;
delay1();
//主機(jī)發(fā)出8us高電平，開始信號開始發(fā)出 dht=0;
delay(25);
// 主機(jī)把總線拉低必須大于18ms
DHT11能檢測到起始信號
dht=1;
//delay1();
//以下三個(gè)延時(shí)函數(shù)差不多為24usdelay1();delay1();
20-40us
}
uchar receive_byte()
//接收一個(gè)字節(jié) 8位// {
uchar i,temp;
for(i=0;i<8;i++)//接收8bit的數(shù)據(jù)
{
while(!dht);
//等待40-50us的低電平開始信號結(jié)束
delay1();
//開始信號結(jié)束之后延時(shí)26us-28us
delay1();delay1();
temp=0;
//時(shí)間為26us-28usif(dht==1)
temp=1;
//如果26us-28us
'0'
數(shù)據(jù)為'1'
while(dht);
//
'0'為26us-28us
'1'為70us
} data_byte<<=1;
//data_byte|=temp;
//接收每一位的數(shù)據(jù)，相或保存數(shù)據(jù)
return data_byte;}
void receive()//接收數(shù)據(jù)// {
uchar T_H,T_L,R_H,R_L,check,num_check,i;start();
//開始信號//調(diào)用開始信號子函數(shù)
dht=1;
//主機(jī)設(shè)為輸入判斷從機(jī)DHT11響應(yīng)信號
if(!dht)
//判斷從機(jī)是否有低電平響應(yīng)信號// {
while(!dht);//判斷從機(jī)發(fā)出 40us 的低電平響應(yīng)信號是否結(jié)束//
while(dht);
//判斷從機(jī)發(fā)出 40us 的高電平是否結(jié)束 如結(jié)束則從機(jī)進(jìn)入發(fā)送數(shù)據(jù)狀態(tài)，主機(jī)進(jìn)入數(shù)據(jù)接收狀態(tài)
數(shù)
//兩個(gè)while語句加起來就是DHT11的響應(yīng)信號
R_H=receive_byte();//濕度高位
調(diào)用接受一個(gè)字節(jié)的子函
R_L=receive_byte();//濕度低位
T_H=receive_byte();//溫度高位
T_L=receive_byte();//溫度低位
check=receive_byte();//校驗(yàn)位
//結(jié)束信號
dht=0;
//當(dāng)最后一bit數(shù)據(jù)接完畢后主機(jī)拉低電平50us// for(i=0;i<7;i++)//差不多8us的延時(shí)
delay1();
dht=1;
//總線由上拉電阻拉高進(jìn)入空閑狀態(tài)
num_check=R_H+R_L+T_H+T_L;
if(num_check==check)//判斷讀到的四個(gè)數(shù)據(jù)之和是否與校驗(yàn)位相同
{
RH=R_H;
RL=R_L;
TH=T_H;
TL=T_L;
check=num_check;}
shuzi[0]=RH/10;shuzi[1]=RH%10;shuzi[2]=TH/10;shuzi[3]=TH%10;
} }
void main()//主函數(shù)模塊// { while(1)
//進(jìn)入死循環(huán)
{
receive();
//接收數(shù)據(jù)
display();
} }
第五篇：eda課程設(shè)計(jì)
數(shù)字鐘
一、設(shè)計(jì)要求
設(shè)計(jì)一個(gè)數(shù)字鐘，具體要求如下：
1、具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。
2、具有清零、校時(shí)、校分功能。
3、具有整點(diǎn)蜂鳴器報(bào)時(shí)以及LED花樣顯示功能。
二、設(shè)計(jì)方案
根據(jù)設(shè)計(jì)要求，數(shù)字鐘的結(jié)構(gòu)如圖8-3所示，包括：時(shí)hour、分minute、秒second計(jì)數(shù)模塊，顯示控制模塊sel_clock，七段譯碼模塊deled，報(bào)時(shí)模塊alert。
三、VHDL程序
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
----Uncomment the following library declaration if instantiating----any Xilinx primitives in this code.--library UNISIM;
--use UNISIM.VComponents.all;
entityddz is port(rst,clk: in std_logic;hour_h: out std_logic_vector(6 downto 0);hour_l: out std_logic_vector(6 downto 0);min_h: out std_logic_vector(6 downto 0);
min_l: out std_logic_vector(6 downto 0);
sec_h: out std_logic_vector(6 downto 0);
sec_l: out std_logic_vector(6 downto 0));endddz;
architecture Behavioral of ddz is signalcnt: std_logic_vector(15 downto 0);signalsec_h_in: std_logic_vector(3 downto 0);signalsec_l_in: std_logic_vector(3 downto 0);signalmin_h_in: std_logic_vector(3 downto 0);signalmin_l_in: std_logic_vector(3 downto 0);signalhour_h_in: std_logic_vector(3 downto 0);signalhour_l_in: std_logic_vector(3 downto 0);
signalclk_s,clk_m,clk_h: std_logic;begin process(rst,clk)begin if rst='0' then
sec_h_in<=(others=>'0');
sec_l_in<=(others=>'0');
clk_m<='1';elsifclk'event and clk='1' then ifsec_l_in=9 then
sec_l_in<=“0000”;
ifsec_h_in=5 then
sec_h_in<=“0000”;
clk_m<='0';
else
sec_h_in<=sec_h_in+1;
clk_m<='1';
end if;else sec_l_in<=sec_l_in+1;
clk_m<='1';
end if;end if;end process;
process(rst,clk_m)begin if rst='0' then
--min_h_in<=(others=>'0');
min_l_in<=(others=>'0');--clk_h<='1';elsifclk_m'event and clk_m='1' then ifmin_l_in=9 then
min_l_in<=“0000”;ifmin_h_in=5 then
min_h_in<=“0000”;else min_h_in<=min_h_in+1;
clk_m<='1';
end if;else min_l_in<=min_l_in+1;
end if;end if;end process;
process(rst,clk_n)begin if rst='0' then
--hour_h_in<=(others=>'0');
hour_l_in<=(others=>'0');--clk_h<='1';elsifclk_m'event and clk_n='1' then ifhour_l_in=3 then
hour_l_in<=“0000”;ifmin_h_in=2 then
hour_h_in<=“0000”;else hour_h_in<=hour_h_in+1;
clk_n<='1';
end if;else hour_l_in<=hour_l_in+1;
end if;end if;end process;
process(sec_l_in)begin casesec_l_in is
when “0000” =>sec_l<=“0000001”;when “0001” =>sec_l<=“1001111”;when “0010” =>sec_l<=“0010010”;when “0011” =>sec_l<=“0000110”;when “0100” =>sec_l<=“1001100”;when “0101” =>sec_l<=“0100100”;when “0110” =>sec_l<=“0100000”;when “0111” =>sec_l<=“0001111”;when “1000” =>sec_l<=“0000000”;when “1001” =>sec_l<=“0000100”;when others =>sec_l<=“1111111”;end case;end process;
process(sec_h_in)begin casesec_h_in is
when “0000” =>sec_h<=“0000001”;when “0001” =>sec_h<=“1001111”;when “0010” =>sec_h<=“0010010”;when “0011” =>sec_h<=“0000110”;when “0100” =>sec_h<=“1001100”;when “0101” =>sec_h<=“0100100”;when “0110” =>sec_h<=“0100000”;when “0111” =>sec_h<=“0001111”;when “1000” =>sec_h<=“0000000”;when “1001” =>sec_h<=“0000100”;when others =>sec_h<=“1111111”;end case;end process;
process(min_l_in)begin casemin_l_in is
when “0000” =>min_l<=“0000001”;when “0001” =>min_l<=“1001111”;when “0010” =>min_l<=“0010010”;
when “0011” =>min_l<=“0000110”;when “0100” =>min_l<=“1001100”;when “0101” =>min_l<=“0100100”;when “0110” =>min_l<=“0100000”;when “0111” =>min_l<=“0001111”;when “1000” =>min_l<=“0000000”;when “1001” =>min_l<=“0000100”;when others =>min_l<=“1111111”;end case;end process;
process(min_h_in)begin casemin_h_in is
when “0000” =>min_h<=“0000001”;when “0001” =>min _h<=“1001111”;when “0010” => min _h<=“0010010”;when “0011” =>min _h<=“0000110”;when “0100” =>min _h<=“1001100”;when “0101” => min _h<=“0100100”;when “0110” =>min _h<=“0100000”;when “0111” =>min _h<=“0001111”;when “1000” =>min _h<=“0000000”;when “1001” =>min _h<=“0000100”;when others =>min _h<=“1111111”;
end case;end process;
process(hour_l_in)begin casehour_l_in is
when “0000” =>hour_l<=“0000001”;when “0001” =>hour_l<=“1001111”;when “0010” =>hour_l<=“0010010”;when “0011” =>hour_l<=“0000110”;when “0100” =>hour_l<=“1001100”;when “0101” =>hour_l<=“0100100”;when “0110” =>hour_l<=“0100000”;when “0111” =>hour_l<=“0001111”;when “1000” =>hour_l<=“0000000”;when “1001” =>hour_l<=“0000100”;when others =>hour_l<=“1111111”;end case;end process;
process(hour_h_in)begin casehour_h_in is
when “0000” =>hour_h<=“0000001”;when “0001” =>hour_h<=“1001111”;when “0010” =>hour_h<=“0010010”;when “0011” =>hour_h<=“0000110”;when “0100” => hour _h<=“1001100”;when “0101” => hour _h<=“0100100”;when “0110” => hour _h<=“0100000”;when “0111” => hour _h<=“0001111”;when “1000” => hour _h<=“0000000”;when “1001” =>hour_h<=“0000100”;when others => hour _h<=“1111111”;end case;end process;end Behavioral;
四、VHDL仿真結(jié)果
五、課程設(shè)計(jì)心得
通過這次課程設(shè)計(jì)，有效得鞏固了課本所學(xué)的知識，而且通過上機(jī)仿真不斷發(fā)現(xiàn)問題并及時(shí)改正，加深了我們對該課程設(shè)計(jì)的印象。這次課程設(shè)計(jì)，進(jìn)一步加深了我對EDA的了解，使我對isp有了更深的了解，使我對應(yīng)用軟件的方法設(shè)計(jì)硬件系統(tǒng)有了更加濃厚的興趣。除此之外，我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合，從實(shí)踐中得出結(jié)論，才能真正提高自己的實(shí)際動手能力和獨(dú)立思考的能力。
總之，這次課程設(shè)計(jì)讓我學(xué)會了很多，對今后的生活工作用處也頗深。
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