第一篇：數(shù)字電子技術(shù) 研究性教學(xué) 抗干擾、驅(qū)動(dòng)、噪聲和匹配問(wèn)題對(duì)數(shù)字系統(tǒng)的影響

抗干擾、驅(qū)動(dòng)、噪聲和匹配問(wèn)題對(duì)數(shù)字系統(tǒng)的影響

指導(dǎo)教師：朱明強(qiáng)

電子信息工程學(xué)院

通信1009 10211159高子豪 10214055曹偉娜

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目錄

1數(shù)字系統(tǒng)中的抗干擾問(wèn)題..............................................................................................................................2 1.1干擾的主要原因........................................................................................................................................2 1.2干擾對(duì)數(shù)字系統(tǒng)的影響..........................................................................................................................2 1.3干擾的主要類型........................................................................................................................................3 1.4干擾的主要傳輸途徑...............................................................................................................................5 1.5抗干擾的主要方法...................................................................................................................................5 1.5.1抑制干擾源..........................................................................................................................................6 1.5.2切斷干擾傳播路徑............................................................................................................................7 1.5.3提高敏感器件的抗干擾性能.........................................................................................................8 1.6抗干擾的主要措施...................................................................................................................................8 1.6.1器件使用時(shí)的抗干擾措施..................................................................................................................8 1.6.2電路設(shè)計(jì)時(shí)的抗干擾措施..................................................................................................................8 1.6.3印制板設(shè)計(jì)時(shí)的抗干擾措施..............................................................................................................9 2數(shù)字系統(tǒng)中的驅(qū)動(dòng)問(wèn)題..................................................................................................................................9 2.1數(shù)字系統(tǒng)中驅(qū)動(dòng)能力的定義.................................................................................................................9 2.2提高電路驅(qū)動(dòng)能力的措施...................................................................................................................10 3.數(shù)字系統(tǒng)中的阻抗匹配問(wèn)題.......................................................................................................................10 3.1阻抗匹配及其對(duì)保證信號(hào)完整性的影響.......................................................................................10 3.2阻抗匹配的常用方法.............................................................................................................................12 3.2.1并聯(lián)終端匹配...................................................................................................................................12 3.2.2串聯(lián)終端匹配...................................................................................................................................13 4.總結(jié)......................................................................................................................................................................13 5.參考文獻(xiàn)............................................................................................................................................................13 抗干擾、驅(qū)動(dòng)、噪聲和匹配問(wèn)題對(duì)數(shù)字系統(tǒng)的影響

高子豪 曹偉娜 電子信息工程學(xué)院 通信1009 指導(dǎo)老師 朱明強(qiáng)

摘要：本文介紹了數(shù)字系統(tǒng)中噪聲干擾的主要原因，簡(jiǎn)述了干擾的主要類型及造成的影響，列舉了相應(yīng)的應(yīng)對(duì)方法。簡(jiǎn)述了電路驅(qū)動(dòng)能力以及阻抗匹配對(duì)數(shù)字系統(tǒng)的影響。并用相關(guān)的仿真結(jié)果體現(xiàn)了上述理論的實(shí)際影響。

關(guān)鍵詞：抗干擾 驅(qū)動(dòng)能力 噪聲 阻抗匹配 數(shù)字系統(tǒng)

前言：隨著高科技領(lǐng)域的進(jìn)步，超大規(guī)模集成電路的發(fā)展，半導(dǎo)體器件速度的加快，高速數(shù)字電路系統(tǒng)的應(yīng)用越來(lái)越廣泛，如基于微機(jī)的高速數(shù)據(jù)采集系統(tǒng)等。與此同時(shí)，為了獲得穩(wěn)定可靠的高速數(shù)字電路系統(tǒng)，信號(hào)完整性在顯得越來(lái)越重要，然而電磁兼容、噪聲干擾問(wèn)題也變得越來(lái)越突出。在保證信號(hào)完整性的措施中，抵抗噪聲干擾成為了重要部分，同時(shí)阻抗匹配問(wèn)題也有著重要地位。同時(shí)為了確保系統(tǒng)的穩(wěn)定，我們還需要在設(shè)計(jì)中考慮電路的驅(qū)動(dòng)能力。以上幾點(diǎn)是一個(gè)優(yōu)質(zhì)的電路在設(shè)計(jì)過(guò)程中必須重視的問(wèn)題。

1數(shù)字系統(tǒng)中的抗干擾問(wèn)題

1.1干擾的主要原因

我們都希望設(shè)計(jì)的設(shè)備工作可靠，不會(huì)被其它設(shè)備干擾，也不會(huì)干擾其它設(shè)備。但是，由于電氣噪聲和電磁干擾幾乎無(wú)處不在，所以，我們?cè)O(shè)計(jì)的產(chǎn)品往往達(dá)不到這些目標(biāo)。

一般來(lái)講du/dt，di/dt比較大的地方是干擾源。高速數(shù)字電路的干擾主要來(lái)源于微處理器、發(fā)送器、瞬態(tài)電源、交流電源、繼電器、雷電、電機(jī)、可控硅、高頻時(shí)鐘、靜電的泄放等。在含有微處理器數(shù)字系統(tǒng)中，時(shí)鐘電路是最大的寬帶噪聲源，其噪聲分布在整個(gè)頻帶內(nèi)。當(dāng)半導(dǎo)體速度加快和頻率升高時(shí)，這些電路能產(chǎn)生高達(dá)300MHz的諧振干擾，因此必須將其濾掉。

1.2干擾對(duì)數(shù)字系統(tǒng)的影響

噪聲等干擾最直接的影響是會(huì)數(shù)字系統(tǒng)中各點(diǎn)的電平，當(dāng)干擾超過(guò)一定限度時(shí)，將導(dǎo)致錯(cuò)誤，使輸出嚴(yán)重失真或者造成嚴(yán)重的邏輯錯(cuò)誤。

以TTL與非門為例。其電壓傳輸系數(shù)如圖1.2.1所示。

圖1.2.1 TTL與非門輸入輸出特性曲線 其中UOH為輸出高電平，UOL為輸出低電平。UON為輸入高電平電壓，UOFF為輸入低電平電壓。當(dāng)噪聲干擾超過(guò)一定限度時(shí)，將產(chǎn)生邏輯錯(cuò)誤，如圖1.2.2所示。

圖1.2.2 TTL與非門噪聲容限

其中UNL為低電平噪聲容限，UNH為高電平噪聲容限。當(dāng)噪聲干擾超過(guò)噪聲容限時(shí)，將產(chǎn)生邏輯錯(cuò)誤。因此，抑制噪聲干擾是設(shè)計(jì)和使用中必須考慮的問(wèn)題。

1.3干擾的主要類型

干擾類型通常按干擾產(chǎn)生的原因、干擾模式和噪聲的波形性質(zhì)的不同的劃分。干擾按干擾原因分類可分為電源噪聲干擾、空間干擾(即場(chǎng)干擾)和傳導(dǎo)干擾。其中電源噪聲干擾有過(guò)壓、欠壓、浪涌電壓、尖峰電壓等。傳導(dǎo)干擾則是通過(guò)與系統(tǒng)相連接的導(dǎo)線傳播到敏感器件的干擾。空間干擾都通過(guò)電磁波輻射竄入系統(tǒng)。

按噪聲干擾模式的不同可分為共模干擾和差模干擾。

按噪聲的波形性質(zhì)分類可分為持續(xù)噪聲，偶發(fā)噪聲等。

過(guò)渡干擾：

邏輯電路在動(dòng)態(tài)工作時(shí)，因邏輯元件傳輸時(shí)間影響而引起的內(nèi)部干擾稱為過(guò)渡干擾。過(guò)渡干擾都和電路內(nèi)部的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象以及可能出現(xiàn)的中間過(guò)渡狀態(tài)有關(guān)。過(guò)渡干擾容易造成電路邏輯關(guān)系混亂、控制失靈、甚至完全破壞電路的正常工作。在電路中可以加一電容進(jìn)行濾除，如圖1.3.1所示。

圖1.3.1 由于冒險(xiǎn)現(xiàn)象造成的過(guò)渡干擾示意圖

線間串?dāng)_：

由鄰近信號(hào)線感應(yīng)而產(chǎn)生的干擾。當(dāng)兩條線或兩條以上較長(zhǎng)的導(dǎo)線相互并行而又靠得很近時(shí)，其中任一導(dǎo)線上的信號(hào)將在其它導(dǎo)線上產(chǎn)生干擾。傳輸線間的相互串?dāng)_是數(shù)字系統(tǒng)中最難預(yù)測(cè)和最難控制的不可靠因素之一，所以設(shè)計(jì)時(shí)必須加以充分考慮。線間串?dāng)_現(xiàn)象如圖1.3.2所示。

圖1.3.2 線間串?dāng)_示意圖

對(duì)于不同間距的線間串?dāng)_的仿真如圖1.3.3所示。

圖1.3.3 不同間距導(dǎo)線的線間串?dāng)_仿真結(jié)果

可見(jiàn)兩線之間的間距越小串?dāng)_越大，所以在實(shí)際高速PCB布線時(shí)應(yīng)盡量拉大傳輸線間距或在兩線之間加地線來(lái)隔離。輻射干擾：

由于空間電磁波的輻射而引入的干擾。如圖1.3.4所示。

圖1.3.4 輻射干擾示意圖

共模干擾和差模干擾：

共模干擾和差模干擾是一種比較常用的分類方法。如圖1.3.5所示。共模干擾是信號(hào)對(duì)地的電位差。共模電壓可通過(guò)不對(duì)稱電路轉(zhuǎn)換成差模電壓，它會(huì)直接影響測(cè)控信號(hào)，造成元器件損壞(這就是一些系統(tǒng)I/O模件損壞率較高的主要原因)。差模干擾主要是指作用于信號(hào)兩極之間的干擾電壓，其中最主要的是空間電磁場(chǎng)在信號(hào)間耦合感應(yīng)及不平衡電路的轉(zhuǎn)換共模干擾所形成的電壓，它會(huì)直接疊加在信號(hào)上，影響測(cè)量與控制精度。

圖1.3.5 共模干擾和差模干擾示意圖

傳輸線導(dǎo)致的干擾：

信號(hào)線加長(zhǎng)后，由于傳輸線的等效電阻、電感和電容增大，傳輸線效應(yīng)明顯加強(qiáng)，波形出現(xiàn)振蕩現(xiàn)象，如圖1.3.6所示。因此在高頻PCB布線時(shí)除了要接匹配電阻外，還應(yīng)盡量縮短傳輸線的長(zhǎng)度，保持信號(hào)完整性。

圖1.3.6 不同長(zhǎng)度的傳輸線上干擾仿真結(jié)果

1.4干擾的主要傳輸途徑

導(dǎo)線耦合：

噪聲進(jìn)入電路更明顯的方法是通過(guò)導(dǎo)體，如果導(dǎo)體通過(guò)一個(gè)有干擾的環(huán)境，它將感應(yīng)出干擾噪聲并傳到電路各處。例如噪聲通過(guò)電源引入系統(tǒng)。一旦噪聲從電源線上產(chǎn)生出來(lái)，它將傳至所有需要該電源的電路，如圖1.4.1所示。

圖1.4.1 導(dǎo)線耦合示意圖

共模阻抗耦合：

噪聲耦合也可通過(guò)共模阻抗而產(chǎn)生。兩個(gè)電路共用一根導(dǎo)線以獲得電源電壓和接地回路。如果A支路突然需要更高的電源，則B支路的電壓將會(huì)由于共用電源和兩回路之間的阻抗而降低。這種耦合效應(yīng)可由減小共模阻抗來(lái)降低。不幸的是，電源的阻抗耦合對(duì)電源來(lái)說(shuō)是無(wú)法減小的，對(duì)于地回路也是如此，A支路流過(guò)的數(shù)字回路電流會(huì)在回路的共模阻抗上產(chǎn)生高頻數(shù)字噪聲，它使B支路的回路發(fā)生地電位的起伏，一個(gè)不穩(wěn)定的地會(huì)嚴(yán)重地影響電路的性能。例如A/D轉(zhuǎn)換器。

1.5抗干擾的主要方法

形成干擾的基本要素有三個(gè)：干擾源，傳播途徑與敏感器件。

干擾源指產(chǎn)生干擾的元件、設(shè)備或信號(hào)，用數(shù)學(xué)語(yǔ)言描述如下：du/dt，di/dt大的地方就是干擾源。如：雷電、繼電器、可控硅、電機(jī)、高頻時(shí)鐘等都可能成為干擾源。傳播路徑指干擾從干擾源傳播到敏感器件的通路或媒介。典型的干擾傳播路徑是通過(guò)導(dǎo)線的傳導(dǎo)和空間的輻射。

敏感器件指容易被干擾的對(duì)象。如：A/D、D/A變換器，單片機(jī)，數(shù)字IC，弱信號(hào)放大器等?？垢蓴_設(shè)計(jì)的基本原則是：抑制干擾源，切斷干擾傳播路徑，提高敏感器件的抗干擾性能。

抑制干擾源就是盡可能的減小干擾源的du/dt，di/dt。這是抗干擾設(shè)計(jì)中最優(yōu)先考慮和最重要的原則，常常會(huì)起到事半功倍的效果。減小干擾源的du/dt主要是通過(guò)在干擾源兩端并聯(lián)電容來(lái)實(shí)現(xiàn)。減小干擾源的di/dt則是在干擾源回路串聯(lián)電感或電阻以及增加續(xù)流二極管來(lái)實(shí)現(xiàn)。

1.5.1抑制干擾源

合理的PCB板布局： 在布線之前，必須注意元件在PCB上的合理布局，高速數(shù)字電路以及其它產(chǎn)生噪聲的電路(如繼電器、大電流開(kāi)關(guān)等)必須分開(kāi)，以使子系統(tǒng)之間的耦合降至最小。當(dāng)擺放元件時(shí)，必須注意子系統(tǒng)之間的可能布線，包括時(shí)鐘和晶振電路。一個(gè)有效的布局方案應(yīng)當(dāng)檢查潛在的電磁兼容(EMI)問(wèn)題，反復(fù)檢查和修正布局，直到所有EMI的風(fēng)險(xiǎn)都已找到。

合理的地的布局：

沒(méi)有什么比具有一個(gè)可靠而完善的電源系統(tǒng)對(duì)一個(gè)電路的系統(tǒng)設(shè)計(jì)更重要的了，地線布局尤其關(guān)鍵。事實(shí)上，地是所有良好的PCB設(shè)計(jì)的基礎(chǔ)，多數(shù)EMI問(wèn)題可通過(guò)使用實(shí)用而有效的布局方法來(lái)解決。理解產(chǎn)生地線噪聲的機(jī)制對(duì)于減小地線干擾至關(guān)重要，所有地線都有阻抗，和所有電路一樣，電流必須流回其源點(diǎn)，電流通過(guò)地線上的有效阻抗將產(chǎn)生一個(gè)電壓降，這些電壓降就是地線系統(tǒng)干擾的原因。當(dāng)系統(tǒng)頻率升高時(shí)，地線上的干擾也將增大?；倦娐防碚撝赋觯簩?dǎo)體上電流的變化乘以電感將等于電壓。

在高頻數(shù)字系統(tǒng)中，晶體管的導(dǎo)通與關(guān)斷將產(chǎn)生電流的尖峰，快速系統(tǒng)將產(chǎn)生更大的尖峰電壓，噪聲還會(huì)通過(guò)共用的阻抗耦合至其它電路中。

良好的地線系統(tǒng)的優(yōu)點(diǎn)是除了能減少設(shè)計(jì)時(shí)間以外，還能抑制干擾，而且不需要額外的電路板成本，其基本目的是減少由于地線而導(dǎo)致的噪聲電壓。無(wú)噪聲的地回路不應(yīng)與含有噪聲的地回路連接在一起？應(yīng)當(dāng)使信號(hào)具有低阻的地回路。多數(shù)基于微控制器的系統(tǒng)含有高頻數(shù)字邏輯和低端的模擬電路，一些系統(tǒng)甚至還有產(chǎn)生噪聲的繼電器和大電流開(kāi)關(guān)，這些電路應(yīng)該隔離，各自的地線不能混疊，只有相類似的電路才能放在一起。

高速數(shù)字電路必須為所有信號(hào)提供一個(gè)低阻回路，設(shè)計(jì)地線時(shí)應(yīng)當(dāng)包括盡可能多的異行通道到地，這可以減少地線回路的電感，這一思想推到極限，將會(huì)產(chǎn)生一個(gè)地平面，盡管它是最優(yōu)的，但這將會(huì)增加多層PCB的成本。如果地平面不經(jīng)濟(jì)，可以考慮用單點(diǎn)接地，單點(diǎn)接地形成星形接地，將所有地線接到一個(gè)終結(jié)點(diǎn)，這一方法減少了共模阻抗使這一努力還是值得的。

導(dǎo)體電感與其直徑的對(duì)數(shù)成反比，而與其長(zhǎng)度成正比，為了減少電感，使用盡可能短而粗的導(dǎo)線，布線時(shí)使用45°角的轉(zhuǎn)換而非90°角以減少傳輸反射。

集成電路(IC)去耦： 當(dāng)一個(gè)邏輯門開(kāi)關(guān)時(shí)，在電源線上會(huì)產(chǎn)生瞬息電流，通過(guò)電流的阻抗會(huì)產(chǎn)生壓降。電源線上的阻抗可以通過(guò)一個(gè)電源平面而減少，同時(shí)用低速邏輯可以減小開(kāi)關(guān)速度，從而減小電流突變而產(chǎn)生在電源線上的干擾電壓，這些方法對(duì)于高速數(shù)字電路的性能指標(biāo)來(lái)說(shuō)是不能接受的，但I(xiàn)C所需電流可由附近的去耦電容提供，這不但減少了電源線的負(fù)擔(dān)同時(shí)還可以濾除電源系統(tǒng)的干擾。

高頻、低電感的圓柱玻璃或多層陶瓷電容可用來(lái)為IC去耦，將電容臵于與IC盡可能近的地方，使VCC與GND形成一個(gè)環(huán)絡(luò)。如果PCB有表面安裝元件，應(yīng)使電容在VCC與GND 之間。

突變的去耦電容常常耗盡其儲(chǔ)存的電荷，因此需要充電，這可通過(guò)使用大容量電容來(lái)完成，其容量并不重要，但它必須能為15到20個(gè)IC充電，若PCB上IC過(guò)多，則大容量電容應(yīng)放在PCB板上周圍，以提供足夠的電荷。

基于微控制器的系統(tǒng)，用一個(gè)大電容對(duì)電源去耦已足夠，大去耦電容應(yīng)當(dāng)盡量放在離PCB的電源端較近的地方，還應(yīng)使用一個(gè)電容對(duì)高頻噪聲進(jìn)行去耦，這一電容也應(yīng)放在靠近電源的地方。

合理的信號(hào)布局：

在電源與地線布局完成以后，對(duì)信號(hào)線也要進(jìn)行合理布局，在布混合信號(hào)板時(shí)，不要將數(shù)字與模擬信號(hào)混在一起，盡量先布敏感的信號(hào)，并注意潛在的耦合路線。

在微控制器系統(tǒng)中最敏感的信號(hào)是時(shí)鐘，系統(tǒng)和中斷線。振蕩器在開(kāi)始時(shí)尤為敏感。不要讓它們與大電流的開(kāi)關(guān)信號(hào)線平行，它們會(huì)被電磁交叉耦合信號(hào)所干擾，從而破壞系統(tǒng)的正常工作，時(shí)鐘也會(huì)受干擾而變得混亂，并使整個(gè)系統(tǒng)失去同步。由于計(jì)算機(jī)正常工作所需要的定時(shí)器依靠時(shí)鐘，所以不要指望它們能不受電磁干擾的影響。最好讓大的干擾源離開(kāi)PCB板，并將微控制器放在靠近地線的地方，同時(shí)使走線短一些。

導(dǎo)體或陶瓷諧振器時(shí)鐘內(nèi)的射頻電路，它必須減少放射和提高抗干擾性，最好要使其靠近微控制器。若連線比較長(zhǎng)，要將其平放在板上并使外殼接地。晶振電路的地應(yīng)使用盡量短的走線連在元件的地線引腳上。電源與地線引腳應(yīng)直接連在電源接線柱上。

1.5.2切斷干擾傳播路徑

按干擾的傳播路徑可分為傳導(dǎo)干擾和輻射干擾兩類。

傳導(dǎo)干擾是指通過(guò)導(dǎo)線傳播到敏感器件的干擾。高頻干擾噪聲和有用信號(hào)的頻帶不同，可以通過(guò)在導(dǎo)線上增加濾波器的方法切斷高頻干擾噪聲的傳播，有時(shí)也可加隔離光耦來(lái)解決。電源噪聲的危害最大，要特別注意處理。

輻射干擾是指通過(guò)空間輻射傳播到敏感器件的干擾。一般的解決方法是增加干擾源與敏感器件的距離，用地線把它們隔離和在敏感器件上加蔽罩。

切斷干擾傳播路徑的常用措施有： 隔離噪聲源：

在與噪聲源其他元件之間應(yīng)添加隔離電路(如增加π形濾波電路)，控制噪聲源。合理放臵晶振：

注意晶振布線，用地線把時(shí)鐘區(qū)隔離起來(lái)，晶振外殼接地并固定。

合理的電路布局：

對(duì)電路板進(jìn)行合理分區(qū)，對(duì)強(qiáng)、弱信號(hào)，數(shù)字、模擬信號(hào)分區(qū)。盡可能把干擾源與敏感元件遠(yuǎn)離。用地線把數(shù)字區(qū)與模擬區(qū)隔離，數(shù)字地與模擬地要分離，最后在一點(diǎn)接于電源地。A/D、D/A芯片布線也以此為原則。數(shù)字電路和大功率器件的地線要單獨(dú)接地，以減小相互干擾。大功率器件盡可能放在電路板邊緣。

使用抗干擾元件：

在易受干擾的地方使用抗干擾元件。如磁珠，磁環(huán)，電源濾波器，屏蔽罩，可顯著抑制噪聲的傳輸。1.5.3提高敏感器件的抗干擾性能

提高敏感器件的抗干擾性能是指從敏感器件這邊考慮盡量減少對(duì)干擾噪聲的拾取，以及從不正常狀態(tài)盡快恢復(fù)的方法。

采用差分信號(hào)傳輸可以大幅提高抗干擾能力。差分信號(hào)有很強(qiáng)的抗共模干擾能力，能大大延長(zhǎng)傳輸距離。圖1.5.3.1是差分信號(hào)在長(zhǎng)距離傳輸時(shí)的仿真波形，從仿真結(jié)果看，接收端的波形除了有延遲外，波形保持完好。

圖1.5.3.1 查分碼編碼信號(hào)及解碼信號(hào)仿真結(jié)果

1.6抗干擾的主要措施

1.6.1器件使用時(shí)的抗干擾措施

器件的選擇：對(duì)于數(shù)字集成電路，通常噪聲容限越高，傳輸延時(shí)越大，其抗干擾性能越好。因此CMOS要比TTL集成電路的抗干擾性能好。

負(fù)載的控制：當(dāng)某種集成電路輸出所帶的負(fù)載電路超過(guò)規(guī)定的扇出時(shí)，會(huì)使電路輸出的高電平值降低，低電平值升高，從而導(dǎo)致電路的噪聲容限降低，容易受干擾影響。所以在器件使用時(shí)應(yīng)注意控制電路的輸出負(fù)載不要超過(guò)所規(guī)定的扇出。并應(yīng)盡量留有余地?？斩说奶幚恚翰挥玫募呻娐份斎牒涂刂贫巳菀淄ㄟ^(guò)分布電容進(jìn)入端子對(duì)電路產(chǎn)生干擾。因此不用的輸入和控制端應(yīng)接上合適的邏輯電平。

1.6.2電路設(shè)計(jì)時(shí)的抗干擾措施

電路狀態(tài)轉(zhuǎn)換引起的振蕩及其抑制：通常TTL和CMOS 電路在狀態(tài)轉(zhuǎn)換瞬間, 會(huì)成為一個(gè)具有很高增益的放大器。當(dāng)輸入波形在閾值附近有緩慢變化或很小波動(dòng)時(shí)，就會(huì)被放大，使輸出波形的邊沿產(chǎn)生很大振蕩。這種振蕩造成會(huì)下級(jí)電路的誤觸發(fā)。

抑制這種干擾的辦法有兩種，一是對(duì)輸入波形前后沿時(shí)間較長(zhǎng)的信號(hào)應(yīng)加一級(jí)斯密特電路整形，將輸入波形的前后沿變陡。二是避免利用微分電路直接產(chǎn)生脈沖作觸發(fā)信號(hào)。電路延遲不同引起的毛刺及其消除：由于信號(hào)經(jīng)各支路傳輸?shù)难訒r(shí)不同, 邏輯運(yùn)算后會(huì)產(chǎn)毛刺，形成干擾?？梢栽陔娐分胁捎脼V波、時(shí)間選通和同步邏輯控制等方法來(lái)消除。

濾波法：由于毛刺干擾的頻率較高，脈寬要比信號(hào)脈寬窄得多，所以利用RC積分電路可有效地將脈寬較窄的毛刺濾除。

時(shí)間選通法：即是采用延遲電路，單穩(wěn)或雙穩(wěn)電路構(gòu)成時(shí)間選通電路，對(duì)輸入有用波形進(jìn)行抽樣來(lái)消除毛刺干擾。同步控制法：采用同步時(shí)序，使電路狀態(tài)的翻轉(zhuǎn)由一個(gè)脈沖觸發(fā), 從而避免電路因傳輸延遲不同而產(chǎn)生的毛刺。

總線切換控制引起的浮動(dòng)及其克服：在微處理機(jī)及類似數(shù)字電路中, 當(dāng)數(shù)據(jù)DA和數(shù)據(jù)DB分別通過(guò)總線驅(qū)動(dòng)器A和B上數(shù)據(jù)總線時(shí)，往往因驅(qū)動(dòng)器A和B的控制信號(hào)CA、CB在邏輯上反相（存在一個(gè)門延時(shí)的切換時(shí)差）或存在明顯的切換時(shí)差，這樣，控制信號(hào)CA 變高時(shí), 控制信號(hào)CB還沒(méi)變低（或者相反）于是造成驅(qū)動(dòng)器A，B都為三態(tài)。從而在這個(gè)瞬間總線呈高阻。容易耦合干擾或處于不穩(wěn)定的浮動(dòng)狀態(tài)?？朔@種現(xiàn)象, 除了要求控制信號(hào)切換 時(shí)間嚴(yán)格外，通?？稍诳偩€上加所謂的吊高電阻。即在總線到電源之間加接電阻(3~ 10KΩ)。使總線在控制信號(hào)切換瞬間處于穩(wěn)定的高電位，從而增強(qiáng)總線的抗干擾能力。

1.6.3印制板設(shè)計(jì)時(shí)的抗干擾措施

在印制板上, 由于用作電路電源線、地線和信號(hào)線的印制線條具有一定的阻抗，電源線上會(huì)因電路狀態(tài)改變而產(chǎn)生脈動(dòng)干擾，地線上會(huì)造成電路間的公共阻抗耦合，信號(hào)線之間因電容耦合（靜電感應(yīng)）和電感耦合（電磁感應(yīng)）造成串?dāng)_，稍長(zhǎng)一些的印制線還會(huì)對(duì)高速電路產(chǎn)生反射干擾等。

電源線路的脈動(dòng)干擾與去耦措施：要有效地抑制脈動(dòng)干擾及其耦合，措施是加去耦電容。去耦電容分兩種，即印制板的去耦電容和芯片的去耦電容。前者加在每塊印制板的電源輸入端與地之間，作用是抑制板之間的脈動(dòng)干擾傳導(dǎo)。一般采用10~ 100μ的電解電容。在高頻或高速電路中，還應(yīng)在電解電容上并聯(lián)一個(gè)0.1μ的小電容。這是因?yàn)殡娊怆娙萦袃?nèi)部電感難以濾除高頻。后者加在每塊或每隔幾塊集成電路的電源與地之間, 其作用是向芯片提供瞬時(shí)突變電流。一般用0.001~0.1μ的云母或陶瓷電容。需要指出, 芯片去耦電容的接法十分重要，正確的接法應(yīng)使去耦電容和芯片所包圍的面積保持最小，否則起不了去耦作用。

PCB電路板設(shè)計(jì)抗干擾措施：印刷板圖設(shè)計(jì)中應(yīng)注意下列幾點(diǎn)。從焊接面看，組件的排列方位盡可能保持與原理圖相一致。布線方向最好與電路圖走線方向相一致，便于生產(chǎn)中的檢查，調(diào)試及檢修。各組件排列，分布要合理和均勻。力求整齊，結(jié)構(gòu)嚴(yán)謹(jǐn)?shù)墓に囈?。電阻，二極管的放臵方式分為平放與豎放兩種。

2數(shù)字系統(tǒng)中的驅(qū)動(dòng)問(wèn)題

2.1數(shù)字系統(tǒng)中驅(qū)動(dòng)能力的定義

一般用“扇出系數(shù)”表示，扇出系數(shù)NO能夠衡量門電路帶負(fù)載能力的大小。以同類門電路做負(fù)載時(shí)，扇出系數(shù)表示可驅(qū)動(dòng)同類門的個(gè)數(shù)。

NO可分為兩種情況，一種稱為灌電流負(fù)載NOL，一種稱為拉電流負(fù)載NOH。當(dāng)驅(qū)動(dòng)門輸出低電平，負(fù)載電流從外電路流入驅(qū)動(dòng)門電路時(shí)，稱為灌電流負(fù)載。

NOL=IOLmax/IIL

其中，IOLmax為驅(qū)動(dòng)門的最大允許灌電流，IIL是一個(gè)負(fù)載門灌入本級(jí)的電流。當(dāng)負(fù)載門的個(gè)數(shù)增加時(shí)，總灌電流將增加，同時(shí)引起輸出低電平的增大。NOL限制了接入負(fù)載門的個(gè)數(shù)，NOL越大，說(shuō)明門的灌電流負(fù)載能力越強(qiáng)。當(dāng)驅(qū)動(dòng)門輸出高電平時(shí)，負(fù)載電流從驅(qū)動(dòng)門拉出，流向負(fù)載門，稱為拉電流負(fù)載。

NOH=IOHmax/IIH

其中，IOHmax為驅(qū)動(dòng)門的最大允許拉電流，IIH是負(fù)載門的高電平輸入電流。IIH和IIL的取值如圖2.1.1所示。其中IIS為輸入短路電流，近似等于IIL。

圖2.1.1 TTL與非門輸出特性曲線

通常NOL與NOH不相等，取較小的作為門電路的扇出系數(shù)NO。即NO=min(NOL，NOH)。

2.2提高電路驅(qū)動(dòng)能力的措施

當(dāng)驅(qū)動(dòng)能力不足時(shí)，可能造成高電平過(guò)低，燒毀器件，或者沒(méi)有足夠的輸出功率，因此提升電路的驅(qū)動(dòng)能力非常重要。

在需要較大驅(qū)動(dòng)電流的地方，應(yīng)當(dāng)使用驅(qū)動(dòng)能力較強(qiáng)的電路，TTL門電路的扇出系數(shù)一般為8至10，而CMOS門電路的扇出系數(shù)可為20至25。

此外，相比TTL門電路，集電極開(kāi)路(OC)門電路和發(fā)射級(jí)耦合(ECL)門電路具有更大的驅(qū)動(dòng)能力。

當(dāng)級(jí)聯(lián)邏輯門較多，或需要驅(qū)動(dòng)較大功率元器件，如揚(yáng)聲器、電機(jī)時(shí)可選擇使用三極管驅(qū)動(dòng)電路，使用推挽式輸出，或使用其他驅(qū)動(dòng)電路來(lái)獲得更大的驅(qū)動(dòng)電流。

3.數(shù)字系統(tǒng)中的阻抗匹配問(wèn)題

3.1阻抗匹配及其對(duì)保證信號(hào)完整性的影響

在PCB板上，如果傳輸線的工作頻率很高，工作波長(zhǎng)和傳輸線的長(zhǎng)度相比不可忽略的時(shí)候，就要用分布參數(shù)模型代替集中參數(shù)模型來(lái)分析傳輸線上的信號(hào)傳輸情況。

當(dāng)傳輸線為傳輸高頻信號(hào)的使用分布參數(shù)模型分析時(shí)，根據(jù)電磁場(chǎng)理論可以得知，此時(shí)傳輸線導(dǎo)體上存在傳輸線單位長(zhǎng)度的分布電阻R、分布電容C、分布電感L和分布電導(dǎo)G。

對(duì)于均勻傳輸線，取無(wú)限小的線元Δz(Δz<

圖3.1.1 傳輸線等效阻抗示意圖

實(shí)際的傳輸線則可視為各線元的級(jí)聯(lián)，如圖3.1.1(b)所示。傳輸線上行波的電壓和電流之比定義為傳輸線的特性阻抗，用Z0表示。則特性阻抗的一般表達(dá)式為：

當(dāng)一個(gè)信號(hào)在傳輸線上傳輸過(guò)程中如果出現(xiàn)阻抗不連續(xù)，則會(huì)出現(xiàn)反射現(xiàn)象。因此，傳輸線上d點(diǎn)的電壓可以表示為：

式中V+(d)為入射波電壓，V-(d)為反射波電壓，Γ(d)為反射系數(shù)。其中，Z0又可以表示為：

式中Zin(d)是傳輸線上任意一點(diǎn)d處的阻抗。如果能夠使Zin(d)=Z0，則反射波電壓為0，反射波對(duì)該點(diǎn)的電壓沒(méi)有影響，此時(shí)即為阻抗匹配，否則為阻抗失配。

最壞的可能性是當(dāng)Zin(d)=∞。即此時(shí)不連續(xù)點(diǎn)由于反射波的影響，甚至?xí)霈F(xiàn)該點(diǎn)電壓為入射電壓2倍的情況。

因此，如果沒(méi)有匹配阻抗，數(shù)字系統(tǒng)中的信號(hào)將可能嚴(yán)重失真，如圖3.1.2所示 圖3.1.2 不同阻抗匹配情況下輸出時(shí)鐘信號(hào)仿真結(jié)果

其中左圖為軟件模擬的未加源端匹配電阻時(shí)某芯片輸出的時(shí)鐘信號(hào)波形，右圖為相同狀態(tài)下加源端匹配電阻時(shí)的同一芯片輸出的時(shí)鐘信號(hào)波形。

可見(jiàn)當(dāng)時(shí)鐘頻率很高時(shí)，由于沒(méi)有合適的阻抗匹配，導(dǎo)致了輸出波形的嚴(yán)重畸變。

當(dāng)匹配電阻不同時(shí)，信號(hào)完整性也會(huì)不同，在不同匹配電阻情況下的仿真如圖3.1.3所示。

圖3.1.3 不同阻抗匹配值下輸出正弦波形仿真結(jié)果

可見(jiàn)在阻抗失配時(shí)波形的失真程度非常大。

3.2阻抗匹配的常用方法

3.2.1并聯(lián)終端匹配

并聯(lián)終端匹配是最簡(jiǎn)單的阻抗匹配技術(shù)，通過(guò)一個(gè)電阻R將傳輸線的末端(可能是開(kāi)路，也可能是負(fù)載)接到地或者接到VCC上，如圖3.2.1.1所示。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號(hào)的反射。將終端匹配到VCC可以提高驅(qū)動(dòng)器的能力，而將終端匹配到地則可以提高地上的吸收能力。所以，對(duì)于50%占空比的信號(hào)而言，將終端匹配到VCC要優(yōu)于將終端匹配到地。

圖3.2.1.1 并聯(lián)終端匹配示意圖

匹配的優(yōu)勢(shì)是這種類型的終端匹配方式僅需要一個(gè)額外的元器件。這種技術(shù)的缺點(diǎn)在于終端匹配電阻會(huì)帶來(lái)直流功耗，匹配電阻的值通常為50Ω到150Ω，所以在邏輯高和邏輯低狀態(tài)下都會(huì)有恒定的直流電流從驅(qū)動(dòng)器流入驅(qū)動(dòng)器的直流負(fù)載中。另外并聯(lián)終端匹配也會(huì)降低信號(hào)的高輸出電平。將TTL輸出終端匹配到地會(huì)降低VOH的電平值，從而降低接收器輸入端的抗噪聲能力。12 3.2.2串聯(lián)終端匹配

串聯(lián)終端匹配技術(shù)是在源端的終端匹配技術(shù)。同其它類型的終端匹配技術(shù)不一樣，串聯(lián)終端匹配技術(shù)是由連接在驅(qū)動(dòng)器輸出端和信號(hào)線之間的一個(gè)電阻組成，驅(qū)動(dòng)器輸出阻抗RD以及電阻R值的和必須同信號(hào)線的特征阻抗Z0匹配。如圖3.2.2.1所示。

圖3.2.2.1 串聯(lián)終端匹配示意圖

在串行連接終端匹配技術(shù)中，由于信號(hào)會(huì)在傳輸線、串行連接匹配電阻以及驅(qū)動(dòng)器的阻抗之間實(shí)現(xiàn)信號(hào)電壓的分配，因而加在傳輸線上的電壓只有信號(hào)電壓的一半。而在接收端，由于傳輸線阻抗和接收器阻抗的不匹配，通常情況下接收器的輸出阻抗更高，這會(huì)導(dǎo)致大約同樣幅度值信號(hào)的反射，這稱之為附加的信號(hào)波形。故分配在負(fù)載端的信號(hào)電壓大約是驅(qū)動(dòng)器輸出信號(hào)電壓的一半，再加上同樣幅值的附加信號(hào)電壓，使得接收器馬上就會(huì)接收到完整的信號(hào)電壓。而附加的信號(hào)電壓會(huì)反向傳遞到驅(qū)動(dòng)端，但是串行連接的匹配電阻在接收器端實(shí)現(xiàn)了反射信號(hào)的終端匹配，因而不會(huì)出現(xiàn)進(jìn)一步的信號(hào)反射，從而保證了傳輸線上信號(hào)的完整性。

串行連接終端匹配技術(shù)的優(yōu)點(diǎn)是這種匹配技術(shù)僅僅為每一個(gè)驅(qū)動(dòng)器加入了一個(gè)電阻元件，因此相對(duì)于其它類型的電阻匹配技術(shù)來(lái)說(shuō)匹配電阻的功耗是最小的，它沒(méi)有為驅(qū)動(dòng)器增加任何額外的直流負(fù)載，并且也不會(huì)在信號(hào)線與地之間引入額外的阻抗。

4.總結(jié)

在高速數(shù)字電路中，為了保證電路的穩(wěn)定，可靠，應(yīng)當(dāng)在設(shè)計(jì)和使用過(guò)程中充分考慮抗干擾，驅(qū)動(dòng)能力，阻抗匹配等問(wèn)題。否則可能導(dǎo)致波形失真，邏輯錯(cuò)誤，損壞元件。好的設(shè)計(jì)可以避免這些問(wèn)題或減少其帶來(lái)的影響。是電路質(zhì)量的保障。

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