第一篇：EDA課程設(shè)計心得體會

EDA課程設(shè)計心得體會

這次EDA課程設(shè)計歷時兩個星期，在整整兩個星期的日子里，可以說是苦多于甜，但是可以學的到很多很多的東西，同時不僅可以鞏固以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通過這次設(shè)計，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點困難,想要的結(jié)果不能在波形上得到正確的顯示:在設(shè)定輸入的時鐘信號后，數(shù)字秒表開始計數(shù)，但是始終看不到秒和小時的循環(huán)計數(shù)。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因為輸入的時鐘信號對于器件的延遲時間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時鐘周期設(shè)置在15秒左右比較合適。另外，Endtime的值需要設(shè)置的長一點：500us左右，這樣就可以觀察到完整的仿真結(jié)果。

其次，在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因為每個線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點小的誤差就會導致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當前電路所適合的器件，編譯才能得到完滿成功。

通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。

總的來說，這次設(shè)計的數(shù)字秒表還是比較成功的，在設(shè)計中遇到了很多問題，最后在老師的辛勤的指導下，終于游逆而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結(jié)合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。最后，對給過我?guī)椭乃型瑢W和各位指導老師再次表示忠心的感謝！

PLC實訓心得

和學別的學科一樣，在學完P(guān)LC理論課程后我們做了課程設(shè)計，此次設(shè)計以分組的方式進行，每組有一個題目。我們做的是一個由三個部分組成的澆灌系統(tǒng)。由于平時大家都是學理論，沒有過實際開發(fā)設(shè)計的經(jīng)驗，拿到的時候都不知道怎么做。但通過各方面的查資料并學習。我們基本學會了PLC設(shè)計的步聚和基本方法。分組工作的方式給了我與同學合作的機會，提高了與人合作的意識與能力。

通過這次設(shè)計實踐。我學會了PLC的基本編程方法，對PLC的工作原理和使用方法也有了更深刻的理解。在對理論的運用中，提高了我們的工程素質(zhì)，在沒有做實踐設(shè)計以前，我們對知道的撐握都是思想上的，對一些細節(jié)不加重視，當我們把自己想出來的程序與到PLC中的時候，問題出現(xiàn)了，不是不能運行，就是運行的結(jié)果和要求的結(jié)果不相符合。能過解決一個個在調(diào)試中出現(xiàn)的問題，我們對PLC 的理解得到加強，看到了實踐與理論的差距。

通過合作，我們的合作意識得到加強。合作能力得到提高。上大學后，很多同學都沒有過深入的交流，在設(shè)計的過程中，我們用了分工與合作的方式，每個人互責一定的部分，同時在一定的階段共同討論，以解決分工中個人不能解決的問題，在交流中大家積極發(fā)言，和提出意見，同時我們還向別的同學請教。在此過程中，每個人都想自己的方案得到實現(xiàn)，積極向同學說明自己的想法。能過比較選出最好的方案。在這過程也提高了我們的表過能力。

在設(shè)計的過程中我們還得到了老師的幫助與意見。在學習的過程中，不是每一個問題都能自己解決，向老師請教或向同學討論是一個很好的方法，不是有句話叫做思而不學者殆。做事要學思結(jié)合。

通過本次設(shè)計，讓我很好的鍛煉了理論聯(lián)系實際，與具體項目、課題相結(jié)合開發(fā)、設(shè)計產(chǎn)品的能力。既讓我們懂得了怎樣把理論應用于實際，又讓我們懂得了在實踐中遇到的問題怎樣用理論去解決。

在本次設(shè)計中，我們還需要大量的以前沒有學到過的知識，于是圖書館和INTERNET成了我們很好的助手。在查閱資料的過程中，我們要判斷優(yōu)劣、取舍相關(guān)知識，不知不覺中我們查閱資料的能力也得到了很好的鍛煉。我們學習的知識是有限的，在以后的工作中我們肯定會遇到許多未知的領(lǐng)域，這方面的能力便會使我們受益非淺。

在設(shè)計過程中，總是遇到這樣或那樣的問題。有時發(fā)現(xiàn)一個問題的時候，需要做大量的工作，花大量的時間才能解決。自然而然，我的耐心便在其中建立起來了。為以后的工作積累了經(jīng)驗，增強了信心

第二篇：eda課程設(shè)計心得體會

eda課程設(shè)計心得體會

寫心得體會是困擾很多人的問題，心中有很多想法，想說卻不知道怎么寫下來。下面本欄目搜集了eda課程設(shè)計心得體會，歡迎查看，希望幫助到大家。

eda課程設(shè)計心得體會一

這次EDA課程設(shè)計歷時兩個星期，在整整兩個星期的日子里，可以說是苦多于甜，但是可以學的到很多很多的東西，同時不僅可以鞏固以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通過這次設(shè)計，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點困難，想要的結(jié)果不能在波形上得到正確的顯示：在設(shè)定輸入的時鐘信號后，數(shù)字秒表開始計數(shù)，但是始終看不到秒和小時的循環(huán)計數(shù)。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因為輸入的時鐘信號對于器件的延遲時間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時鐘周期設(shè)置在15秒左右比較合適。另外，Endtime的值需要設(shè)置的長一點：500us左右，這樣就可以觀察到完整的仿真結(jié)果。

其次，在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因為每個線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點小的誤差就會導致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當前電路所適合的器件，編譯才能得到完滿成功。

通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。

總的來說，這次設(shè)計的數(shù)字秒表還是比較成功的，在設(shè)計中遇到了很多問題，最后在老師的辛勤的指導下，終于游逆而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結(jié)合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。最后，對給過我?guī)椭乃型瑢W和各位指導老師再次表示忠心的感謝！

eda課程設(shè)計心得體會二

短暫的一周實訓已經(jīng)過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。

一周的實訓已經(jīng)過去了，我們在老師提供的實踐平臺上通過自己的實踐學到了很多課本上學不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項目的操作和學到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設(shè)計思路和方法，我想這些會對我今后的學習起到很大的助推作用。此外，還要在今后的課本理論知識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業(yè)理論知識這樣才能在以后出去工作的實踐過程中有所成果。

最后還要感謝學校為我們提供這樣專業(yè)的實踐平臺還有X老師在一周實訓以來的不斷指導和同學的熱情幫助。總的來說，這次實訓我收獲很大。

同時，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識，更教會我做人的道理。

這次EDA實訓讓我感覺收獲頗多，在這一周的實訓中我們不僅鞏固了以前學過的知識，而且還學到了怎樣運用EDA設(shè)計三種波形的整個過程和思路，更加強了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學會要改程序，根據(jù)錯誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機設(shè)計，利用Verilog HDL語言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開發(fā)工具對電路進行了設(shè)計和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過嚴格的波形仿真，以確保功能正常。

從整體上看來，實訓課題的內(nèi)容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎(chǔ)。通過此次的實訓課題，掌握了制作乒乓球游戲機技術(shù)的原理及設(shè)計要領(lǐng)，學習并掌握了可編程邏輯電路的設(shè)計，掌握了軟件、CPLD元件的應用，受益匪淺，非常感謝X老師這一學期來的指導與教誨，感謝老師在學習上給予的指導，老師平常的工作也很忙，但是在我們學習的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學生有多少，他都細心的為每個學生講解，學生們遇到的不能解決的，他都配合同學極力解決。最后祝愿X老師身體健康，全家幸福。

通過這次課程設(shè)計，我進一步熟悉了Verilog HDL語言的結(jié)構(gòu)，語言規(guī)則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題，到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有耐心，要學會一步步的去找問題的根源，才能解決問題，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這次課程設(shè)計，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計中參考了其他程序段實際思想，顯示出我們在程序設(shè)計方面還有不足之處。

在此次實訓的過程中，我了解到了要加強培養(yǎng)動手能力，要明白理論與實踐結(jié)合的重要性，只有理論知識也是不夠的，只有把理論知識和實踐相結(jié)合，才能真正提高我們的實際動手能力與獨立思考的能力。感謝學院給我們提供這次實訓的機會，感謝X老師對我們的指導，他是為了教會我們?nèi)绾芜\用所學的知識去解決實際的問題，此外，還得出一個結(jié)論：知識必須通過應用才能實現(xiàn)其價值！有些東西以為學會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認為只有到真正會用的時候才是真的學會了。

本次設(shè)計過程中得到我們老師的悉心指導。X老師多次詢問設(shè)計進程，并為我們指點迷津，幫助我們理順設(shè)計思路，精心點撥。X老師一絲不茍的作風，嚴謹求實的態(tài)度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學習和工作。

eda課程設(shè)計心得體會三

本學期末我們進行了EDA實訓，我們組做的是四路智能搶答器，不過本次實訓與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎(chǔ)上，運用Quartus軟件，對其進行波形以及功能的仿真。我們組搶答器的設(shè)計要求是：可容納四組參賽者，每組設(shè)置一個搶答按鈕供搶答者使用，電路具有第一搶答信號的鑒別和鎖存功能，系統(tǒng)具有計分、倒計時和倒計時鎖存等電路，輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計分復位端RST，加分按鈕端ADD，計時預置控制端LDN，計時使能端EN，計時預置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示;系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號若干。整個系統(tǒng)至少有三個主要模塊：搶答鑒別模塊、搶答計時模塊、搶答計分模塊。

實訓的第一天我們組三個人就開始對搶答器的各部分源程序進行調(diào)試，由于剛開始對于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進展，一直都在改程序中的錯誤。在不停的重復的編譯、改錯。拿著EDA修改稿、資料書檢查出錯的地方，一邊又一遍的校對分析其中的錯誤。

在實訓中我們遇到了很多的問題。為了解決這些問題我和他們兩個都在的想辦法通過各種渠道尋找解決問題的方法。上網(wǎng)查資料、問同學、圖書館查資料、問老師、自己想辦法，其實最有效的方法還是自己去想那樣學到的東西才會更加的深刻記得時間也是最長的，他人的幫助當然是很好的，但只是暫時的要想真正的學到東西還是要靠自己去想辦法。不能一有問題就希望要他人幫忙，一定自己先好好想想實在解決不了的再去問老師找同學。

由于在一開始的時候?qū)uartus2軟件的不熟悉耽誤了很多的時間，在接下來的幾天里遇到了不少的問題。剛開始的時候是源程序中的錯誤一直在那改，好不容易幾個模塊中的錯誤都一個個排除了，但當把他們放到一起時問題就又出現(xiàn)了。于是又開始了檢查修改，可是弄了好長時間也沒有弄明白，最后找了一個在實驗室的同學說是頂層文件有問題。于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。最后對步驟已經(jīng)有了很熟練的掌握，很快就完成了程序編譯、仿真、下載到最后的調(diào)試。

紙上談來終覺淺，絕知此事要躬行。在這短暫的兩周實訓中深深的感覺到了自己要學的東西實在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識的欠缺導致了這次實訓不是進行的很順利，通過這次實訓暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應該努力的學習。

雖然實訓僅僅進行了兩個星期就匆匆的結(jié)束了，但在這兩個星期中收獲還是很多的。實訓的目的是要把學過的東西拿出來用這一個星期的實訓中不僅用了而且對于quartus2軟件的使用也更加的得心應手，這次實訓提高了我們的動手能力、理論聯(lián)系實際的能力、發(fā)現(xiàn)問題分析問題解決問題的能力。實訓只要你認真做了都是對自己能力一次很大的提高。

本次設(shè)計過程中得到我們老師的悉心指導。X老師多次詢問設(shè)計進程，并為我們指點迷津，幫助我們理順設(shè)計思路，精心點撥，時刻在幫助著我們?nèi)ヌ岣咦约骸老師一絲不茍的作風，嚴謹求實的態(tài)度，踏踏實實的精神，不僅是我學習的楷模，并將積極影響我今后的學習和工作。在此誠摯地向X老師致謝。

第三篇：EDA 課程設(shè)計

《電子系統(tǒng)設(shè)計自動化》課程設(shè)計報告

學 院： 機電工程學院

題 目： 數(shù)字時鐘電路設(shè)計 課 程： 《電子系統(tǒng)設(shè)計自動化》課程設(shè)計 專業(yè)班級： 電信10級2 班 學生姓名： 劉星 秦玉杰 王艷艷 學 號： 1004101035 1004101036 1004101038

完成日期：2013年 12 月 27 日

摘要：

EDA（Electronic Design Automation）電子設(shè)計自動化，就是以大規(guī)?？删幊唐骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，通過相關(guān)的軟件，自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒１敬螌嵙暲肣uartusII為設(shè)計軟件、VHDL為硬件描述語言，結(jié)合所學的數(shù)字電路的知識設(shè)計一個24時多功能數(shù)字鐘，具有正常時、分、秒計時，動態(tài)顯示，清零、快速校時校分、整點報時、花樣顯示等功能。利用硬件描述語言VHDL對設(shè)計系統(tǒng)的各個子模塊進行邏輯描述，采用模塊化的設(shè)計思想完成頂層模塊的設(shè)計，通過軟件編譯、邏輯化簡、邏輯分割、邏輯綜合優(yōu)化、邏輯布線、邏輯仿真，最終將設(shè)計的軟件系統(tǒng)下載設(shè)計實驗系統(tǒng)，對設(shè)計的系統(tǒng)進行硬件測試。

一、課程設(shè)計基本要求和任務

《EDA課程設(shè)計》是繼《模擬電子技術(shù)基礎(chǔ)》、《數(shù)字電子技術(shù)基礎(chǔ)》課程后，電信專業(yè)學生在電子技術(shù)實驗技能方面綜合性質(zhì)的實驗訓練課程，是電子技術(shù)基礎(chǔ)的一個部分。1.1 目的和任務

（1）通過課程設(shè)計使學生能熟練掌握一種EDA軟件（QUARTUSII）的使用方法，能熟練進行設(shè)計輸入、編譯、管腳分配、下載等過程，為以后進行工程實際問題的研究打下設(shè)計基礎(chǔ)。

（2）通過課程設(shè)計使學生能利用EDA軟件（QUARTUSII）進行至少一 個電子技術(shù)綜合問題的設(shè)計，設(shè)計輸入可采用圖形輸入法或VHDL硬件描述語言輸入法。（3）通過課程設(shè)計使學生初步具有分析、尋找和排除電子電路中常見 故障的能力。

（4）通過課程設(shè)計使學生能獨立寫出嚴謹?shù)摹⒂欣碚摳鶕?jù)的、實事求是的、文理通順的字跡端正的課程設(shè)計報告。1.2 功能要求：

（1）具有時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時。（2）時鐘計數(shù)顯示時有LED燈的花樣顯示。（3）具有調(diào)節(jié)小時、分鐘、秒及清零的功能。（4）具有整點報時功能。

1.3 總體方框圖：

本系統(tǒng)可以由秒計數(shù)器、分鐘計數(shù)器、小時計數(shù)器、整點報時、分的調(diào)整以及小時的調(diào)整和一個頂層文件構(gòu)成。采用自頂向下的設(shè)計方法，子模塊利用VHDL語言設(shè)計，頂層文件用原理圖的設(shè)計方法。顯示：小時采用24進制，而分鐘均是采用6進制和10進制的組合。1.4 設(shè)計原理：

數(shù)字鐘電路設(shè)計要求所設(shè)計電路就有以下功能：時、分、秒計時顯示，清零，時、分調(diào)節(jié)，整點報時及花樣顯示。分、秒計時原理相似，可以采用60進制BCD碼計數(shù)器進計時；小時采用24進制BCD碼進行計時；在設(shè)計時采用試驗電路箱上的模式7電路，不需要進行譯碼電路的設(shè)計；所設(shè)計電路具有驅(qū)動揚聲器和花樣顯示的LED燈信號產(chǎn)生。試驗箱模式7的電路如圖一所示：圖一模式七實驗電路圖

1.5 性能指標及功能設(shè)計：

（1）時鐘計數(shù)：完成時、分、秒的正確計時并且顯示所計的數(shù)字；對秒、分——60進制計數(shù)，即從0到59循環(huán)計數(shù)，時鐘——24進制計數(shù)，即從0到23循環(huán)計數(shù)，并且在數(shù)碼管上顯示數(shù)值。

2.2 模塊劃分自頂向下分解

2.3 模塊描述

時鐘計時模塊完成時、分、秒計數(shù)，及清零、調(diào)節(jié)時和分鐘的功能。時、分、秒計數(shù)的原理相同，均為BCD碼輸出的計數(shù)器，其中分和秒均為六十進制BCD碼計數(shù)器，小時為二十四進制BCD碼計數(shù)器。設(shè)計一個具有異步清零和設(shè)置輸出功能的六十進制BCD碼計數(shù)器，再設(shè)計一個具有異步清零和設(shè)置輸出功能的二十四進制計數(shù)器，然后將它們通過一定的組合構(gòu)成時鐘計時模塊。各個輸入/輸出端口的作用為：

（1）clk為計時時鐘信號，reset為異步清零信號；

（2）sethour為小時設(shè)置信號，setmin為分鐘設(shè)置信號；（3）daout[5?0]為小時的BCD碼輸出, daout[6...0]為秒和分鐘的BCD碼輸出，enmin和enhour為使能輸出信號。

（4）在時鐘整點的時候產(chǎn)生揚聲器驅(qū)動信號和花樣顯示信號。由時鐘計時模塊中分鐘的進行信號進行控制。當contr_en為高電平時，將輸入信號clk送到輸出端speak用于驅(qū)動揚聲器，同時在clk的控制下，輸出端lamp[2..0]進行循環(huán)移位，從而控制LED燈進行花樣顯示。輸出控制模塊有揚聲器控制器和花樣顯示控制器兩個子模塊組成 2.4 頂層電路圖

頂層文件是由四個模塊組成，分別是時、分、秒計數(shù)器和報警的VHDL語言封裝而成。經(jīng)過鎖定引腳再重新編譯獲得如下頂層原理電路圖：

三、方案實現(xiàn)

3.1 各模塊仿真及描述

（1）秒計數(shù)器模塊仿真圖：將標準秒信號送入”秒計數(shù)器”，秒計數(shù)器采用60進制計數(shù)器，每累計60秒發(fā)出一個分脈沖信號，該信號將作為分計數(shù)器的時鐘脈沖，daout代表秒輸出。

（2）分計數(shù)器電路仿真圖：也采用60進制計數(shù)器，每累計60分鐘，發(fā)出一個時脈沖信號，該信號將被送到時計數(shù)器，daout端口代表分鐘輸出

（3）小時計數(shù)器電路仿真圖：時計數(shù)器采用12進制計時器，可實現(xiàn)對24小時累 計。每累計12小時，發(fā)出一個脈沖信號。

引腳配置完成后再進行一次全程編譯，無誤則可以下載到試驗箱上進行硬件測試。硬件驗證的方法如下：選擇實驗模式7；時鐘脈沖clk與clock0（1024Hz）信號相連；鍵8和鍵5均為低電平，時鐘正常計時，數(shù)碼管1和2顯示秒，數(shù)碼管4和5顯示分鐘，數(shù)碼管7和8顯示小時；鍵8為高電平時，時鐘清零；鍵5為高電平時，按下鍵7和鍵4進行調(diào)時調(diào)分操作；當時鐘為整點的時候，三個發(fā)光二極管進行循環(huán)移位操作，同時揚聲器發(fā)聲。

五、心得體會

經(jīng)過源程序的編輯、邏輯綜合、邏輯適配、編程下載成功后，在EDA實驗開發(fā)系統(tǒng)進行硬件驗證時卻發(fā)現(xiàn)實驗結(jié)果不正確，揚聲器無法發(fā)聲。經(jīng)檢查，自己設(shè)計的管腳文件有錯。將管腳鎖定文件修改后，重新進行邏輯適配、編程下載成功后，實驗結(jié)果仍然不正確，百思不得其解。無奈之下，決定重頭開始排查每一步的細節(jié)，確定各個模塊的功能完全實現(xiàn)并且頂層模塊功能正確。修改之后，重新進行邏輯適配、編程下載驗證，實驗結(jié)果完全正確。

這次EDA課程設(shè)計歷時兩個星期，在整整兩個星期的日子里，不僅鞏固了以前所學過的知識，而且學到了很多書本上學不到的知識，同時鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，對未來有了更多的信心。這次課程設(shè)計，進一步加深了我對EDA的了解，使我對QuartusII的基本操作有所了解，使我對應用軟件的方法設(shè)計硬件系統(tǒng)有了更加濃厚的興趣。通過這次課程設(shè)計，我懂得了理論與實際相結(jié)合的重要性，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合，從實踐中得出結(jié)論，才能真正提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程中，我遇到許多問題，畢竟是第一次應用VHDL進行硬件電路系統(tǒng)的設(shè)計，許多EDA的知識還沒有充分的掌握，遇到困難也是在所難免的，同時發(fā)現(xiàn)了自己的不足之處：學習知識表面化，沒有深入了解它們的原理。總的來說，這次設(shè)計的數(shù)字時鐘電路還是比較成功的，盡管在設(shè)計中遇到了很多問題，最后在老師的辛勤指導、同學的幫助和自己不斷思考下，終于迎刃而解，有點小小的成就感，覺得平時所學的知識有了實用的價值，達到了理論與實際相結(jié)合的目的。最后，對給過我?guī)椭乃型瑢W和指導老師再次表示忠心的感謝！

參考文獻

[1] 崔健明.《電子電工EDA仿真技術(shù)》 高等教育出版社 2000年 [2] 盧杰,賴毅.《VHDL與數(shù)字電路設(shè)計》 科學出版社 2001年 [3] 潘松，黃繼業(yè).《EDA技術(shù)實用教程》 科學出版社 2002年 [4] 朱運利.《EDA技術(shù)應用》 電子工業(yè)出版社 2004年 [5] 張明.《VHDL實用教程》 電子科技大學出版社 1999年

[6] 彭介華.《電子技術(shù)課程設(shè)計與指導》 高等教育出版 1997年

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY minute;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC;--enmin_1為59分時的進位信號 BEGIN--enmin_2由clk調(diào)制后的手動調(diào)時脈沖信號串 daout<=count;enhour_2<=(sethour and clk1);--sethour為手動調(diào)時控制信號，高電平有效 enhour<=(enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGIN IF(reset='0')THEN--若reset為0，則異步清零 count<=“0000000”;ELSIF(clk'event and clk='1')THEN--否則，若clk上升沿到 IF(count(3 DOWNTO 0)=“1001”)THEN--若個位計時恰好到“1001”即9 IF(count <16#60#)THEN--又若count小于16#60#，即60 IF(count=“1011001”)THEN--又若已到59D enhour_1<='1';--則置進位為1 count<=“0000000”;--count復0 ELSE count<=count+7;--若count未到59D，則加7，即作“加6校正” END IF;--使前面的16#60#的個位轉(zhuǎn)變?yōu)?421BCD的容量 ELSE count<=“0000000”;--count復0（有此句，則對無效狀態(tài)電路可自啟動）END IF;--END IF（count<16#60#）ELSIF(count <16#60#)THEN count<=count+1;--若count<16#60#則count加1 enhour_1<='0' after 100 ns;--沒有發(fā)生進位 ELSE count<=“0000000”;--否則，若count不小于16#60# count復0 END IF;--END IF（count（3 DOWNTO 0）=“1001”）END IF;--END IF（reset='0'）END process;END fun;

3、時計數(shù)器模塊的VHDL語言：

LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

IF(clk'event and clk='1')THEN IF(dain=“0000000”)THEN speak<=count1(1);IF(count1>=“10”)THEN count1<=“00”;--count1為三進制加法計數(shù)器 ELSE count1<=count1+1;END IF;END IF;END IF;END PROCESS speaker;lamper:PROCESS(clk)BEGIN IF(rising_edge(clk))THEN IF(count<=“10”)THEN IF(count=“00”)THEN lamp<=“001”;--ELSIF(count=“01”)THEN lamp<=“010”;ELSIF(count=“10”)THEN lamp<=“100”;END IF;count<=count+1;ELSE count<=“00”;END IF;END IF;END PROCESS lamper;END fun;

循環(huán)點亮三只燈

第四篇：《EDA課程設(shè)計》

《EDA課程設(shè)計》

課程設(shè)計題目：

基于單片機的溫濕度采集系統(tǒng)

姓

名：

xxx

學

班

時

地

號：

xxxx

級：

xxxx

間：

2014.4.21~ 2013.5.5

點：

xxxxx

指 導

老

師：

xxxxx

目錄

一、電路原理圖..................................................................................2

二、電路PCB圖（或?qū)嵨飯D）.........................................................2

三、電路效果圖..................................................................................3

四、設(shè)計總結(jié)......................................................................................3 附錄（單片機源代碼）......................................................................4

一、電路原理圖

二、電路PCB圖（或?qū)嵨飯D）

三、電路效果圖

四、設(shè)計總結(jié)

EDA的實驗還是挺有趣的，比較講究動手能力，當然也不能忽略團體合作。總的來說本次實驗還是成功了，雖然每個環(huán)節(jié)都遇到了困難。在生成原理圖的過程中，就曾把導線畫成了Placeline而不是Placewire，還有芯片的引腳應該用NET符號而不是用文本符號，所以這些錯誤都導致我花在原理圖上的時間多了點。而在生成PCB電路圖的過程中遇到的困難則是自動布線之后，還有電源的幾個腳需要手動布線，所以各個元件之間的位置要布置好，以免發(fā)生短路。腐蝕的時候，由于腐蝕的時間太長了，有些碳都化開了，導致里面的銅被腐蝕掉了，所以又為我的工作增加了困難。在焊接的時候，要注意元件的正負極，還要檢測錫是否都與那些銅連接上了。最終把LED和 DHT11的程序燒進去就行了。

本次實驗我還是能多多少少學到點什么的，總的來說還是希望能有多一點這樣的實習。

附錄（單片機源代碼）

//51單片機控制溫濕度傳感器DHT11

LCD1602上顯示當前機最小系統(tǒng)。//LCD 讀進去 寫出來 #include #include typedef unsigned char BYTE;typedef unsigned int WORD;#define uint unsigned int

//定義無符號整型 #define uchar unsigned char typedef bit BOOL;

//此聲明一個布爾型變量即真或假// uchar data_byte,num,i;uchar RH,RL,TH,TL,flag;uchar shuzi[4];unsigned char code num1[11]={0xc0,0xf9,0xa4,0xb0,0x99，0x92,0x82,0xf8,0x80,0x90,0x7f};

sbit dht=P2^4;

//dht11data端接單片機的P2^4口//

//***************

延

時

函

數(shù)************************************* void delay(uchar ms)//延時模塊//延時1毫秒

{

}

void delay1()

//一個for循環(huán)大概需要8個多機器周期

//一個機器周期為1us晶振為12MHz也就是說本函數(shù)延時8us{

} uchar i;

while(ms--)

for(i=0;i<110;i++);

uchar i;

for(i=0;i<1;i++);void display(void){ // if(flag==0)// {

P2=0x07;

P0=num1[shuzi[2]];delay(1);// }

// if(flag==1)// {

P2=0x0b;

P0=num1[shuzi[3]];delay(1);// } // if(flag==2)// {

P2=0x0d;

P0=num1[shuzi[0]];delay(1);// } // if(flag==3)// {

P2=0x0e;P0=num1[shuzi[1]];delay(1);// } }

//**************************dht11

測

試

某

塊*************************************// void start()//開始信號

{

dht=1;

delay1();

//主機發(fā)出8us高電平，開始信號開始發(fā)出 dht=0;

delay(25);

// 主機把總線拉低必須大于18ms

DHT11能檢測到起始信號

dht=1;

//delay1();

//以下三個延時函數(shù)差不多為24usdelay1();delay1();

20-40us

}

uchar receive_byte()

//接收一個字節(jié) 8位// {

uchar i,temp;

for(i=0;i<8;i++)//接收8bit的數(shù)據(jù)

{

while(!dht);

//等待40-50us的低電平開始信號結(jié)束

delay1();

//開始信號結(jié)束之后延時26us-28us

delay1();delay1();

temp=0;

//時間為26us-28usif(dht==1)

temp=1;

//如果26us-28us

'0'

數(shù)據(jù)為'1'

while(dht);

//

'0'為26us-28us

'1'為70us

} data_byte<<=1;

//data_byte|=temp;

//接收每一位的數(shù)據(jù)，相或保存數(shù)據(jù)

return data_byte;}

void receive()//接收數(shù)據(jù)// {

uchar T_H,T_L,R_H,R_L,check,num_check,i;start();

//開始信號//調(diào)用開始信號子函數(shù)

dht=1;

//主機設(shè)為輸入判斷從機DHT11響應信號

if(!dht)

//判斷從機是否有低電平響應信號// {

while(!dht);//判斷從機發(fā)出 40us 的低電平響應信號是否結(jié)束//

while(dht);

//判斷從機發(fā)出 40us 的高電平是否結(jié)束 如結(jié)束則從機進入發(fā)送數(shù)據(jù)狀態(tài)，主機進入數(shù)據(jù)接收狀態(tài)

數(shù)

//兩個while語句加起來就是DHT11的響應信號

R_H=receive_byte();//濕度高位

調(diào)用接受一個字節(jié)的子函

R_L=receive_byte();//濕度低位

T_H=receive_byte();//溫度高位

T_L=receive_byte();//溫度低位

check=receive_byte();//校驗位

//結(jié)束信號

dht=0;

//當最后一bit數(shù)據(jù)接完畢后主機拉低電平50us// for(i=0;i<7;i++)//差不多8us的延時

delay1();

dht=1;

//總線由上拉電阻拉高進入空閑狀態(tài)

num_check=R_H+R_L+T_H+T_L;

if(num_check==check)//判斷讀到的四個數(shù)據(jù)之和是否與校驗位相同

{

RH=R_H;

RL=R_L;

TH=T_H;

TL=T_L;

check=num_check;}

shuzi[0]=RH/10;shuzi[1]=RH%10;shuzi[2]=TH/10;shuzi[3]=TH%10;

} }

void main()//主函數(shù)模塊// { while(1)

//進入死循環(huán)

{

receive();

//接收數(shù)據(jù)

display();

} }

第五篇：EDA課程設(shè)計

考試序號：28

自動打鈴系統(tǒng)設(shè)計說明書

學 生 姓 名：周文江

學

號：14112502521

專 業(yè) 班 級：1102

報告提交日期：2013.11.26

湖 南 理 工 學 院 物 電 學 院

目錄

一、題目及要求簡介……………3 1.設(shè)計題目…………………3 2.總體要求簡介……………3

二、設(shè)計方案說明……………3

三、系統(tǒng)采用器件以及模塊說明………3 1.系統(tǒng)框圖…………4 2.選擇的FPGA芯片及配置………4 3.系統(tǒng)端口和模塊說明…………5

四、各部分仿真結(jié)果………5

五、調(diào)試及總結(jié)………6

六、參考文獻……7

七、附錄………7

一、題目及要求簡介

1、設(shè)計題目

設(shè)計一個多功能自動打鈴系統(tǒng)

2、總體要求簡介

① 基本計時和顯示功能（24小時制顯示），包括：

1.24小時制顯示 2.動態(tài)掃描顯示； 3.顯示格式：88-88-88 ② 能設(shè)置當前時間(含時、分)③ 能實現(xiàn)基本打鈴功能，規(guī)定：

06:00起床鈴，打鈴5s

二、設(shè)計方案說明

本次設(shè)計主要采用Verilog HDL硬件描述性語言、分模塊法設(shè)計的自動打鈴系統(tǒng)。由于這次用的開發(fā)板提供的是50M晶振。首先要對時鐘進行分頻，當計時到2FA_F07F時完成1s分頻，通過計時到60s產(chǎn)生分鐘進位信號，再通過60分鐘產(chǎn)生時鐘進位信號。最后通過6個寄存器對時分秒進行鎖存最終輸出到8個數(shù)碼管上完成顯示。當顯示時鐘和默認鬧鐘時鐘相等時，驅(qū)動打鈴模塊。通過key_mode,key_turn,key_change查看鬧鐘，時鐘顯示，調(diào)整時鐘。

三、系統(tǒng)采用器件以及模塊說明

1.系統(tǒng)框圖如下：

：下如圖框統(tǒng)系

2.選擇的FPGA芯片及配置：本次系統(tǒng)設(shè)計采用的FPGA芯片是Alter公司生產(chǎn)的Cyclone II EP2C8Q208C8。該芯片是208個管腳，138個IO，并且具有兩個內(nèi)部PLL，而且內(nèi)嵌乘法器，8K的邏輯門，資源相當豐富。完成這次自動打鈴系統(tǒng)的設(shè)計總共消耗250個LE單元，22個IO口，131個寄存器。經(jīng)過綜合后，本系統(tǒng)最高能實現(xiàn)145M的運行速度。通過Quartus II 軟件觀察到內(nèi)部的RTL圖如下

3.系統(tǒng)端口和模塊說明

(1)分頻部分

分頻器的作用是對50Mhz的系統(tǒng)時鐘信號進行分頻，得到頻率為1hz的信號，即為1S的計時信號。

(2)按鍵部分

按鍵key_mode--0為顯示計時，1為鬧鐘顯示，2為調(diào)整時間。按鍵key_turn—0為調(diào)整小時，1為調(diào)整分鐘。按鍵key_change—每按一次加1(3)計時部分

通過sec_L,sec_H,min_L,min_H,hour_L,hour_H 6個寄存器對時分秒進行鎖存然后送入數(shù)碼管顯示

(4）鬧鐘模塊

當設(shè)定的鬧鐘時間和數(shù)碼管上顯示的時間相等時驅(qū)動鬧鐘，完成打鈴，持續(xù)時間5s。

（5）數(shù)碼管顯示模塊

顯示模塊是由8個位選8個段選構(gòu)成的顯示模塊，利用人眼的余暉效果完成動態(tài)掃描，顯示時間。

四、各部分仿真結(jié)果

測試文件如下：

module clock_tb;reg sysclk，rst_b;reg key_mode,key_turn,key_change;wire buzzer;

wire [7:0] led_sel,led_data;clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data));initial begin sysclk = 1'b1;rst_b = 1'b0;//復位信號

#30 rst_b = 1'b1;end always #10 sysclk = ~sysclk;//輸入的系統(tǒng)時鐘，20ns的周期 endmodule

五、調(diào)試及總結(jié)

本次課程設(shè)計總共花費了四天左右的時間，設(shè)計了自動打鈴系統(tǒng)。通過這次的設(shè)計更加熟悉了對EDA技術(shù)的了解和認識，在中也發(fā)現(xiàn)許多不足的地方。使用了自頂而下的設(shè)計方法，使得設(shè)計更加的簡單和明了。在調(diào)試過程中，有些代碼的設(shè)計不規(guī)范性，導致時序相當緩慢，甚至編譯綜合都會報錯。在不斷的修改下，發(fā)現(xiàn)時序電路和組合邏輯最好分開寫，這樣便于查錯，和修改代碼。畢竟Verilog HDL語言不同于C語言，不能以軟件的思想來設(shè)計，而是要利用電路的思想來編程，這樣可以更好的節(jié)省資源，使得時序也比較的簡單明了。在以后的學習及程序設(shè)計當中，我們一定要倍加小心，在程序出現(xiàn)不正常運行的情況下要耐心調(diào)試，盡量做到精益求精。

最后通過這次EDA方面的課程設(shè)計，提高了我們對EDA領(lǐng)域及通信電路設(shè)計領(lǐng)域的認識，有利于培養(yǎng)我們在通信電路EDA方面的設(shè)計能力。有利于鍛煉我們獨立分析問題和解決問題的能力。

六、文獻參考

[1].王金明、左自強 編，《EDA技術(shù)與Verilog設(shè)計》科學出版社

2008.8 [2].杜慧敏、李宥謀、趙全良 編，《基于Verilog的FPGA設(shè)計基礎(chǔ)》 西安電子科技大學出版社 2006.2 [3].韓彬 編，《從零開始走進FPGA世界》杭州無線電愛好者協(xié)會出版社 2011.8.20

七、附錄（實物圖及源碼）

module clock(//Input

sysclk,rst_b,key_mode,key_change,key_turn，//Output

buzzer,led_sel,led_data);

input sysclk,rst_b;//sysclk--global system clock,rst_b--global reset signal input key_mode;//mode choose.0--Timing function.1--Alarm clock function.2--adjust function input key_turn;//choose adjust minute or hour input key_change;//count add 1 output buzzer;//device buzzer output [7:0] led_sel;//led tube bit choose

output [7:0] led_data;//led_tube 8 bit data choose

parameter init_hour = 8'h12;parameter init_min = 8'h59;parameter init_sec = 8'h50;//initial time :12:59:50 parameter init_alarm_hour = 8'h06;parameter init_alarm_min = 8'h30;//initial alarm time : 06:30:0 parameter Count_1s = 28'h2FA_F07F;//count time 1s;

reg [7:0] sec;reg [7:0] min;reg [7:0] hour;reg [3:0] min_L;//minute low 4 bit reg [3:0] min_H;//minute high 4 bit reg [3:0] hour_L;//hour low 4 bit reg [3:0] hour_H;//hour high 4 bit reg [23:0] key_time;//press key away shake reg key_mode_n;//press key_mode next state reg key_change_n;//press key_change next state reg key_turn_n;//press key_turn next state wire key_mode_press;//sure Button press key_mode wire key_turn_press;//sure button press key_turn wire key_change_press;//sure button press key_change

always @(posedge sysclk)key_mode_n <= key_mode;assign key_mode_press =(!key_mode)&&(key_mode_n);always @(posedge sysclk)key_turn_n <= key_turn;assign key_turn_press =(!key_turn)&&(key_turn_n);always @(posedge sysclk)key_change_n <= key_change;assign key_change_press =(!key_change)&&(key_change_n);

always @(posedge sysclk or negedge rst_b)begin if(!rst_b)key_time <= 24'h0;else if(key_time!= 24'h0)

key_time <= key_time + 24'h1;else if((key_time == 24'h0)&&(key_mode_press || key_change_press || key_turn_press))key_time <= key_time + 24'h1;

end

reg [1:0] mode_num;//key mode..0--Timing function.1--Alarm clock function.2--adjust function always @(posedge sysclk or negedge rst_b)begin if(!rst_b)mode_num <= 2'b00;else if(mode_num == 2'h3)mode_num <= 2'h0;else if(key_mode_press &&(key_time == 24'h0))

mode_num <= mode_num + 2'h1;end

always @(*)begin if(mode_num == 2'h1)begin

min = init_alarm_min;hour = init_alarm_hour;end else begin

min = {min_H,min_L};hour = {hour_H,hour_L};end end

reg fm;//choose turn hour or minute always @(posedge sysclk or negedge rst_b)begin if(!rst_b)fm <= 1'b0;else if(key_turn_press &&(mode_num == 2'h2)&&(key_time == 24'h0))

fm <= ~fm;end

reg [27:0] time_cnt;///count time reg [27:0] time_cnt_n;//count time next state always @(posedge sysclk or negedge rst_b)begin if(!rst_b)time_cnt <= 28'h0;else time_cnt <= time_cnt_n;end

always @(*)begin if(time_cnt == Count_1s)time_cnt_n <= 28'h0;else if(mode_num!= 2'h0)time_cnt_n <= time_cnt;else time_cnt_n <= time_cnt + 28'h1;end

reg [3:0] sec_L;//second low 4 bit reg [3:0] sec_H;//second high 4 bit wire sec_cb;//second carry bit signal assign sec_cb =(sec_L == 4'h9)&&(sec_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin

sec_L <= init_sec[3:0];sec_H <= init_sec[7:4];end else if((sec_L == 4'h9)&&(sec_H!= 4'h5)&&(time_cnt == Count_1s))begin

sec_L <= 4'h0;sec_H <= sec_H + 4'h1;end else if(sec_cb &&(time_cnt == Count_1s))begin

sec_L <= 4'h0;sec_H <= 4'h0;end else if(time_cnt == Count_1s)

sec_L <= sec_L + 4'h1;end

wire min_cb;//minute carry bit signal assign min_cb =(min_L == 4'h9)&&(min_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin

min_L <= init_min[3:0];min_H <= init_min[7:4];end else if((sec_cb)&&(min_L!=4'h9)&&(time_cnt == Count_1s))

min_L <= min_L + 4'h1;else if((sec_cb)&&(min_L == 4'h9)&&(min_H!= 4'h5)&&(time_cnt == Count_1s))begin

min_L <= 4'h0;min_H <= min_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(time_cnt == Count_1s))begin

min_L <= 4'h0;min_H <= 4'h0;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L!= 4'h9))

min_L = min_L + 4'h1;else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==

24'h0)&&(min_L == 4'h9)&&(min_H!=4'h5))begin

min_L = 4'h0;min_H = min_H + 4'h1;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L == 4'h9)&&(min_H ==4'h5))begin

min_L = 4'h0;min_H = 4'h0;end end

always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin

hour_L <= init_hour[3:0];hour_H <= init_hour[7:4];end else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))

hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))

hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L == 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))begin

hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(hour_L == 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))begin

hour_L <= 4'h0;hour_H <= 4'h0;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h9)&&(hour_H!=4'h2))

hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h3)&&(hour_H ==4'h2))

hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L == 4'h9)&&(hour_H!=4'h2))begin

hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==

24'h0)&&(hour_L == 4'h3)&&(hour_H ==4'h2))begin

hour_L <= 4'h0;hour_H <= 4'h0;end end

wire buzzer_en;assign buzzer_en =(init_alarm_min == {min_H,min_L})&&(init_alarm_hour == {hour_H,hour_L});

led_tube I_led_tube(.sysclk(sysclk),.rst_b(rst_b),.scan_time(24'h1F090),.data0({1'h1,sec_L}),.data1({1'h1,sec_H}),.data2({1'h1,4'hA}),.data3({1'h1,min[3:0]}),.data4({1'h1,min[7:4]}),.data5({1'h1,4'hA}),.data6({1'h1,hour[3:0]}),.data7({1'h1,hour[7:4]}),.led_data(led_data),.led_sel(led_sel));buzzer I_buzzer(.sysclk(sysclk),.rst_b(rst_b),.buzzer_en(buzzer_en),.buzzer(buzzer));endmodule