第一篇：數(shù)字電路與邏輯設(shè)計(jì)(4月教案)

中規(guī)模通用集成電路及其應(yīng)用

教學(xué)內(nèi)容：本節(jié)內(nèi)容是針對上節(jié)組合邏輯電路分析的推廣，主要介紹采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)的方法以及應(yīng)用。包括使用最廣泛的中規(guī)模組合邏輯集成電路有二進(jìn)制并行加法器、譯碼器、編碼器、多路選擇器和多路分配器等。

教學(xué)重點(diǎn)：加法器和譯碼器的功能，設(shè)計(jì)應(yīng)用的方法和技巧。教學(xué)難點(diǎn)：并行和串行集成電路的設(shè)計(jì)思想。

教學(xué)方法：課堂教學(xué)為主，輔以恰當(dāng)?shù)膶?shí)驗(yàn)。緊密結(jié)合前面所學(xué)的基礎(chǔ)內(nèi)容，用豐富詳盡的例題，讓學(xué)生充分理解集成芯片設(shè)計(jì)方法，并通過課堂練習(xí)掌握學(xué)生學(xué)習(xí)情況。課后配套實(shí)驗(yàn)，讓學(xué)生透徹理解課堂所學(xué)。

教學(xué)要求：了解集成電路的分類，重點(diǎn)掌握加法器和譯碼器的設(shè)計(jì)，以及其應(yīng)用方法。

7.1常用中規(guī)模組合邏輯電路

教學(xué)內(nèi)容：（1）熟悉常用中規(guī)模通用集成電路的邏輯符號、基本邏輯功能、外部特性和使用方法。（2）常用中規(guī)模通用集成電路作為基本部件，恰當(dāng)?shù)?、靈活地、充分地利用它們完成各種邏輯電路的設(shè)計(jì)，有

效地實(shí)現(xiàn)各種邏輯功能。

教學(xué)重點(diǎn)：二進(jìn)制并行加法器和譯碼器。

教學(xué)難點(diǎn)：二進(jìn)制并行加法器和譯碼器功能、結(jié)構(gòu)、外部特性及應(yīng)用。

教學(xué)方法：課堂教學(xué)為主，通過提問和練習(xí)掌握中規(guī)模通用集成電路功能和應(yīng)用。

采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、功耗低、可靠性高等優(yōu)點(diǎn)，且易于設(shè)計(jì)、調(diào)試和維護(hù)。

使用最廣泛的中規(guī)模組合邏輯集成電路有：

★ 二進(jìn)制并行加法器

★ 譯碼器 ★ 編碼器

★ 多路選擇器 ★ 多路分配器等

7.1.1二進(jìn)制并行加法器

一．定義

二進(jìn)制并行加法器:是一種能并行產(chǎn)生兩個二進(jìn)制數(shù)算術(shù)和的組合邏輯部件.二．分類及典型產(chǎn)品 按其進(jìn)位方式的不同，可分為串行進(jìn)位二進(jìn)制并行加法器和超前進(jìn)位二進(jìn)制并行加法器兩種類型。

1.串行進(jìn)位二進(jìn)制并行加法器：由全加器級聯(lián)構(gòu)成，高位的進(jìn)位依賴于低位的進(jìn)位。典型芯片有四位二進(jìn)制并行加法器T692。四位二進(jìn)制并行加法器T692的結(jié)構(gòu)框圖如圖7.1所示。

圖7.1 T692的結(jié)構(gòu)框圖

串行進(jìn)位二進(jìn)制并行加法器的特點(diǎn)是：被加數(shù)和加數(shù)的各位能同時并行到達(dá)各位的輸入端，而各位全加器的進(jìn)位輸入則是按照由低位向高位逐級串行傳遞的，各進(jìn)位形成一個進(jìn)位鏈。由于每一位相加的和都與本位進(jìn)位輸入有關(guān)，所以，最高位必須等到各低位全部相加完成并送來進(jìn)位信號之后才能產(chǎn)生運(yùn)算結(jié)果。顯然，這種加法器運(yùn)算速度較慢，而且位數(shù)越多，速度就越低。

為了提高加法器的運(yùn)算速度，必須設(shè)法減小或去除由于進(jìn)位信號逐級傳送所花的時間，使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需依賴低位進(jìn)位。根據(jù)這一思想設(shè)計(jì)的加法器稱為超前進(jìn)位(又稱先行進(jìn)位)二進(jìn)制并行加法器。

2．超前進(jìn)位二進(jìn)制并行加法器：由邏輯電路根據(jù)輸入信號同時形成各位向高位的進(jìn)位，又稱為先行進(jìn)位二進(jìn)制并行加法器或者并行進(jìn)位二進(jìn)制并行加法器。典型芯片有四位二進(jìn)制并行加法器74LS283。

四位二進(jìn)制并行加法器74LS283構(gòu)成思想如下：

第i位全加器的進(jìn)位輸出函數(shù)表達(dá)式為

Ci = AiBi+(Ai+Bi)Ci-1

令 Ai+Bi→Pi（進(jìn)位傳遞函數(shù)）

AiBi→Gi（進(jìn)位產(chǎn)生函數(shù)）

則有 Ci=PiCi-1+Gi 于是，當(dāng)i=1、2、3、4時，可得到4位并行加法器各位的進(jìn)位輸出函數(shù)表達(dá)式為

C1=P1C0+G1

C2=P2C1+G2=P2P1C0+P2G1+GC3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3

C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4

由于C1～C4是Pi、Gi和C0的函數(shù)，而Pi、Gi又是 Ai、Bi的函數(shù)，所以，在輸入Ai、Bi和C0之后，可以同時產(chǎn)生C1～C4。通常將根據(jù)Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進(jìn)位發(fā)生器。采用先行進(jìn)位發(fā)生器的并行加法器稱為超前進(jìn)位二進(jìn)制并行加法器。

三．四位二進(jìn)制并加法器的外部特性和邏輯符號 1.外部特性

74LS283、4008芯片的管腳排列圖如圖7.2(a)所示。圖中，VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8S1 B1 A1 S0 B0 A0 C0-1 GNDTTL加法器74LS283引腳圖VDDB3C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8A3 B2 A2 B1 A1 B0 A0 VSSCMOS加法器4008引腳圖圖7.2 74LS283，4008的管腳排列圖和邏輯符號 A4、A3、A2、A1----------二進(jìn)制被加數(shù)； B4、B3、B2、B1----------二進(jìn)制加數(shù)； F4、F3、F2、F1----------相加產(chǎn)生的和數(shù)；

C0----來自低位的進(jìn)位輸入；FC4----向高位的進(jìn)位輸出。2．邏輯符號

四位二進(jìn)制并行加法器邏輯符號如圖7.2所示。

四．應(yīng)用舉例

二進(jìn)制并行加法器除實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外，還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算、二進(jìn)制乘法運(yùn)算、十進(jìn)制加法運(yùn)算等功能。下面舉例說明。

例1 用4位二進(jìn)制并行加法器設(shè)計(jì)一個將8421碼轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)換電路。例2 用4位二進(jìn)制并行加法器設(shè)計(jì)一個4位二進(jìn)制并行加法/減法器。

例3 用一個4位二進(jìn)制并行加法器和六個與門設(shè)計(jì)一個乘法器，實(shí)現(xiàn)A×B,其中A=a3a2a1,B= b2b1.例4 用4位二進(jìn)制并行加法器設(shè)計(jì)一個用余3碼表示的1位十進(jìn)制數(shù)加法器。

7.1.2譯碼器和編碼器

譯碼器(Decoder)和編碼器(Encoder)是數(shù)字系統(tǒng)中廣泛使用的多輸入多輸出組合邏輯部件。

一.譯碼器

譯碼器的功能是對具有特定含義的輸入代碼進(jìn)行“翻譯”，將其轉(zhuǎn)換成相應(yīng)的輸出信號。

譯碼器的種類很多，常見的有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和數(shù)字顯示譯碼器。

1．二進(jìn)制譯碼器

(1)定義

二進(jìn)制譯碼器:能將n個輸入變量變換成2個輸出函數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項(xiàng)具有對應(yīng)關(guān)系

n的一種多輸出組合邏輯電路。

(2)特點(diǎn)

● 二進(jìn)制譯碼器一般具有n個輸入端、2個輸出端和一個(或多個)使能輸入端。

● 在使能輸入端為有效電平時，對應(yīng)每一組輸入代碼，僅一個輸出端為有效電平，其余輸出端為無效電平(與有效電平相反)。

● 有效電平可以是高電平(稱為高電平譯碼)，也可以是低電平(稱為低電平譯碼)。

(3)典型芯片

常見的MSI二進(jìn)制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸入16輸出)譯碼器等。書P231所示分別是74LS138型3-8線譯碼器的管腳排列圖和邏輯符號。

n2.二-十進(jìn)制譯碼器

二-十進(jìn)制譯碼器的功能:將4位BCD碼的10組代碼翻譯成10個十進(jìn)制數(shù)字符號對應(yīng)的輸出信號。

例如，常用芯片T331是一個將8421碼轉(zhuǎn)換成十進(jìn)制數(shù)字的譯碼器，其輸入A3～A0為8421碼，輸出Y0～Y9分別代表十進(jìn)制數(shù)字0～9。該譯碼器的輸出為低電平有效。其次，對于8421碼中不允許出現(xiàn)的6個非法碼(1010～1111)，譯碼器輸出端Y0～Y9均無低電平信號產(chǎn)生，即譯碼器對這6個非法碼拒絕翻譯。這種譯碼器的優(yōu)點(diǎn)是當(dāng)輸入端出現(xiàn)非法碼時，電路不會產(chǎn)生錯誤譯碼。（該譯碼器的邏輯電路圖和真值表見教材中有關(guān)部分）

3.數(shù)字顯示譯碼器

數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼器。在數(shù)字系統(tǒng)中，通常需要將數(shù)字量直觀地顯示出來，一方面供人們直接讀取處理結(jié)果，另一方面用以監(jiān)視數(shù)字系統(tǒng)工作情況。因此，數(shù)字顯示電路是許多數(shù)字設(shè)備不可缺少的部分。

數(shù)字顯示譯碼器是驅(qū)動顯示器件(如熒光數(shù)碼管、液晶數(shù)碼管等)的核心部件，它可以將輸入代碼轉(zhuǎn)換成相應(yīng)數(shù)字，并在數(shù)碼管上顯示出來。

常用的數(shù)碼管由七段或八段構(gòu)成字形，與其相對應(yīng)的有七段數(shù)字顯示譯碼器和八段數(shù)字顯示譯碼器。例如，中規(guī)模集成電路74LS47，是一種常用的七段顯示譯碼器，該電路的輸出為低電平有效，即輸出為0時，對應(yīng)字段點(diǎn)亮；輸出為1時對應(yīng)字段熄滅。該譯碼器能夠驅(qū)動七段顯示器顯示0～15共16個數(shù)字的字形。輸入A3、A2、A1和A0接收4位二進(jìn)制碼，輸出Qa、Qb、Qc、Qd、Qe、Qf和Qg分別驅(qū)動七段顯示器的a、b、c、d、e、f和g段。（74LS47邏輯圖和真值表可參見教材中有關(guān)部分。）

七段譯碼顯示原理圖如圖7.8(a)所示，圖7.8(b)給出了七段顯示筆畫與0～15共16個數(shù)字的對應(yīng)關(guān)系。

圖7.8 七段譯碼顯示原理及筆畫與數(shù)字關(guān)系

4．譯碼器應(yīng)用舉例

譯碼器在數(shù)字系統(tǒng)中的應(yīng)用非常廣泛，它的典型用途是實(shí)現(xiàn)存儲器的地址譯碼、控制器中的指令譯碼、代碼翻譯、顯示譯碼等。除此之外，還可用譯碼器實(shí)現(xiàn)各種組合邏輯功能。下面 舉例說明在邏輯設(shè)計(jì)中的應(yīng)用。 例1 用3-8線譯碼器T4138和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能。例2 用譯碼器和與非門實(shí)現(xiàn)邏輯函數(shù)  F(A,B,C,D)=∑m(2,4,6,8,10,12,14) 

二.編碼器

編碼器的功能恰好與譯碼器相反，它是對輸入信號按一定規(guī)律進(jìn)行編排，使每組輸出代碼具有其特定的含義。

編碼器按照被編信號的不同特點(diǎn)和要求，有各種不同的類型，最常見的有二-十進(jìn)制編碼器(又稱十進(jìn)制-BCD碼編碼器)和優(yōu)先編碼器。

1.二-十進(jìn)制編碼器

(1)功能：將十進(jìn)制數(shù)字0～9分別編碼成4位BCD碼。

(2)結(jié)構(gòu)框圖

這種編碼器由10個輸入端代表10個不同數(shù)字，4個輸出端代表相應(yīng)BCD代碼。結(jié)構(gòu)框圖如圖7.11所示。

圖7.11 編碼器結(jié)構(gòu)框圖

注意：二-十進(jìn)制編碼器的輸入信號是互斥的，即任何時候只允許一個輸入端為有效信號。

最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器（詳見教材中有關(guān)內(nèi)容）。

2.優(yōu)先編碼器

(1)功能：識別輸入信號的優(yōu)先級別，選中優(yōu)先級別最高的一個進(jìn)行編碼,實(shí)現(xiàn)優(yōu)先權(quán)管理。

優(yōu)先編碼器是數(shù)字系統(tǒng)中實(shí)現(xiàn)優(yōu)先權(quán)管理的一個重要邏輯部件。它與上述二-十進(jìn)制編碼器的最大區(qū)別是，優(yōu)先編碼器的各個輸入不是互斥的，它允許多個輸入端同時為有效信號。優(yōu)先編碼器的每個輸入具有不同的優(yōu)先級別，當(dāng)多個輸入信號有效時，它能識別輸入信號的優(yōu)先級別，并對其中優(yōu)先級別最高的一個進(jìn)行編碼，產(chǎn)生相應(yīng)的輸出代碼。

(2)典型芯片

書P238所示為常見MSI優(yōu)先編碼器74LS148的管腳排列圖和邏輯符號。書P23874LS148

真值表。

3.應(yīng)用舉例

例 用優(yōu)先編碼器74LS148設(shè)計(jì)一個能裁決16級不同中斷請求的中斷優(yōu)先編碼器。

7.1.3多路選擇器和多路分配器

多路選擇器和多路分配器是數(shù)字系統(tǒng)中常用的中規(guī)模集成電路。其基本功能是完成對多路數(shù)據(jù)的選擇與分配、在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時傳送。此外，還可完成數(shù)據(jù)的并-串轉(zhuǎn)換、序列信號產(chǎn)生等多種邏輯功能以及實(shí)現(xiàn)各種邏輯函數(shù)功能。因而，屬于通用中規(guī)模集成電路。

一.多路選擇器

多路選擇器(Multiplexer)又稱數(shù)據(jù)選擇器或多路開關(guān)，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路。

1.邏輯特性

(1)邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量控制。通常，對于一個具有2路輸入和一路輸出的多路選擇器有n個選擇控制變量，控制變量的每種取值組合對應(yīng)選中一路輸入送至輸出。

(2)構(gòu)成思想: 多路選擇器的構(gòu)成思想相當(dāng)于一個單刀多擲開關(guān)，即 n

2.典型芯片

常見的MSI多路選擇器有4路選擇器、8路選擇器和16路選擇器。

(1)四路數(shù)據(jù)選擇器74153的管腳排列圖和邏輯符號

書P240(2)四路數(shù)據(jù)選擇器74153的功能表

四路數(shù)據(jù)選擇器的功能表書P240。

(3)四路數(shù)據(jù)選擇器74153的輸出函數(shù)表達(dá)式

由功能表可知,當(dāng)A1A0=00時,W=D0；當(dāng)A1A0 =01時,W=D1；當(dāng)A1A0 =10時,W=D2；當(dāng)A1A0 =11時,W=D3。即在A1A0的控制下,依次選中D0～D3端的信息送至輸出端。其輸出表達(dá)式為

式中，mi為選擇變量A1、A0組成的最小項(xiàng)，Di為i端的輸入數(shù)據(jù)，取值等于0或1。 類似地，可以寫出2路選擇器的輸出表達(dá)式 n

式中，mi為選擇控制變量An-1，An-2，…，A1，A0組成的最小項(xiàng)；Di為2n路輸入中的第i路數(shù)據(jù)輸入，取值0或1。

3．應(yīng)用舉例

多路選擇器除完成對多路數(shù)據(jù)進(jìn)行選擇的基本功能外，在邏輯設(shè)計(jì)中主要用來實(shí)現(xiàn)各種邏輯函數(shù)功能。

(1)用具有n個選擇控制變量的多路選擇器實(shí)現(xiàn)n個變量函數(shù)

一般方法：將函數(shù)的n個變量依次連接到MUX的n個選擇變量端，并將函數(shù)表示成最小項(xiàng)之和的形式。若函數(shù)表達(dá)式中包含最小項(xiàng)mi，則相應(yīng)MUX的Di接1，否則Di接0。

例1 用多路選擇器實(shí)現(xiàn)如下邏輯函數(shù)的功能  F(A,B,C)=∑m(2,3,5,6)

(2)用具有n個選擇控制變量的多路選擇器實(shí)現(xiàn)n+1個變量的函數(shù)

一般方法:從函數(shù)的n+1個變量中任n個作為MUX選擇控制變量,并根據(jù)所選定的選擇控制變量將函數(shù)變換成如下形式：

以確定各數(shù)據(jù)輸入Di。假定剩余變量為X，則Di的取值只可能是0、1或X,X四者之一。例2 假定采用4路數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C)=∑m(2,3,5,6) 上述兩種方法表明：用具有n個選擇控制變量的MUX實(shí)現(xiàn)n個變量的函數(shù)或n+1個變量的函數(shù)時，不需要任何輔助電路，可由MUX直接實(shí)現(xiàn)。

(3)用具有n個選擇控制變量的多路選擇器實(shí)現(xiàn)n+1個以上變量的函數(shù)

當(dāng)函數(shù)的變量數(shù)比MUX的選擇控制變量數(shù)多兩個以上時，一般需要加適當(dāng)?shù)倪壿嬮T輔助實(shí)現(xiàn)。在確定各數(shù)據(jù)輸入時，通常借助卡諾圖。

例3 用4路選擇器實(shí)現(xiàn)如下4變量邏輯函數(shù)的功能  F(A,B,C,D)=∑m(1,2,4,9, 10,11,12,14,15)

例4 用一片T580雙4路選擇器實(shí)現(xiàn)4變量多輸出函數(shù)。函數(shù)表達(dá)式為

F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)

F2(A,B,C,D)=∑m(8,10,12,13,15) 

二.多路分配器

多路分配器(Demultiplexer)又稱數(shù)據(jù)分配器，常用DEMUX表示。多路分配器的結(jié)構(gòu)與多路選擇器正好相反，它是一種單輸入、多輸出組合邏輯部件，由選擇控制變量決定輸入從哪一路輸出。書P245為4路分配器的邏輯符號和功能表。

多路分配器常與多路選擇器聯(lián)用，以實(shí)現(xiàn)多通道數(shù)據(jù)分時傳送。通常在發(fā)送端由MUX將各路數(shù)據(jù)分時送上公共傳輸線(總線)，接收端再由DEMUX將公共線上的數(shù)據(jù)適時分配到相應(yīng)的輸出端。圖7.21所示是利用一根數(shù)據(jù)傳輸線分時傳送8路數(shù)據(jù)的示意圖，在公共選擇控制變量 ABC的控制下，實(shí)現(xiàn)Di-fi的傳送(i=0～7)。

圖7.21 8路數(shù)據(jù)傳輸示意圖

以上對幾種最常用的MSI組合邏輯電路進(jìn)行了介紹，在邏輯設(shè)計(jì)時可以靈活使用這些電路實(shí)現(xiàn)各種邏輯功能。

例5 用8路選擇器和3-8線譯碼器構(gòu)造一個3位二進(jìn)制數(shù)等值比較器。

解 設(shè)比較的兩個3位二進(jìn)制數(shù)分別為ABC和XYZ，將譯碼器和多路選擇器按圖 7.22所示進(jìn)行連接，即可實(shí)現(xiàn)ABC和XYZ的等值比較。

圖7.22 比較器邏輯電路圖

從圖7.22可知，若ABC=XYZ，則多路選擇器的輸出F=0，否則F=1。例如，當(dāng)ABC=010時，譯碼器輸出Y2=0，其余均為1。若多路選擇器選擇控制變量XYZ=ABC=010，則選通D2送至輸出端F，由于D2=Y2=0,故F=0；若XYZ≠010，則多路選擇器會選擇D2之外的其他數(shù)據(jù)輸入送至輸出端F，由于與其余數(shù)據(jù)輸入端相連的譯碼器輸出均為1，故F為1。

用類似方法，采用合適的譯碼器和多路選擇器可構(gòu)成多位二進(jìn)制數(shù)比較器。

3觸發(fā)器

教學(xué)內(nèi)容：本章開始進(jìn)入時序電路分析設(shè)計(jì)，對于時序電路最基本元器件觸發(fā)器要掌握常用的RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、以及鐘控和邊沿RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器的功能、觸發(fā)方式、外部工作特性。

教學(xué)重點(diǎn)：各種觸發(fā)器的觸發(fā)方式和功能。教學(xué)難點(diǎn)：觸發(fā)器構(gòu)成方式。

教學(xué)方法：課堂教學(xué)為主，輔以恰當(dāng)?shù)膶?shí)驗(yàn)。緊密結(jié)合前面所學(xué)的基礎(chǔ)內(nèi)容，用豐富詳盡的例題，讓學(xué)生充分理解集成芯片設(shè)計(jì)方法，并通過課堂練習(xí)掌握學(xué)生學(xué)習(xí)情況。課后配套實(shí)驗(yàn)，讓學(xué)生透徹理解課堂所學(xué)。

教學(xué)要求：重點(diǎn)掌握觸發(fā)器的工作原理，掌握各種觸發(fā)器的觸發(fā)方式和功能以及應(yīng)用場合的不同，了解觸發(fā)器的外部工作特性。

3.4觸

發(fā)

器

觸發(fā)器是一種具有記憶功能的電子器件。它具有如下特點(diǎn)：

 ☆ 有兩個互補(bǔ)的輸出端Q和Q；

☆ 有兩個穩(wěn)定狀態(tài)。通常將Q=1和Q=0稱為“1”狀態(tài)，而把Q=0和Q=1稱為“0” 狀態(tài)。當(dāng)輸入信號不發(fā)生變化時，觸發(fā)器狀態(tài)穩(wěn)定不變；

☆ 在一定輸入信號作用下，觸發(fā)器可以從一個穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個穩(wěn)定狀態(tài)。通常把輸入信號作用之前的狀態(tài)稱為現(xiàn)態(tài),記作Qn 和Qn，而把輸入信號作用后的狀態(tài)稱為觸發(fā)器的次態(tài),記作Q(n+1)和Q(n+1)。

為了簡單起見，現(xiàn)態(tài)一般省略的上標(biāo)n，就用Q 和Q 表示。顯然，次態(tài)是現(xiàn)態(tài)和輸入的函數(shù)。

觸發(fā)器是存儲一位二進(jìn)制信息的理想器件。集成觸發(fā)器的種類很多，分類方法也各不相同，但其結(jié)構(gòu)都是由邏輯門加上適當(dāng)?shù)姆答伨€耦合而成。

下面從實(shí)際應(yīng)用出發(fā)，介紹幾種最常用的集成觸發(fā)器，重點(diǎn)掌握它們的外部工作特性。

3.4.1基本R-S觸發(fā)器

基本R-S觸發(fā)器是直接復(fù)位置位觸發(fā)器的簡稱，由于它是構(gòu)成各種功能觸發(fā)器的基本部件，故稱為基本R-S觸發(fā)器。

一.用與非門構(gòu)成的基本R-S觸發(fā)器

1.組成

由兩個與非門交叉耦合構(gòu)成，其邏輯圖和邏輯符號分別見書P95。

圖中，Q和Q為觸發(fā)器的兩個互補(bǔ)輸出端；R和S為觸發(fā)器的兩個輸入端，R稱為置0端或者復(fù)位端，S稱為置1端或置位端；

在邏輯符號輸入端加的小圓圈表示低電平或負(fù)脈沖有效，即僅當(dāng)?shù)碗娖交蜇?fù)脈沖作用于輸入端時，觸發(fā)器狀態(tài)才能發(fā)生變化(常稱為翻轉(zhuǎn))，有時稱這種情況為低電平或負(fù)脈沖觸發(fā)。

2． 工作原理

（1）若R=1,S=1，則觸發(fā)器保持原來狀態(tài)不變。

（2）若R=1,S=0,則觸發(fā)器置為1狀態(tài)。

（3）若R=0,S=1,則觸發(fā)器置為0狀態(tài)。（4）不允許出現(xiàn)R=0,S=0。

3．邏輯功能及其描述

由與非門構(gòu)成的R-S觸發(fā)器的邏輯功能如表3.5所示。表中“d”表示觸發(fā)器次態(tài)不確定。

表3.5 基本R-S觸發(fā)器功能表

R S 0 0 0 1 1 0 1 1

Q(n+1)d 0 1 Q

功能說明 不定 置0 置1 不變 觸發(fā)器的次態(tài)方程： Q(n+1)= S + R·Q 因?yàn)镽、S不允許同時為0，所以輸入必須滿足約束條件： R+S=1(約束方程)

3.4.2幾種常用的時鐘控制觸發(fā)器

實(shí)際應(yīng)用中，往往要求觸發(fā)器按一定的時間節(jié)拍動作，即讓觸發(fā)器狀態(tài)的變化由時鐘脈沖和輸入信號共同決定。因此，在觸發(fā)器的輸入端增加了時鐘控制信號，這類觸發(fā)器由時鐘脈沖確定狀態(tài)轉(zhuǎn)換的時刻(何時轉(zhuǎn)換)，由輸入信號確定觸發(fā)器狀態(tài)轉(zhuǎn)換的方向(如何轉(zhuǎn)換)。這種具有時鐘脈沖控制的觸發(fā)器稱為“時鐘控制觸發(fā)器”或者“定時觸發(fā)器”。

下面介紹四種最常用的時鐘控制觸發(fā)器。

一.時鐘控制R-S觸發(fā)器

時鐘控制R-S觸發(fā)器的邏輯圖如圖P100所示。

1．組成

它由四個與非門構(gòu)成。其中，與非門G1、G2構(gòu)成基本R-S觸發(fā)器；與非門G3、G4組成控制電路，通常稱為控制門。

2．工作原理

（1）無時鐘脈沖作用（即時鐘控制端C為0）時：控制門G3、G4被封鎖。此時，不管R、S端的輸入為何值，兩個控制門的輸出均為1，觸發(fā)器狀態(tài)保持不變。

（2）有時鐘脈沖作用（即時鐘控制端C為1）時: 控制門G3、G4被打開，這時輸入端R、S的值可以通過控制門作用于上面的基本R-S觸發(fā)器。具體如下：

? ? ? ? 當(dāng)R=0,S=0時，控制門G3、G4的輸出均為1，觸發(fā)器狀態(tài)保持不變；

當(dāng)R=0,S=1時，控制門G3、G4的輸出分別為1和0，觸發(fā)器狀態(tài)置成1狀態(tài)；

當(dāng)R=1,S=0時，控制門G3、G4的輸出分別為0和1，觸發(fā)器狀態(tài)置成0狀態(tài)；

當(dāng)R=1，S=1時，控制門G3、G4的輸出均為0，觸發(fā)器狀態(tài)不確定（不允許）。

由此可見，這種觸發(fā)器的工作過程是由時鐘信號C和輸入信號R、S共同作用的；時鐘C控制轉(zhuǎn)換時間，輸入R和S確定轉(zhuǎn)換后的狀態(tài)。因此，它被稱作時鐘控制R-S觸發(fā)器，其邏輯符號如圖3.32(b)所示。

時鐘控制R-S觸發(fā)器的功能表、次態(tài)方程和約束條件與由或非門構(gòu)成的R-S觸發(fā)器相同。

在時鐘控制觸發(fā)器中，時鐘信號C是一種固定的時間基準(zhǔn)，通常不作為輸入信號列入表中。對觸發(fā)器功能進(jìn)行描述時，均只考慮時鐘作用(C=1)時的情況。

注意！時鐘控制R-S觸發(fā)器雖然解決了對觸發(fā)器工作進(jìn)行定時控制的問題，而且具有結(jié)構(gòu)簡單等優(yōu)點(diǎn)，但依然存在如下兩點(diǎn)不足：

? ? 輸入信號不能同時為1，即R、S不能同時為1；

可能出現(xiàn)“空翻”現(xiàn)象。

所謂“空翻”是指在同一個時鐘脈沖作用期間觸發(fā)器狀態(tài)發(fā)生兩次或兩次以上變化的現(xiàn)象。引起空翻的原因是在時鐘脈沖作用期間，輸入信號依然直接控制著觸發(fā)器狀態(tài)的變化。具體說，當(dāng)時鐘C為1時，如果輸入信號R、S發(fā)生變化，則觸發(fā)器狀態(tài)會跟著變化，從而使得一個時鐘脈沖作用期間引起多次翻轉(zhuǎn)?！翱辗睂⒃斐蔂顟B(tài)的不確定和系統(tǒng)工作的混亂，這是不允許的。因此，時鐘控制R-S觸發(fā)器要求在時鐘脈沖作用期間輸入信號保持不變。

由于時鐘控制R-S觸發(fā)器的上述缺點(diǎn)，使它的應(yīng)用受到很大限制。一般只用它作為數(shù)碼寄存器而不宜用來構(gòu)成具有移位和計(jì)數(shù)功能的邏輯部件。

二.D

為了解決時鐘控制R-S觸發(fā)器在輸入端R、S同時為1時狀態(tài)不確定的問題，通常對時鐘控制R-S觸發(fā)器的觸發(fā)器

控制電路稍加修改，使之變成如圖3.33(a)所示的形式，這樣便形成了只有一個輸入端的D觸發(fā)器。其邏輯符號如圖P102所示。

修改后的控制電路除了實(shí)現(xiàn)對觸發(fā)器工作的定時控制外，另外一個作用是在時鐘脈沖作用期間(C=1時)，將輸入信號D轉(zhuǎn)換成一對互補(bǔ)信號送至基本R-S觸發(fā)器的兩個輸入端，使基本R-S觸發(fā)器的兩個輸入信號只可能是01或者10兩種組合，從而消除了狀態(tài)不確定現(xiàn)象，解決了對輸入的約束問題。

工作原理如下：

? ? 當(dāng)無時鐘脈沖作用時，即C=0時，控制電路被封鎖，無論輸入D為何值，與非門G3、G4輸出均為1，觸發(fā)器狀態(tài)保持不變。

當(dāng)時鐘脈沖作用時，即使C=1時，若D=0，則門G4輸出為1，門G3輸出為0，觸發(fā)器狀態(tài)被置0；若D=1，則門G4輸出為0，門G3輸出為1，觸發(fā)器狀態(tài)被置1。

由此可見，在時鐘作用時，D觸發(fā)器狀態(tài)的變化僅取決于輸入信號D，而與現(xiàn)態(tài)無關(guān)。其次態(tài)方程為

Q(n+1)= D

D觸發(fā)器的邏輯功能可用表3.7所示的功能表描述。

表3.7 D觸發(fā)器功能表

D 0 1

Q(n+1)0 1

上述D觸發(fā)器在時鐘作用期間要求輸入信號D不能發(fā)生變化，即依然存在“空翻”現(xiàn)象。工作波形如下：

為了進(jìn)一步解決“空翻”問題，實(shí)際中廣泛使用的集成D觸發(fā)器通常采用維持阻塞結(jié)構(gòu)，稱為維持阻塞D觸發(fā)器。典型維持阻塞D觸發(fā)器的邏輯圖和邏輯符號分別如圖3.34(a)和(b)所示。圖中的D輸入端稱為數(shù)據(jù)輸入端；RD和SD分別稱為直接置“0”端和直接置“1” 端。它們均為低電平有效，即在不作直接置“0”和置“1”操作時，保持為高電平。

圖3.34 維持阻塞D觸發(fā)器

該觸發(fā)器在時鐘脈沖沒有到來(C=0)時，無論D端狀態(tài)怎樣變化，都保持原有狀態(tài)不變；當(dāng)時鐘脈沖到來(C=1)時，觸發(fā)器在時鐘脈沖的上升邊沿將D輸入端的數(shù)據(jù)可靠地置入；在上升沿過后的時鐘脈沖期間，D的值可以隨意改變，觸發(fā)器的狀態(tài)始終以時鐘脈沖上升沿時所采樣的值為準(zhǔn)。由于利用了脈沖的邊沿作用和維持阻塞作用，從而有效地防止了“空翻”現(xiàn)象。

工作波形如下：

例如，若輸入D=1，在時鐘脈沖的上升沿，把“1”送入觸發(fā)器，使Q=1,Q=0。在觸發(fā)器進(jìn)入“1”狀態(tài)后，由于置1維持線和置0阻塞線的低電平0的作用，即使輸入端D由1變?yōu)?，觸發(fā)器的“1”狀態(tài)也不會改變；同理，若D=0，時鐘脈沖的上升沿將使觸發(fā)器的狀態(tài)變?yōu)镼=0,Q=1。由于置0維持線和置1阻塞線為低電平0，所以，即使輸入端D由0變?yōu)?，觸發(fā)器的狀態(tài)也維持0態(tài)不變?？梢?，該電路保證了觸發(fā)器的狀態(tài)在時鐘脈沖作用期間只變化一次。

維持阻塞D觸發(fā)器的邏輯功能與前述D觸發(fā)器的邏輯功能完全相同。實(shí)際中使用的維持阻塞D觸發(fā)器有時具有幾個D輸入端，此時，各輸入之間是相“與”的關(guān)系。例如，當(dāng)有三個輸入端D1、D2和D3時，其次態(tài)方程是 : Q(n+1)= D1·D2·D3

由于維持阻塞D觸發(fā)器的不存在對輸入的約束問題，克服了空翻現(xiàn)象，抗干擾能力強(qiáng)。因此可用來實(shí)現(xiàn)寄存、計(jì)數(shù)、移位等功能。其主要缺點(diǎn)是邏輯功能比較簡單。

三.J-K

為了既解決時鐘控制R-S觸發(fā)器對輸入信號的約束問題，又能使觸發(fā)器保持有兩個輸入端的作用，可將時鐘觸發(fā)器

控制R-S觸發(fā)器改進(jìn)成如圖3.35(a)所示的形式。即增加兩條反饋線，將觸發(fā)器的輸出Q和Q 交叉反饋到兩個控制門的輸入端，利用觸發(fā)器兩個輸出端信號始終互補(bǔ)的特點(diǎn)，有效地解決了在時鐘脈沖作用期間兩個輸入同時為1將導(dǎo)致觸發(fā)器狀態(tài)不確定的問題。修改后，把原來的輸入端S改成J，R改成K，稱為J-K觸發(fā)器。其邏輯符號P103所示。

工作原理如下：

（1）在時鐘脈沖未到來(C=0)時，無論輸入端J和K怎樣變化，控制門G3、G4的輸出均為1.觸發(fā)器保持原來狀態(tài)不變。

（2）在時鐘脈沖作用(C=1)時，可分為4種情況。

歸納起來，J-K觸發(fā)器的功能表如表3.8所示。

表3.8 J-K觸發(fā)器功能表

J K 0 0 0 1 1 0 1 1

其次態(tài)方程為 ： Q

上述J-K觸發(fā)器結(jié)構(gòu)簡單，且具有較強(qiáng)的邏輯功能，但依然存在“空翻”現(xiàn)象。為了進(jìn)一步解決“空翻”(n+1)

Q(n+1)Q 0 1 Q

功能說明 不變 置0 置1 翻轉(zhuǎn)

= J·Q + K·Q

問題，實(shí)際中廣泛采用主從J-K觸發(fā)器。主從J-K觸發(fā)器的邏輯電路圖及邏輯符號如圖3.36（a）、（b）所示。

圖3.36 主從J-K觸發(fā)器

主從J-K觸發(fā)器由上、下兩個時鐘控制R-S觸發(fā)器組成，分別稱為從觸發(fā)器和主觸發(fā)器。主觸發(fā)器的輸出是從觸發(fā)器的輸入，而從觸發(fā)器的輸出又反饋到主觸發(fā)器的輸入。主、從兩個觸發(fā)器的時鐘脈沖是反相的。圖中的RD和SD分別為直接置0端和直接置1端。邏輯符號中時鐘端的小圓圈表示觸發(fā)器狀態(tài)的改變是在時鐘脈沖的后沿(下降沿)產(chǎn)生的。

工作原理如下：

● 當(dāng)時鐘脈沖未到來時，主觸發(fā)器被封鎖，從觸發(fā)器狀態(tài)由主觸發(fā)器狀態(tài)決定，兩者狀態(tài)相同；

● 當(dāng)時鐘脈沖到來時，在時鐘脈沖的前沿(上升沿)接收輸入信號并暫存到主觸發(fā)器中，此時從觸發(fā)器被封鎖，保持原狀態(tài)不變。在時鐘脈沖的后沿(下降沿)，主觸發(fā)器狀態(tài)傳送到從觸發(fā)器，使從觸發(fā)器輸出(即整個觸發(fā)器輸出)變到新的狀態(tài)，而此時主觸發(fā)器本身被封鎖，不受輸入信號變化的影響。即該觸發(fā)器是“前沿采樣，后沿定局”。由于整個觸發(fā)器的狀態(tài)更新是在時鐘脈沖的后沿發(fā)生的，因此解決了“空翻”的問題。

與前面所述J-K觸發(fā)器相比，主從J-K觸發(fā)器僅進(jìn)行了性能上的改進(jìn)，而邏輯功能完全相同。由于該觸發(fā)器具有輸入信號J和K無約束、無空翻、功能較全等優(yōu)點(diǎn)，因此，使用方便，應(yīng)用廣泛。

四.T觸發(fā)器

T觸發(fā)器又稱為計(jì)數(shù)觸發(fā)器。如果把J-K觸發(fā)器的兩個輸入端J和K連接起來，并把連接在一起的輸入端用符號T表示，就構(gòu)成了T觸發(fā)器。相應(yīng)的邏輯圖和邏輯符號分別如圖3.37(a)和(b)所示。

圖3.37 T觸發(fā)器

T觸發(fā)器的邏輯功能可直接由J-K觸發(fā)器的次態(tài)方程導(dǎo)出。J-K觸發(fā)器的次態(tài)方程為

Q(n+1)= J·Q + K·Q

將該方程中的J和K均用T代替后，即可得到T觸發(fā)器的次態(tài)方程：

Q(n+1)= T·Q + T·Q

根據(jù)次態(tài)方程，可列出T觸發(fā)器的功能表如表3.9所示。

表3.9 T觸發(fā)器功能表

T 0 1

Q(n+1)Q Q

功能說明 不變 翻轉(zhuǎn) 由功能表可知，當(dāng)T=1時，只要有時鐘脈沖到來，觸發(fā)器狀態(tài)就翻轉(zhuǎn)，或由1變?yōu)?或由0變?yōu)?，相當(dāng)于一位二進(jìn)制計(jì)數(shù)器；當(dāng)T=0時，即使有時鐘脈沖作用，觸發(fā)器狀態(tài)也保持不變。

圖3.37所示的T觸發(fā)器也存在“空翻”現(xiàn)象，實(shí)際數(shù)字電路中使用的集成T觸發(fā)器通常采用主從式結(jié)構(gòu)，或者增加維持阻塞功能。集成T觸發(fā)器的邏輯符號分別如圖3.38(a)、(b)所示，它們除了在性能方面的改進(jìn)外，邏輯功能與上述T觸發(fā)器完全相同。

第二篇：數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn) 報(bào)告書

課程名稱

數(shù)字電路與邏輯設(shè)計(jì)

專

業(yè)

計(jì)算機(jī)科學(xué)與技術(shù)

班

級

姓

名

劉

騰

飛

學(xué)

號

09030234

指導(dǎo)教師

王

丹

志

成績

2010年 年 11月 月 10 日

實(shí)驗(yàn)題目：

譯碼器、數(shù)據(jù)選擇器及其應(yīng)用

一、實(shí)驗(yàn)?zāi)康?1、掌握中規(guī)模集成譯碼器與數(shù)據(jù)選擇器的邏輯功能與使用方法

2、熟悉數(shù)碼管的使用 3、學(xué)習(xí)用數(shù)據(jù)選擇器構(gòu)成組合邏輯電路的方法 二、實(shí)驗(yàn)原理 1 1、中規(guī)模集成譯碼器 74 LS 138

74LS138是集成3線－8線譯碼器，在數(shù)字系統(tǒng)中應(yīng)用比較廣泛。圖-1是其引腳排列。其中 A2、A1、A0為地址輸入端，0Y～ 7Y為譯碼輸出端，S1、2S、3S為使能端。

圖-1 74LS138真值表圖-2如下：

圖-2 74HC138工作原理為：當(dāng)S1=1，S— 2+S — 3=0時，器件使能，電路完成譯碼功能，輸出低電平有效。當(dāng)S=0，S— 2+S — 3=X時，或S1=1, S— 2+S — 3=1,譯碼器被禁止，所有輸出同時為1 2 2、雙4 4 選1 1 數(shù)據(jù)選擇器

74LS153 ?

所謂雙4選1數(shù)據(jù)選擇器就是在一塊集成芯片上有兩個4選1數(shù)據(jù)選擇器。引腳排列如圖-3所示，功能表如圖-4所示。

圖-3

輸入 輸出 S—

A1 A0 Q 1 0 0 0 0 X 0 0 1 1 X 0 1 0 1 0 D0 D1 D2 D3 圖-4

1S—、2S — 為兩個獨(dú)立的使能端；A1、A0為兩個公用的地址輸入端；1D0~1D3和2D0~2D3分別為兩個4選1數(shù)據(jù)選擇器的數(shù)據(jù)輸入端；Q1、Q2為兩個輸出端。

當(dāng)使能端1S—（2S —）=1時，多路開關(guān)被禁止，無輸出，Q=0。

當(dāng)使能端1S—（2S —）=0時，多路開關(guān)正常工作，根據(jù)地址碼A1、A0的狀態(tài)，將相應(yīng)的數(shù)據(jù)D0~D3送到輸出端Q。3、8 8 選1 1 數(shù)據(jù)選擇器 74LS151

74LS151為互補(bǔ)輸出的8選1數(shù)據(jù)選擇器，引腳排列如圖-5所示，功能表如圖-6所示。

圖-5

圖-6 選擇控制端（地址端）為A2~A0，按二進(jìn)制譯碼，從8個輸入數(shù)據(jù)D0~D7中，選擇一個需要的數(shù)據(jù)送到輸出端Q，S— 為使能端，低電平有效。

使能端S— =1時，不論A2~A0狀態(tài)如何，均無輸出，多路開關(guān)被禁止。

使能端S— =0時，多路開關(guān)正常工作，根據(jù)地址碼A2、A1、A0的狀態(tài)選擇D0~D7中某一個通道的數(shù)據(jù)輸送到輸出端Q。

三、實(shí)驗(yàn)設(shè)備及器件 ●

硬件：PC機(jī)一臺 ●

軟件：QuartusⅡ5.0集成開發(fā)環(huán)境 四、實(shí)驗(yàn)內(nèi)容 1.使用74LS138實(shí)現(xiàn)邏輯函數(shù) F=A’B’C’+AB’C’+ABC 2.使用74LS151實(shí)現(xiàn)邏輯函數(shù) F=AB’+A’B+AB 3.使用74LS153實(shí)現(xiàn)邏輯函數(shù) F=A’BC+AB’C+ABC’+ABC

五、實(shí) 驗(yàn)過程 1、使用74LS138實(shí)現(xiàn)邏輯函數(shù) F=A’B’C’+AB’C’+ABC ① 由74LS138功能表（圖-1）可知電路圖連接如圖-7所示

圖-7 ② 經(jīng)編譯檢查無錯（圖-8）

圖-8

③ 對其進(jìn)行仿真，設(shè)置好一定仿真時間區(qū)域與輸入波形后啟動仿真器得仿真結(jié)果如圖-9

圖-9 2、使用74LS151實(shí)現(xiàn)邏輯函數(shù)F=AB’+A’B+AB

①將輸入變量C、B、A作為8選1數(shù)據(jù)選擇器的地址碼A2、A1、A0。使8選1數(shù)據(jù)選擇器的各個數(shù)據(jù)輸入D0~D7分別與函數(shù)F的輸出值一一對應(yīng)，即A2A1A0=CBA、D0=D2=D3=0、D0=D4=D5=D6=D7=1則輸出Q便實(shí)現(xiàn)了函數(shù)AB’+A’B+AB接線圖如圖-10

圖-10 ②經(jīng)編譯檢查無錯（圖-11）

圖-11 ③對其進(jìn)行仿真，設(shè)置好一定仿真時間區(qū)域與輸入波形后啟動仿真器得仿真結(jié)果如圖-12

圖-12 3、使用74LS153實(shí)現(xiàn)邏輯函數(shù) F=A’BC+AB’C+ABC’+ABC

①函數(shù)F有3個輸入變量A、B、C，而數(shù)據(jù)選擇器有2個地址端A1、A0少于數(shù)據(jù)函數(shù)輸入變量個數(shù)，在設(shè)計(jì)時可任選A接A1，B接A0。接線如圖-13

圖-13

②經(jīng)編譯檢查無錯如圖-14

圖-14 ③對其進(jìn)行仿真，設(shè)置好一定仿真時間區(qū)域與輸入波形后啟動仿真器得仿真結(jié)果如圖-15

圖-15 六、實(shí)驗(yàn)心得 通過這次試驗(yàn)，我熟練掌握了74LS138譯碼器、74LS151和74LS153數(shù)據(jù)選擇器的使用特點(diǎn)和方法。加強(qiáng)了對這些知識的了解，熟練掌握了QuartusⅡ5.0集成開發(fā)環(huán)境的使用。

第三篇：數(shù)字電路與邏輯設(shè)計(jì)教學(xué)大綱

《數(shù)字電路與邏輯設(shè)計(jì)》教學(xué)大綱

適用專業(yè)：通信工程、信息工程、自動化、測控技術(shù)與儀器、電氣工程及其自動化 課程類別：專業(yè)基礎(chǔ)課 先修課程：電路原理 總 學(xué) 時：66 學(xué)

分：3 考核方式：考試

一、課程的性質(zhì)與任務(wù)

本課程是信息工程、通信工程、自動化、測控技術(shù)與儀器和電氣工程及其自動化專業(yè)學(xué)生必修的技術(shù)基礎(chǔ)課程，是一門實(shí)踐性很強(qiáng)的課程。通過本課程的學(xué)習(xí)，使學(xué)生掌握數(shù)字邏輯和數(shù)字系統(tǒng)的基礎(chǔ)知識、基本分析方法和設(shè)計(jì)方法，培養(yǎng)使用標(biāo)準(zhǔn)邏輯器件的能力，初步了解可編程器件的知識，為深入學(xué)習(xí)后續(xù)課程和從事數(shù)字技術(shù)實(shí)際工作打下良好基礎(chǔ)。

二、課程內(nèi)容、基本要求與學(xué)時分配

1、緒論（2學(xué)時）

了解數(shù)字信號與模擬信號的定義與區(qū)別； 掌握各種數(shù)制間的轉(zhuǎn)換； 了解常用的各種碼制； 了解數(shù)字電路的分類；

2、邏輯函數(shù)及其化簡（6學(xué)時）掌握布爾代數(shù)的運(yùn)算規(guī)則；

掌握邏輯變量與邏輯函數(shù)的表示方法； 掌握邏輯函數(shù)的公式法化簡法；

掌握卡諾圖的繪制方法和用圖解法化簡邏輯函數(shù)；

3、集成邏輯門（6學(xué)時）

了解晶體管的開關(guān)特性；

了解TTL集成邏輯門的外部特性； 了解CMOS集成邏輯門的外部特性；

4、組合邏輯電路（8學(xué)時）掌握組合邏輯電路的分析方法；

掌握用邏輯門電路設(shè)計(jì)組合邏輯電路的方法； 掌握用中規(guī)模集成電路設(shè)計(jì)組合邏輯電路的方法； 了解組合邏輯電路的冒險(xiǎn)現(xiàn)象；

5、觸發(fā)器（8學(xué)時）

掌握各類觸發(fā)器的特征方程和功能描述方法； 掌握基本觸發(fā)器和鐘控觸發(fā)器的工作原理； 了解主從觸發(fā)器和邊沿觸發(fā)器的工作原理；

6、時序邏輯電路（8學(xué)時）

掌握同步、異步時序邏輯電路的分析方法； 了解常用集成時序邏輯器件的使用方法；

掌握用小規(guī)模IC器件和中規(guī)模IC器件設(shè)計(jì)同步時序邏輯電路的方法； 了解異步時序邏輯電路的設(shè)計(jì)方法。

7、半導(dǎo)體存儲器（2學(xué)時）

了解隨機(jī)存取存儲器和只讀存儲器的工作原理； 掌握隨機(jī)存儲器的擴(kuò)展方法；

了解用只讀存儲器設(shè)計(jì)組合邏輯函數(shù)的方法；

8、可編程邏輯器件及其應(yīng)用（2學(xué)時）

初步了解可編程邏輯陣列、通用陣列邏輯（GAL）、復(fù)雜可編程邏輯器件（CPLD）、現(xiàn)場可編程門陣列（FPGA）的結(jié)構(gòu)特點(diǎn)和工作原理

9、脈沖單元電路（2學(xué)時）了解自激多諧振蕩器的工作原理； 了解單穩(wěn)觸發(fā)器的功能；

了解555時基電路的結(jié)構(gòu)特點(diǎn)和應(yīng)用；

10、模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器（4學(xué)時）了解數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器的基本原理； 了解常用數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器的特性

本課程的理論教學(xué)時數(shù)為48學(xué)時，2.5學(xué)分。

三、課程的其他教學(xué)環(huán)節(jié)

本課程安排有實(shí)驗(yàn)教學(xué)環(huán)節(jié)18學(xué)時，0.5學(xué)分。

四、參考教材

1、《數(shù)字電子技術(shù)》龐學(xué)民主編 清華大學(xué)出版社 2005年

2、《數(shù)字電路邏輯設(shè)計(jì)》王毓銀主編 高等教育出版社 1999年

3、《電子技術(shù)基礎(chǔ)》數(shù)字部分（第四版）康華光主編 高等教育出版社 2000年

4、《數(shù)字邏輯與數(shù)字系統(tǒng)》白中英、岳怡、鄭巖編著 科學(xué)出版社 1998年

五、說明

本課程在教學(xué)方法上采用講授理論與實(shí)驗(yàn)動手相結(jié)合的形式進(jìn)行，以便學(xué)生更好的理解所學(xué)的理論知識。在理論教學(xué)過程中，要注重方法的講解，以提高學(xué)生分析問題、解決問題的能力。

大綱執(zhí)筆人：劉煒

大綱審定人：張廣忠 2006年3月31日

第四篇：《數(shù)字電路與邏輯設(shè)計(jì)》考試大綱

《數(shù)字電路與邏輯設(shè)計(jì)》考試大綱

（一）基本要求

1.掌握二進(jìn)制、八進(jìn)制、十進(jìn)制、十六進(jìn)制及其轉(zhuǎn)換方法，掌握常用編碼及其表示十進(jìn)制數(shù)的方法，掌握邏輯代數(shù)的邏輯運(yùn)算、公式和規(guī)則，掌握邏輯函數(shù)及其表示方法，掌握邏輯函數(shù)的化簡方法；

2.掌握TTL、CMOS邏輯門的邏輯功能、電氣特性、應(yīng)用和使用注意事項(xiàng)；

3.掌握組合邏輯電路的特點(diǎn)，掌握用傳統(tǒng)方法分析和設(shè)計(jì)組合邏輯電路，重點(diǎn)掌握常見中規(guī)模組合邏輯器件（MSI）（譯碼器、數(shù)據(jù)選擇器、運(yùn)算電路）的邏輯功能和應(yīng)用，了解組合邏輯電路中的冒險(xiǎn)現(xiàn)象；

4.掌握觸發(fā)器的分類和邏輯功能，重點(diǎn)掌握主從型、邊沿型觸發(fā)器的特點(diǎn)和應(yīng)用；

5.掌握時序邏輯電路的特點(diǎn)，掌握時序邏輯電路的分析方法和設(shè)計(jì)方法，重點(diǎn)掌握常見中規(guī)模時序邏輯器件（MSI）（CT74160、CT74161、CT74163、CT7490、CT74194）的邏輯功能和用SSI、MSI器件構(gòu)成任意模值計(jì)數(shù)分頻器的方法；

6.熟悉半導(dǎo)體存儲器（SAM、ROM、RAM）的結(jié)構(gòu)特點(diǎn)、工作原理和擴(kuò)展方法，掌握ROM、PROM陣列在組合邏輯設(shè)計(jì)中的應(yīng)用；了解可編程邏輯陣列（PLA）實(shí)現(xiàn)組合和時序邏輯的方法；

7.掌握脈沖信號和脈沖電路的特點(diǎn)，掌握施密特觸發(fā)器，單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器等脈沖電路的應(yīng)用，掌握用555定時器構(gòu)成的施密特觸發(fā)器，單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器等脈沖電路的工作原理、波形分析及主要參數(shù)的估算。

（二）指定參考書：

《數(shù)字電路與邏輯設(shè)計(jì)》 鄒虹主編 人民郵電出版社 2008

第五篇：《數(shù)字電路與邏輯設(shè)計(jì)》(網(wǎng)絡(luò))教學(xué)大綱

《脈沖與數(shù)字電路》教學(xué)大綱（計(jì)算機(jī)類）

一、課程性質(zhì)、地位和作用

《脈沖與數(shù)字電路》是通信專業(yè)、電子工程專業(yè)的一門重要專業(yè)技術(shù)基礎(chǔ)課，屬核心必修課。本課程理論嚴(yán)謹(jǐn)、實(shí)踐性和應(yīng)用性強(qiáng)。其任務(wù)在于研究數(shù)字邏輯電路和脈沖電路的基本概念、基本理論和電路的分析與設(shè)計(jì)方法，為后續(xù)課程提供必要的理論基礎(chǔ)，并為學(xué)生畢業(yè)后從事日新月異發(fā)展的數(shù)字電子科學(xué)技術(shù)提供一定的適應(yīng)能力與基礎(chǔ)。

二、課程教學(xué)對象、目的和要求

計(jì)算機(jī)類專業(yè)課程教學(xué)目的及要求：

（一）從內(nèi)容上，應(yīng)使學(xué)生牢固掌握各種進(jìn)制數(shù)的相互轉(zhuǎn)換；數(shù)字系統(tǒng)中常用的編碼；邏輯代數(shù)的基本公式、定理及運(yùn)算規(guī)則；邏輯函數(shù)的公式法和卡諾圖法化簡；中小規(guī)模組合邏輯電路、時序邏輯電路的分析與設(shè)計(jì)方法。了解常用集成邏輯器件、可編程邏輯器件、存儲器及模數(shù)與數(shù)模轉(zhuǎn)換器的功能及其應(yīng)用等內(nèi)容。

（二）從能力方面，應(yīng)使學(xué)生在學(xué)習(xí)本課程理論知識的同時，重視和加強(qiáng)實(shí)踐訓(xùn)練，注重應(yīng)用能力的培養(yǎng)，使理論和實(shí)踐緊密結(jié)合，在實(shí)踐訓(xùn)練中逐步學(xué)會分析、查尋和排除故障的方法，培養(yǎng)正確選用集成器件進(jìn)行邏輯設(shè)計(jì)和解決實(shí)際問題的能力。

（三）從教學(xué)方法上，著重基本概念的解釋，引導(dǎo)學(xué)生正確應(yīng)用所學(xué)知識，分析和解決實(shí)際問題。

三、相關(guān)課程及關(guān)系

本課程的先修課程包括“電路分析基礎(chǔ)”、“電子線路”等，本課程的學(xué)習(xí)應(yīng)在學(xué)生掌握一定電子電路知識的基礎(chǔ)上進(jìn)行。與此同時，本課程為后續(xù)的“單片機(jī)”、“EDA”、“微機(jī)接口技術(shù)”、“數(shù)字信號處理”等課程打下了必要的理論基礎(chǔ)。

四、課程內(nèi)容及學(xué)時分配（*表示不作主要要求）

總學(xué)時：56學(xué)時

（一）數(shù)制與編碼：3學(xué)時

1、數(shù)的各種進(jìn)制及相互轉(zhuǎn)換

2、數(shù)子系統(tǒng)中的常用編碼

—1—

3、二進(jìn)制數(shù)的負(fù)數(shù)表示法（原碼、反碼、補(bǔ)碼）

要求學(xué)生掌握：不同數(shù)制間的相互轉(zhuǎn)換、常用編碼及二進(jìn)制數(shù)的負(fù)數(shù)表示法。

（二）邏輯代數(shù)基礎(chǔ)：10學(xué)時

1、邏輯代數(shù)的基本公式和運(yùn)算規(guī)則

2、邏輯函數(shù)及其表示方法

3、邏輯函數(shù)的公式化簡法

4、邏輯函數(shù)的卡洛圖化簡法

要求學(xué)生理解：最小項(xiàng)和相鄰項(xiàng)的意義；最大項(xiàng)與最小項(xiàng)關(guān)系及性質(zhì)；任意項(xiàng)、約束項(xiàng)、無關(guān)項(xiàng)的概念。掌握：邏輯代數(shù)中的基本邏輯運(yùn)算、基本定律、基本公式和用卡諾圖。重點(diǎn)掌握：邏輯函數(shù)的公式法和卡洛圖法化簡。

（三）集成邏輯門：4學(xué)時

1、基本邏輯門電路

2、TTL集成邏輯門

3、*CMOS集成邏輯門

4、*TTL電路與CMOS電路的接口

要求學(xué)生了解：二極管、三極管的開關(guān)特性及分立元件門電路；各類集成邏輯門電路使用中應(yīng)注意的問題。掌握：TTL集成邏輯門的邏輯功能、外特性及相關(guān)參數(shù)；CMOS集成門邏輯門的邏輯功能及特點(diǎn)。

（四）組合邏輯電路：10學(xué)時

1、組合邏輯電路分析（SSI、MSI）

2、組合邏輯電路設(shè)計(jì)（SSI、MSI）

3、常用集成組合邏輯器件

4、*組合電路的競爭冒險(xiǎn)

要求學(xué)生了解：組合邏輯電路的競爭冒險(xiǎn)產(chǎn)生的原因和消除的方法；掌握：組合邏輯電路分析（SSI、MSI）；常用集成組合邏輯器件的功能、應(yīng)用及函數(shù)表達(dá)式；SSI設(shè)計(jì)組合邏輯電路的方法（輸入端只允許有原變量，器件數(shù)最少（補(bǔ)充））。重點(diǎn)掌握：MSI設(shè)計(jì)組合邏輯電路的方法（比較法、擴(kuò)展法、降維圖法（補(bǔ)充））。

（五）集成觸發(fā)器：：8學(xué)時

1、基本觸發(fā)器（同步R-S、D、J-K、T、T?）

—2—

2、主從觸發(fā)器（R-S、J-K）

3、邊沿觸發(fā)器（R-S、D；J-K；傳輸門構(gòu)成的邊沿觸發(fā)器）

4、不同類型觸發(fā)器的相互轉(zhuǎn)換

要求學(xué)生深刻理解：同步觸發(fā)器的空翻現(xiàn)象；同步清零與異步清零；主從JK觸發(fā)器的一次翻轉(zhuǎn)現(xiàn)象；不同類型觸發(fā)器的工作原理及各自的特點(diǎn)。牢固掌握：同步、主從、邊沿觸發(fā)器的邏輯功能、特性表、特性方程、狀態(tài)圖及時序波形的畫法。

（六）時序邏輯電路：12學(xué)時

1、時序邏輯電路概述

2、時序邏輯電路分析（同步、異步）

3、同步時序邏輯電路設(shè)計(jì)

4、*異步時序邏輯電路設(shè)計(jì)

5、*序列信號發(fā)生器

要求學(xué)生深刻理解：數(shù)碼寄存器、移位寄存器、加法計(jì)數(shù)器、減法計(jì)數(shù)器、移存型計(jì)數(shù)器的定義及工作原理。牢固掌握：同步、異步時序電路的特點(diǎn)、功能描述和分析方法；同步時序電路的設(shè)計(jì)，中規(guī)模集成器件實(shí)現(xiàn)任意模值計(jì)數(shù)（分頻）器）。

（七）數(shù)模和模數(shù)轉(zhuǎn)換器：4學(xué)時

1、D/A轉(zhuǎn)換器

2、A/D轉(zhuǎn)換器

要求學(xué)生了解：D/A、A／D轉(zhuǎn)換器的電路結(jié)構(gòu)、工作原理及性能指標(biāo)。

（八）半導(dǎo)體存儲器：4學(xué)時

1、順序存取存貯器（SAM）

2、隨機(jī)存取存儲器（RAM）

3、只讀存儲器（ROM）

要求學(xué)生了解：各類存儲器的電路結(jié)構(gòu)和工作原理；用ROM 實(shí)現(xiàn)組合邏輯函數(shù)的方法。掌握：存儲器容量的字?jǐn)U展和位擴(kuò)展方法。

（九）可編程邏輯器件：2學(xué)時

1、可編程邏輯器件（PAL）

2、通用陣列邏輯(GAL)

3、*現(xiàn)場可編程門陣列（FPGA）

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4、*在系統(tǒng)可編程邏輯器件（ISP-PLD）

要求學(xué)生了解：可編程邏輯器件的基本結(jié)構(gòu)和工作原理。

五、實(shí)踐教學(xué)環(huán)節(jié)

《脈沖與數(shù)字電路》單獨(dú)開設(shè)實(shí)驗(yàn)課，本大綱僅適用于理論課程。

六、作業(yè)（習(xí)題）要求

要求每章節(jié)結(jié)束后布置相應(yīng)的作業(yè)，作業(yè)量以中等程度學(xué)生在二小時左右完成為宜。

七、考核

本科課程采用閉卷考試，內(nèi)容包括教學(xué)大綱所列全部內(nèi)容，以大綱所列重點(diǎn)為主。

八、教材與主要參考書

（一）推薦使用教材： 楊志忠主編

《數(shù)字電子技術(shù)基礎(chǔ)》

高等教育出版社

（二）主要參考書目： 閻石主編

《數(shù)字電子技術(shù)基礎(chǔ)》

高等教育出版社

王毓銀編

《數(shù)字電路邏輯設(shè)計(jì)》

高等教育出版社 劉寶琴編

《數(shù)字電路與系統(tǒng)》

清華大學(xué)出版社

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