第一篇：EDA實(shí)訓(xùn)報(bào)告總結(jié)

實(shí)訓(xùn)心得

短暫的一周實(shí)訓(xùn)已經(jīng)過(guò)去了，對(duì)于我來(lái)說(shuō)這一周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對(duì)課本的理論知識(shí)深入了理解，而且還讓我對(duì)分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動(dòng)手能力，下面談一下就這一周實(shí)訓(xùn)中我自己的一些心得體會(huì)。一周的實(shí)訓(xùn)已經(jīng)過(guò)去了，我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過(guò)自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)quartus ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問(wèn)題的基本方法，更重要的是掌握了vhdl語(yǔ)言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知識(shí)學(xué)習(xí)過(guò)程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識(shí)這樣才能在以后出去工作的實(shí)踐過(guò)程中有所成果。

最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來(lái)的不斷指導(dǎo)和同學(xué)的熱情幫助?？偟膩?lái)說(shuō)，這次實(shí)訓(xùn)我收獲很大。

同時(shí)，感謝大專兩年來(lái)所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識(shí)，更教會(huì)我做人的道理。

這次eda實(shí)訓(xùn)讓我感覺(jué)收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過(guò)的知識(shí)，而且還學(xué)到了怎樣運(yùn)用ｅｄａ設(shè)計(jì)三種波形的整個(gè)過(guò)程和思路，更加強(qiáng)了我們動(dòng)手能力，同時(shí)也提高了我們的思考能力的鍛煉，我們?cè)趯?xiě)程序的同時(shí)還要學(xué)會(huì)要改程序，根據(jù)錯(cuò)誤的地方去修改程序。

本文基于verilog hdl的乒乓球游戲機(jī)設(shè)計(jì)，利用verilog hdl語(yǔ)言編寫(xiě)程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了cpld技術(shù)的基礎(chǔ)上，利用cpld開(kāi)發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過(guò)嚴(yán)格的波形仿真，以確保功能正常。

從整體上看來(lái)，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。通過(guò)此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、cpld元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來(lái)的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過(guò)程中，重來(lái)沒(méi)有耽擱過(guò)，我們遇到問(wèn)題問(wèn)他，他重來(lái)都是很有耐心，不管問(wèn)的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。最后祝愿甕老師身體健康，全家幸福。

通過(guò)這次課程設(shè)計(jì)，我進(jìn)一步熟悉了verilog hdl語(yǔ)言的結(jié)構(gòu)，語(yǔ)言規(guī)則和語(yǔ)言類型。對(duì)編程軟件的界面及操作有了更好的熟悉。在編程過(guò)程中，我們雖然碰到了很多困難和問(wèn)題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無(wú)法解決的困難與問(wèn)題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問(wèn)題的根源，才能解決問(wèn)題，還請(qǐng)教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。通過(guò)這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。

在此次實(shí)訓(xùn)的過(guò)程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問(wèn)題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過(guò)應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。

本次設(shè)計(jì)過(guò)程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問(wèn)設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠(chéng)摯地向甕老師致謝。篇二：南京理工大學(xué)eda設(shè)計(jì)實(shí)驗(yàn)報(bào)告

摘 要

通過(guò)實(shí)驗(yàn)學(xué)習(xí)和訓(xùn)練，掌握基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)和仿真方法。要求：1.熟悉multisim軟件的使用，包括電路圖編輯、虛擬儀器儀表的使用和掌握常見(jiàn)電路分析方法。2.能夠運(yùn)用multisim軟件對(duì)模擬電路進(jìn)行設(shè)計(jì)和性能分析，掌握eda設(shè)計(jì)的基本方法和步驟。multisim常用分析方法：直流工作點(diǎn)分析、直流掃描分析、交流分析。掌握設(shè)計(jì)電路參數(shù)的方法。復(fù)習(xí)鞏固單級(jí)放大電路的工作原理，掌握靜態(tài)工作點(diǎn)的選擇對(duì)電路的影響。了解負(fù)反饋對(duì)兩級(jí)放大電路的影響，掌握階梯波的產(chǎn)生原理及產(chǎn)生過(guò)程。

關(guān)鍵字：電路 仿真 multisim 負(fù)反饋 階梯波

目 次

實(shí)驗(yàn)一?????????????????????????????????? 1 實(shí)驗(yàn)二??????????????????????????????? 11 實(shí)驗(yàn)三?????????????????????????????? 17 實(shí)驗(yàn)一 單級(jí)放大電路的設(shè)計(jì)與仿真

一、實(shí)驗(yàn)?zāi)康?/p>

1.設(shè)計(jì)一個(gè)分壓偏置的單管電壓放大電路，要求信號(hào)源頻率5khz(峰值10mv)，負(fù)載電阻5.1kω，電壓增益大于50。2.調(diào)節(jié)電路靜態(tài)工作點(diǎn)(調(diào)節(jié)電位計(jì))，觀察電路出現(xiàn)飽和失真和截止失真的輸出

信號(hào)波形，并測(cè)試對(duì)應(yīng)的靜態(tài)工作點(diǎn)值。3.調(diào)節(jié)電路靜態(tài)工作點(diǎn)(調(diào)節(jié)電位計(jì))，使電路輸出信號(hào)不失真，并且幅度盡可能

大。在此狀態(tài)下測(cè)試：

① 電路靜態(tài)工作點(diǎn)值；

② 三極管的輸入、輸出特性曲線和?、rbe、rce值； ③ 電路的輸入電阻、輸出電阻和電壓增益； ④ 電路的頻率響應(yīng)曲線和fl、fh值。

二、實(shí)驗(yàn)要求

1.給出單級(jí)放大電路原理圖。2.給出電路飽和失真、截止失真和不失真且信號(hào)幅度盡可能大時(shí)的輸出信號(hào)波形

圖，并給出三種狀態(tài)下電路靜態(tài)工作點(diǎn)值。3.給出測(cè)試三極管輸入、輸出特性曲線和?、rbe、rce值的實(shí)驗(yàn)圖，并給出

測(cè)試結(jié)果。

4.給出正常放大時(shí)測(cè)量輸入電阻、輸出電阻和電壓增益的實(shí)驗(yàn)圖，給出測(cè)試結(jié)果

并和理論計(jì)算值進(jìn)行比較。5.給出電路的幅頻和相頻特性曲線，并給出電路的fl、fh值。6.分析實(shí)驗(yàn)結(jié)果。

三、實(shí)驗(yàn)步驟

實(shí)驗(yàn)原理圖：

飽和失真時(shí)波形：

此時(shí)靜態(tài)工作點(diǎn)為：

所以，i（bq）=4.76685ua

i(cq)=958.06700ua

u(beq)=0.62676v u(ceq)=0.31402v 截止失真時(shí)波形：

此時(shí)靜態(tài)工作點(diǎn)為：

所以，i(bq)=2.07543ua

i(cq)=440.85400ua

u(beq)=0.60519v u(ceq)=5.54322v 最大不失真時(shí)波形：篇三：eda實(shí)驗(yàn)總結(jié)報(bào)告 數(shù)字eda實(shí)驗(yàn) 實(shí)驗(yàn)報(bào)告

學(xué)院： 計(jì)算機(jī)科學(xué)與工程學(xué)院 專業(yè)： 通信工程 學(xué)號(hào)： 0941903207 姓名： 薛蕾 指導(dǎo)老師： 錢(qián)強(qiáng)

實(shí)驗(yàn)一 四選一數(shù)據(jù)選擇器的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、熟悉quartus ii軟件的使用。

2、了解數(shù)據(jù)選擇器的工作原理。

3、熟悉eda開(kāi)發(fā)的基本流程。

二、實(shí)驗(yàn)原理及內(nèi)容

實(shí)驗(yàn)原理

數(shù)據(jù)選擇器在實(shí)際中得到了廣泛的應(yīng)用，尤其是在通信中為了利用多路信號(hào)中的一路，可以采用數(shù)據(jù)選擇器進(jìn)行選擇再對(duì)該路信號(hào)加以利用。從多路輸入信號(hào)中選擇其中一路進(jìn)行輸出的電路稱為數(shù)據(jù)選擇器?；颍涸诘刂沸盘?hào)控制下，從多路輸入信息中選擇其中的某一路信息作為輸出的電路稱為數(shù)據(jù)選擇器。數(shù)據(jù)選擇器又叫多路選擇器，簡(jiǎn)稱mux。4選1數(shù)據(jù)選擇器：

（1）原理框圖：如右圖。

d0、d1、d2、d3 ：輸入數(shù)據(jù) a1、a0 ：地址變量

由地址碼決定從４路輸入中選擇哪１路輸出。

（2）真值表如下圖：

（3）邏輯圖

數(shù)據(jù)選擇器的原理比較簡(jiǎn)單，首先必須設(shè)置一個(gè)選擇標(biāo)志信號(hào)，目的就是為了從多路信號(hào)中選擇所需要的一路信號(hào)，選擇標(biāo)志信號(hào)的一種狀態(tài)對(duì)應(yīng)著一路信號(hào)。在應(yīng)用中，設(shè)置一定的選擇標(biāo)志信號(hào)狀態(tài)即可得到相應(yīng)的某一路信號(hào)。這就是數(shù)據(jù)選擇器的實(shí)現(xiàn)原理。

三．實(shí)驗(yàn)內(nèi)容

1、分別采用原理圖和vhdl語(yǔ)言的形式設(shè)計(jì)4選1數(shù)據(jù)選擇器

2、對(duì)所涉及的電路進(jìn)行編譯及正確的仿真。電路圖：

四、實(shí)驗(yàn)程序 library ieee;use ieee.std_logic_1164.all;entity mux4 is port(a0, a1, a2, a3 :in std_logic;s :in std_logic_vector(1 downto 0);y :out std_logic);end mux4;architecture archmux of mux4 is begin y <= a0 when s = 00 else--當(dāng)s=00時(shí)，y=a0 a1 when s = 01 else--當(dāng)s=01時(shí)，y=a1 a2 when s = 10 else--當(dāng)s=10時(shí)，y=a2 a3;--當(dāng)s取其它值時(shí)，y=a2 end archmux;

五、運(yùn)行結(jié)果

六．實(shí)驗(yàn)總結(jié)

真值表分析：

當(dāng)js=0時(shí)，a1,a0取00,01,10,11時(shí)，分別可取d0,d1,d2,d3.篇四：eda實(shí)習(xí)報(bào)告

中國(guó)地質(zhì)大學(xué)（武漢）實(shí)習(xí)名稱 ：

專 業(yè)： 班級(jí)序號(hào)： 姓 名： 指導(dǎo)教師：

實(shí)驗(yàn)一 3/8 譯碼器的實(shí)現(xiàn)

一． 實(shí)驗(yàn)?zāi)康?/p>

1． 學(xué)習(xí)quartusⅱ 的基本操作； 2． 熟悉教學(xué)實(shí)驗(yàn)箱的使用； 3． 設(shè)計(jì)一個(gè)3/8 譯碼器； 4． 初步掌握vhdl語(yǔ)言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過(guò)程；

二． 實(shí)驗(yàn)說(shuō)明

.本次實(shí)驗(yàn)要求應(yīng)用vhdl語(yǔ)言實(shí)現(xiàn)一個(gè)3/8 譯碼器。3/8 譯碼器的邏輯功能如下

：

本實(shí)驗(yàn)要求使用vhdl語(yǔ)言描述3/8譯碼器，并在實(shí)驗(yàn)平臺(tái)上面實(shí)現(xiàn)這個(gè)譯碼器。描述的時(shí)候要注意vhdl語(yǔ)言的結(jié)構(gòu)和語(yǔ)法，并熟悉quartusⅱ的文本編輯器的使用方法。嘗試使用不同的vhdl語(yǔ)言描述語(yǔ)句實(shí)現(xiàn)3/8譯碼器，并查看其rtl結(jié)構(gòu)區(qū)別，理解不同描述方法對(duì)綜合結(jié)果的影響。將程序下載到實(shí)驗(yàn)箱上分別用按鍵和led作為輸入和輸出對(duì)結(jié)果進(jìn)行驗(yàn)證，進(jìn)一步熟悉所用eda實(shí)驗(yàn)箱系統(tǒng)。所用器件eda實(shí)驗(yàn)箱、ep1k10tc100-3器件。

三 ． 實(shí)驗(yàn)步驟

按照教學(xué)課件《quartus ii 使用方法》，學(xué)習(xí)quartusⅱ 軟件的使用方法： 1．在windows 界面雙擊quartusⅱ 圖標(biāo)進(jìn)入quartusⅱ環(huán)境； 2．單擊file 菜單下的new project wizard: introduction 按照向?qū)Ю锩娴慕榻B新

建一個(gè)工程并把它保存到自己的路徑下面。）3．單擊file 菜單下的new，選擇vhdl file，后單擊ok，就能創(chuàng)建一個(gè)后綴名為.vhd（*.bdf）的文本（原理圖）文件。此vhd文件名必須與設(shè)計(jì)實(shí)體名相同。另外，如果已經(jīng)有設(shè)計(jì)文件存在，可以按file 菜單里面的open 來(lái)選擇你的文件。4.輸入完成后檢查并保存，編譯。5.改錯(cuò)并重新編譯； 6.建立仿真波形文件并進(jìn)行仿真。單擊 file 菜單下的 new，選擇 vector waveformfile，單擊 ok，創(chuàng)建一個(gè)后綴名為*.vwf 的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進(jìn)行仿真，驗(yàn)證仿真結(jié)果是否正確； 7.選擇器件及分配引腳，重新編譯； 8.根據(jù)引腳分配在試驗(yàn)箱上進(jìn)行連線，使用 led 進(jìn)行顯示； 9.程序下載，觀察實(shí)驗(yàn)結(jié)果并記錄；

四． 實(shí)驗(yàn)要求

1．用vhdl語(yǔ)言編寫(xiě)3/8譯碼器； 2．編寫(xiě)3/8譯碼器模塊的源程序； 3．在quartusii平臺(tái)上仿真； 4．在實(shí)驗(yàn)板上面實(shí)現(xiàn)這個(gè)3/8譯碼器。

五、ｖｈｄｌ源程序： library ieee;use ieee.std_logic_1164.all;entity deco3to8 is port(s:in std_logic_vector(2 downto 0);--輸入端3個(gè)端口 y:out std_logic_vector(7 downto 0));--輸出端7個(gè)端口 end entity;architecture behave of deco3to8 is begin with s select y<=00000001when000,--當(dāng)s2，s1，s0是000時(shí)，第一個(gè)led燈亮 00000010when001,--當(dāng)s2，s1，s0是001時(shí)，第二個(gè)ｌｅｄ燈亮 00000100when010,--當(dāng)s2，s1，s0是010時(shí)，第三個(gè)ｌｅｄ燈亮 00001000when011,--當(dāng)s2，s1，s0是011時(shí)，第四個(gè)ｌｅｄ燈亮 00010000when100,--當(dāng)s2，s1，s0是100時(shí)，第五個(gè)ｌｅｄ燈亮 00100000when101,--當(dāng)s2，s1，s0是101時(shí)，第六個(gè)ｌｅｄ燈亮 01000000when110,--當(dāng)s2，s1，s0是110時(shí)，第七個(gè)ｌｅｄ燈亮 10000000when111,--當(dāng)s2，s1，s0是111時(shí)，第八個(gè)ｌｅｄ燈亮 zzzzzzzzwhen others;end behave;仿真波形：

通過(guò)在實(shí)驗(yàn)板上的操作，可以看到當(dāng)改變s2，s1，s0的值時(shí)，對(duì)應(yīng)的led燈會(huì)亮。心得體會(huì)

在本次實(shí)驗(yàn)中我學(xué)會(huì)了用vhdl語(yǔ)言編寫(xiě)簡(jiǎn)單的程序，檢查程序的錯(cuò)誤，如何仿真程序以及如何用實(shí)驗(yàn)箱觀察實(shí)驗(yàn)結(jié)果。在本次實(shí)驗(yàn)中我覺(jué)得軟件應(yīng)用仿真比較簡(jiǎn)單，只是實(shí)驗(yàn)箱不好用，找了好幾個(gè)才找到一個(gè)能用的實(shí)驗(yàn)箱，浪費(fèi)了好多時(shí)間。在以后的實(shí)習(xí)中一定要先找好好用的實(shí)驗(yàn)箱。

實(shí)驗(yàn)二 bcd 七段顯示譯碼器實(shí)驗(yàn)

一． 實(shí)驗(yàn)?zāi)康?/p>

1．了解和熟悉組合邏輯電路的設(shè)計(jì)方法和特點(diǎn)； 2.掌握l(shuí)ed顯示器的工作原理； 3．設(shè)計(jì)一個(gè)bcd七段顯示的譯碼器，并在實(shí)驗(yàn)箱上面實(shí)現(xiàn)你的譯碼器。

二． 實(shí)驗(yàn)說(shuō)明 led數(shù)碼顯示器是數(shù)字系統(tǒng)實(shí)驗(yàn)里面經(jīng)常使用的一種顯示器件，因?yàn)樗?jīng)常顯 示的是十進(jìn)制或十六進(jìn)制的數(shù)，所以我們就要對(duì)實(shí)驗(yàn)里面所用到的二進(jìn)制數(shù)進(jìn)行譯碼，將它們轉(zhuǎn)換成十進(jìn)制的或是十六進(jìn)制的數(shù)。led數(shù)碼顯示器分為共陰和共陽(yáng)兩種，本實(shí)驗(yàn)使用的是共陰的連接，高電平有效。輸入信號(hào)為d0，d1，d2，d3，相應(yīng)的輸出8段為a、b、c、d、e、f、g、dp。它們的關(guān)系表格如下：

下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。篇五：eda實(shí)訓(xùn)報(bào)告

課程名稱 ：指導(dǎo)教師 ： 曹老師

班 級(jí) ： 10電子1班

姓 名 ： 余振

日 期 ： 8路彩燈控制器

一：實(shí)訓(xùn)題目************************ 二：實(shí)訓(xùn)內(nèi)容************************ 三：實(shí)訓(xùn)目的************************ 四：實(shí)訓(xùn)過(guò)程************************ 五：實(shí)訓(xùn)環(huán)境************************ 六：實(shí)訓(xùn)總結(jié)************************ 下面就從這幾個(gè)方面進(jìn)行論述：

ⅰ：實(shí)訓(xùn)項(xiàng)目 ：8路彩燈控制器的設(shè)計(jì)。

ⅱ：實(shí)訓(xùn)內(nèi)容：

1、彩燈明暗變換節(jié)拍為0.25s和0.5s，兩種節(jié)拍交替運(yùn)行。

2、演示花型3種：(1)從左向右順次序亮，全亮后逆次序漸滅；(2)從中間到兩邊對(duì)稱地漸亮，全亮后仍由中間向兩邊滅；(3)8路燈分兩半，從左向右順次漸亮，全亮后則全滅。

ⅲ：實(shí)訓(xùn)目的：

1、熟練掌握模擬電路、數(shù)字邏輯電路的設(shè)計(jì)、分析、仿真及調(diào)試的方法。

2、掌握使用eda（電子設(shè)計(jì)自動(dòng)化）工具設(shè)計(jì)模擬電路、數(shù)字電路的方法，了解系統(tǒng)設(shè)計(jì)的全過(guò)程。

3、熟練掌握multisim 2001軟件的基本操作及繪制原理圖和進(jìn)行電路仿真的一般方法

4、通過(guò)對(duì)系統(tǒng)電路設(shè)計(jì)與制作，進(jìn)一步鞏固所學(xué)的理論知識(shí)，提高分析問(wèn)題和解決問(wèn)題的能力。

5、通過(guò)此次實(shí)訓(xùn)，引導(dǎo)學(xué)生提高和培養(yǎng)自身創(chuàng)新能力，為后續(xù)課程的學(xué)習(xí)，畢業(yè)設(shè)計(jì)制作以及畢業(yè)后的工作打下堅(jiān)實(shí)的基礎(chǔ)。·

ⅳ：實(shí)訓(xùn)過(guò)程

1． 設(shè)計(jì)方案：

總體方案設(shè)計(jì)如上圖，其中振蕩器產(chǎn)生一個(gè)時(shí)鐘信號(hào)，然后控制器由這個(gè)時(shí)鐘信號(hào)觸發(fā)而產(chǎn)生已如“10000000”等的序列信號(hào)，信號(hào)通過(guò)二級(jí)管就可以控制燈的亮暗了。序列信號(hào)規(guī)律的不同便會(huì)產(chǎn)生不同的花型。彩燈控制器是以高低電平來(lái)控制彩燈的亮與滅。如果以某種節(jié)拍按一定規(guī)律改變彩燈的輸入電平值，控制才等的亮與滅，即可以按預(yù)定規(guī)則就顯示一定的花型。因此彩燈控制電路需要一個(gè)能夠按一定規(guī)律輸出不同高低電平編碼信號(hào)的編碼發(fā)生器，同時(shí)還需要編碼發(fā)生器所要求的時(shí)序信號(hào)和控制信號(hào)。綜上所述，彩燈控制器應(yīng)該由定時(shí)電路、控制電路、編碼發(fā)生器電路以及驅(qū)動(dòng)電路組成。2.電路方案論證： 74ls194具有雙向移位，并行輸入/輸出，保持?jǐn)?shù)據(jù)和請(qǐng)您功能，其中s1,s0為工作方式控制端，sl/sr為左移/右移數(shù)據(jù)輸入端，d0.d1.d2.d3,為并行數(shù)據(jù)輸入端，q0---q3依次為由低位到高位的4位輸出端，當(dāng)cr非等于零時(shí)，清零，無(wú)論其他輸入如何，寄存器清零，由4 中工作方式：當(dāng)cr非等于1時(shí)，s1=s2=0，且cp為低電平，保持功能q0---q3保持不變，且與cp,sr,sl信號(hào)無(wú)關(guān)。s1=0.s0=1(cp為高電

平)有一功能，從sr端串入數(shù)據(jù)給q0，然后按q0-q1-q2-q3依次右移。s1=1,s0=0(cp為高電平)左移功能，從sl端線串入數(shù)據(jù)給q3，然后按q3-q2-q1-q0依次左移。s1=s0=1(cp為高電平),并行輸入功能，一片74ls194，只能寄存4為數(shù)據(jù)，而這個(gè)實(shí)驗(yàn)是8 路彩燈，那么就需要用量片或多篇74ls194級(jí)聯(lián)策劃了個(gè)多位寄存器，由于74ls194功能齊全，在實(shí)際中得到廣泛應(yīng)用，該寄存器在工作控制端的作用下，能實(shí)現(xiàn)穿行輸入并行輸出的轉(zhuǎn)換，當(dāng)s0s1=00.01.10.11時(shí)，分別執(zhí)行保持，右移，左移，并行輸入操作，右移時(shí)，串行信號(hào)從地4位片的sr輸入，左移時(shí)，串行信號(hào)從高4位片的sl輸入。

第二篇：EDA實(shí)訓(xùn)報(bào)告

《EDA技術(shù)及其應(yīng)用》

實(shí) 訓(xùn) 報(bào) 告

班 級(jí) 08級(jí)電子信息工程技術(shù)2班 姓 名 學(xué) 號(hào)

指導(dǎo)教師

2010年 5 月 26 日 鄭州信息科技職業(yè)學(xué)院 機(jī)械電子工程系

目錄

一、實(shí)訓(xùn)名稱????????????????3

二、實(shí)訓(xùn)目的????????????????3

三、實(shí)訓(xùn)器材、場(chǎng)地?????????????3

四、設(shè)計(jì)思想????????????????3

五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)源程序與模塊????31、2、3、4、5、設(shè)計(jì)任務(wù)????????????????3 設(shè)計(jì)要求????????????????4 設(shè)計(jì)源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15

六、實(shí)訓(xùn)方法????????????????16

七、實(shí)訓(xùn)心得體會(huì)??????????????16

一、實(shí)訓(xùn)名稱：百年歷的設(shè)計(jì)與制作

二、實(shí)訓(xùn)目的：1、2、3、4、5、掌握VHDL設(shè)計(jì)數(shù)字系統(tǒng)的應(yīng)用。掌握宏功能模塊的應(yīng)用。

掌握系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫(xiě)編輯器的應(yīng)用。

明確設(shè)計(jì)任務(wù)和要求，了解EDA技術(shù)的基本應(yīng)用過(guò)程及領(lǐng)域。

理解百年歷的設(shè)計(jì)原理及分析方法。

三、實(shí)訓(xùn)器材與場(chǎng)地：

EDA實(shí)驗(yàn)箱、計(jì)算機(jī)，EDA實(shí)驗(yàn)室

四、設(shè)計(jì)思路：

先設(shè)計(jì)“秒”、“分”、“時(shí)”、“日”、“月”、“年”、“選擇”及“調(diào)整”等模塊，然后把各模塊按照生活中日歷時(shí)鐘走動(dòng)的規(guī)律連接在一起，最后調(diào)試并下載、綁定引腳、調(diào)整。

五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)原理與模塊

設(shè)計(jì)任務(wù)：1、2、3、4、5、6、7、8、9、用VHDL語(yǔ)言設(shè)計(jì)“秒鐘”即六十進(jìn)制計(jì)數(shù)器。用VHDL語(yǔ)言設(shè)計(jì)“分鐘” 即六十進(jìn)制計(jì)數(shù)器。用VHDL語(yǔ)言設(shè)計(jì)“時(shí)鐘” 即二十四進(jìn)制計(jì)數(shù)器。用VHDL語(yǔ)言設(shè)計(jì)“日”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“月”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“年”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“選擇”系統(tǒng)。用VHDL語(yǔ)言設(shè)計(jì)“調(diào)整”系統(tǒng)。

調(diào)用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來(lái)即百年歷系統(tǒng)。

設(shè)計(jì)要求：

在現(xiàn)實(shí)生活中，年份有平閏之分，當(dāng)平年的2月份有28天，閏年的2月份29天，每年的1、3、5、7、8、10、12月份都是31天，4、6、9、11月份都是30天，故在設(shè)計(jì)“年、月、日”系統(tǒng)時(shí)必須考慮它們之間的關(guān)系，由于手中的EDA實(shí)驗(yàn)箱上的數(shù)碼管不足，必須設(shè)計(jì)一個(gè)“選擇”系統(tǒng)，讓“年月日時(shí)分秒”分成兩屏顯示。在現(xiàn)實(shí)生活中，日期和時(shí)間在不同的地方時(shí)間不同，故需設(shè)計(jì)一個(gè)“調(diào)整”系統(tǒng)用來(lái)調(diào)整日期及時(shí)間。設(shè)計(jì)源程序及其生成的模塊：

1、六十進(jìn)制計(jì)數(shù)器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(clk:in std_logic;

m1:out std_logic_vector(3 downto 0);

m2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt60;architecture behav of cnt60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=5 and cq1=9 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';

end if;end if;m1<=cq1;m2<=cq2;end process;end;

2、二十四進(jìn)制計(jì)數(shù)器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 is port(clk:in std_logic;

q1:out std_logic_vector(3 downto 0);

q2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt24;architecture behav of cnt24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;

if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=2 and cq1>3 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';end if;end if;q1<=cq1;q2<=cq2;end process;end;

3、“日”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tian is

port(clk:in std_logic;

a: in std_logic;

b:in std_logic;

t1:out std_logic_vector(3 downto 0);

t2:out std_logic_vector(3 downto 0);

cout:out std_logic);end tian;architecture behav of tian is signal Q1,Q2: std_logic_vector(3 downto 0);

signal ab: std_logic_vector(1 downto 0);begin process(clk,a,b)begin if clk'event and clk='1'

then Q1<=Q1+1;

if Q1=9 then Q1<=“0000”;Q2<=Q2+1;

end if;

ab<=a&b;

case ab is

when“00” =>

if Q2=3 and Q1=1 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“01” =>

if Q2=3 and Q1=0 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“10” =>

if Q2=2 and Q1=8 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“11” =>

if Q2=2 and Q1=9 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when others =>null;

end case;

end if;

end process;

t1<=Q1;t2<=Q2;end;

4、“月”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yue is

port(clk:in std_logic;

run:in std_logic;

y1:out std_logic_vector(3 downto 0);

y2:out std_logic_vector(3 downto 0);

a,b,cout:out std_logic);end yue;architecture behav of yue is signal q1,q2 : std_logic_vector(3 downto 0);signal q1q2 : std_logic_vector(7 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

end if;

if q2=1 and q1=2 then q1<=“0001”;q2<=(others=>'0');

cout<='1';

else cout<='0';

end if;

end if;end process;process(clk)begin

q1q2<=q1&q2;case q1q2 is

when “00000001” => a<='0';b<='0';

when “00000010” =>

if run='0' then a<='1';b<='0';

else a<='1';b<='1';

end if;when “00000011” => a<='0';b<='0';when “00000100” => a<='0';b<='1';when “00000101” => a<='0';b<='0';when “00000110” => a<='0';b<='1';when “00000111” => a<='0';b<='0';when “00001000” => a<='0';b<='0';when “00001001” => a<='0';b<='1';when “00010000” => a<='0';b<='0';when “00010001” => a<='0';b<='1';when “00010010” => a<='0';b<='0';when others =>NULL;end case;end process;y1<=q1;

y2<=q2;end behav;

5、“年”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity nian is

port(clk:in std_logic;

run:out std_logic;

n1:out std_logic_vector(3 downto 0);

n2:out std_logic_vector(3 downto 0));end nian;architecture behav of nian is signal q1,q2,q: std_logic_vector(3 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

if q1=9 and q2=9

then q1<=“0000”;q2<=“0000”;

end if;

end if;

end if;end process;process(clk)

begin if clk'event and clk='1' then

q<=q+1;

if q=4 then run<='1';q<=“0000”;

else run<='0';

end if;

end if;end process;n1<=q1;n2<=q2;

end;

6、“調(diào)整”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tiao is

port(m0,f0,s0,t0,y0:in std_logic;

k2:in std_logic;

k3:in std_logic;

fi,si,ti,yi,ni:out std_logic;

l2,l3,l4,l5,l6:out std_logic);end;architecture behav of tiao is signal a:std_logic_vector(3 downto 0);begin process(k2)begin if k2'event and k2='1' then

a<=a+1;

if a=5

then a<=“0000”;

end if;end if;case a is

when “0000”=>fi<=m0;si<=f0;ti<=s0;yi<=t0;ni<=y0;l2<='0';l3<='0';l4<='0';l5<='0';l6<='0';when “0001”=>fi<=k3;si<='0';ti<='0';yi<='0';ni<='0';l2<='1';l3<='0';l4<='0';l5<='0';l6<='0';when “0010”=>fi<='0';si<=k3;ti<='0';yi<='0';ni<='0';l2<='0';l3<='1';l4<='0';l5<='0';l6<='0';when “0011”=>fi<='0';si<='0';ti<=k3;yi<='0';ni<='0';l2<='0';l3<='0';l4<='1';l5<='0';l6<='0';when “0100”=>fi<='0';si<='0';ti<='0';yi<=k3;ni<='0';l2<='0';l3<='0';l4<='0';l5<='1';l6<='0';when “0101”=>fi<='0';si<='0';ti<='0';yi<='0';ni<=k3;l2<='0';l3<='0';l4<='0';l5<='0';l6<='1';when others=>null;end case;end process;end;12

7、“選擇”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kong is port(k:in std_logic;

s1,s2,f1,f2,m1,m2,n1,n2,y1,y2,t1,t2:in std_logic_vector(3 downto 0);

q:out std_logic;

a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0));end;architecture behav of kong is begin process(k)begin if k='1' then

a0<=m1;a1<=m2;a2<=f1;a3<=f2;a4<=s1;a5<=s2;q<='0';else

a0<=t1;a1<=t2;a2<=y1;a3<=y2;a4<=n1;a5<=n2;q<='1';end if;end process;13

end;

模塊連接截圖：

模塊是按照生活中的日歷與時(shí)鐘的走動(dòng)規(guī)律來(lái)連接的，“選擇”模塊的作用是讓時(shí)間和日期分屏顯示，“調(diào)整”模塊的作用是調(diào)整時(shí)間和日期的。

引腳綁定圖：

經(jīng)過(guò)分析，我們選擇按照實(shí)驗(yàn)電路結(jié)構(gòu)圖No.7進(jìn)行引腳的綁定，可知每個(gè)控制引腳在EDA實(shí)驗(yàn)箱上對(duì)應(yīng)的按鍵。

六、實(shí)訓(xùn)方法

1、設(shè)計(jì)每個(gè)小系統(tǒng)，調(diào)試、仿真、生成模塊。

2、按照各模塊的功能連接，調(diào)試。

3、引腳綁定，下載，調(diào)試。

4、調(diào)整，把日期時(shí)間調(diào)整到現(xiàn)在的日期時(shí)間上。按選擇鍵切換屏顯時(shí)間和日期。

七、實(shí)訓(xùn)心得體會(huì)：

通過(guò)本次EDA課程設(shè)計(jì)實(shí)訓(xùn)，在了解到百年歷的基本原理的同時(shí)，我還熟練掌握了Quartus II 軟件的使用方法，學(xué)會(huì)了怎么設(shè)計(jì)一個(gè)完整的系統(tǒng)，并且意識(shí)到作為二十一世紀(jì)的跨世紀(jì)電子信息工程專業(yè)人才，這些軟硬件的應(yīng)用操作常識(shí)是必不可少的。在此次實(shí)訓(xùn)的過(guò)程中，我雖然碰到不少困難和問(wèn)題，到最后還是經(jīng)過(guò)自己的不懈努力和在老師的指導(dǎo)與幫助下全部解決了。這次實(shí)訓(xùn)給我的最深的印象就是擴(kuò)大自己的知識(shí)面，了解更多與本專業(yè)有關(guān)的科技信息，與時(shí)代共同進(jìn)步，才能在將來(lái)成為有用的科技人才。

第三篇：EDA實(shí)訓(xùn)心得

實(shí)訓(xùn)心得

短暫的一周實(shí)訓(xùn)已經(jīng)過(guò)去了，對(duì)于我來(lái)說(shuō)這一周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對(duì)課本的理論知識(shí)深入了理解，而且還讓我對(duì)分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動(dòng)手能力，下面談一下就這一周實(shí)訓(xùn)中我自己的一些心得體會(huì)。

一周的實(shí)訓(xùn)已經(jīng)過(guò)去了，我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過(guò)自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問(wèn)題的基本方法，更重要的是掌握了VHDL語(yǔ)言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知識(shí)學(xué)習(xí)過(guò)程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識(shí)這樣才能在以后出去工作的實(shí)踐過(guò)程中有所成果。

最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來(lái)的不斷指導(dǎo)和同學(xué)的熱情幫助。總的來(lái)說(shuō)，這次實(shí)訓(xùn)我收獲很大。

同時(shí)，感謝大專兩年來(lái)所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識(shí)，更教會(huì)我做人的道理。

實(shí)訓(xùn)心得

這次EDA實(shí)訓(xùn)讓我感覺(jué)收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過(guò)的知識(shí)，而且還學(xué)到了怎樣運(yùn)用ＥＤＡ設(shè)計(jì)三種波形的整個(gè)過(guò)程和思路，更加強(qiáng)了我們動(dòng)手能力，同時(shí)也提高了我們的思考能力的鍛煉，我們?cè)趯?xiě)程序的同時(shí)還要學(xué)會(huì)要改程序，根據(jù)錯(cuò)誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì)，利用Verilog HDL語(yǔ)言編寫(xiě)程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開(kāi)發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過(guò)嚴(yán)格的波形仿真，以確保功能正常。

從整體上看來(lái)，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。通過(guò)此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來(lái)的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過(guò)程中，重來(lái)沒(méi)有耽擱過(guò)，我們遇到問(wèn)題問(wèn)他，他重來(lái)都是很有耐心，不管問(wèn)的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。最后祝愿甕老師身體健康，全家幸福。

實(shí)訓(xùn)心得

通過(guò)這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語(yǔ)言的結(jié)構(gòu)，語(yǔ)言規(guī)則和語(yǔ)言類型。對(duì)編程軟件的界面及操作有了更好的熟悉。在編程過(guò)程中，我們雖然碰到了很多困難和問(wèn)題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無(wú)法解決的困難與問(wèn)題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問(wèn)題的根源，才能解決問(wèn)題，還請(qǐng)教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。通過(guò)這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。

在此次實(shí)訓(xùn)的過(guò)程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問(wèn)題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過(guò)應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。

本次設(shè)計(jì)過(guò)程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問(wèn)設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠(chéng)摯地向甕老師致謝。

第四篇：EDA實(shí)訓(xùn)心得體會(huì)

EDA實(shí)訓(xùn)心得體會(huì)

經(jīng)過(guò)一周的EDA實(shí)訓(xùn)，我也基本掌握了這個(gè)軟件的使用方法，也體會(huì)到了這款軟件的實(shí)用性。如下是小編給大家整理的EDA實(shí)訓(xùn)心得體會(huì)，希望對(duì)大家有所作用。

EDA實(shí)訓(xùn)心得體會(huì)篇【一】

大三時(shí)候開(kāi)始了專業(yè)課的學(xué)習(xí)，其中EDA就是要學(xué)的一門(mén)專業(yè)課，課程剛開(kāi)始的時(shí)候，對(duì)EDA技術(shù)很陌生，也感到很茫然，也非常沒(méi)有信心，當(dāng)接觸到可編程器件的時(shí)候，看到大家同樣感到很迷惘。首先，通過(guò)對(duì)這門(mén)課程相關(guān)理論的學(xué)習(xí)，我掌握了EDA的一些基本的的知識(shí)，現(xiàn)代電子產(chǎn)品的性能越來(lái)越高，復(fù)雜度越來(lái)越大，更新步伐也越來(lái)越快。實(shí)現(xiàn)這種進(jìn)步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬(wàn)個(gè)晶體管；后者的核心就是電子設(shè)計(jì)自動(dòng)化EDA技術(shù),由于本門(mén)課程是一門(mén)硬件學(xué)習(xí)課程，所以實(shí)驗(yàn)必不可少。通過(guò)課程最后實(shí)驗(yàn)，我體會(huì)一些VHDL語(yǔ)言相對(duì)于其他編程語(yǔ)言的特點(diǎn)。

在接觸VHDL語(yǔ)言之前，我已經(jīng)學(xué)習(xí)了C語(yǔ)言，匯編語(yǔ)言，而相對(duì)于這些語(yǔ)言的學(xué)習(xí)，VHDL 具有明顯的特點(diǎn)。這不僅僅是由于VHDL 作為一種硬件描述語(yǔ)言的學(xué)習(xí)需要了解較多的數(shù)字邏輯方面的硬件電路知識(shí)，包括目標(biāo)芯片基本結(jié)構(gòu)方面的知識(shí)更重要的是由于VHDL 描述的對(duì)象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的，也可以是互為因果的。這表明，在任一時(shí)刻，電路系統(tǒng)可以有許多相關(guān)和不相關(guān)的事件同時(shí)并行發(fā)生。因此，任何復(fù)雜的程序在一個(gè)單CPU 的計(jì)算機(jī)中的運(yùn)行，永遠(yuǎn)是單向和一維的。因而程序設(shè)計(jì)者也幾乎只需以一維的思維模式就可以編程和工作了。

在學(xué)習(xí)的過(guò)程中，我深深體會(huì)到，學(xué)習(xí)不單單要將理論知識(shí)學(xué)扎實(shí)了，更重要的是實(shí)際動(dòng)手操作能力，學(xué)完了課本知識(shí)，我并沒(méi)有覺(jué)得自己有多大的提高，感覺(jué)學(xué)到的很沒(méi)用，我們現(xiàn)在學(xué)到的還很少，只是編寫(xiě)一些簡(jiǎn)單的程序。相反的，每次做完實(shí)驗(yàn)之后，都會(huì)感覺(jué)自己收獲不少，每次都會(huì)有問(wèn)題，因此，我認(rèn)為在老師今后的教學(xué)當(dāng)中，應(yīng)當(dāng)更加注重動(dòng)手實(shí)驗(yàn)，把理論與實(shí)踐很好的結(jié)合起來(lái)，才能使同學(xué)融會(huì)貫通?，F(xiàn)在感覺(jué)到對(duì)這門(mén)課還只有很少的認(rèn)識(shí)，所以希望很認(rèn)真的續(xù)下去。

EDA實(shí)訓(xùn)心得體會(huì)篇【二】

短暫的一周實(shí)訓(xùn)已經(jīng)過(guò)去了，對(duì)于我來(lái)說(shuō)這一周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對(duì)課本的理論知識(shí)深入了理解，而且還讓我對(duì)分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動(dòng)手能力，下面談一下就這一周實(shí)訓(xùn)中我自己的一些心得體會(huì)。一周的實(shí)訓(xùn)已經(jīng)過(guò)去了，我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過(guò)自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問(wèn)題的基本方法，更重要的是掌握了VHDL語(yǔ)言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知識(shí)學(xué)習(xí)過(guò)程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識(shí)這樣才能在以后出去工作的實(shí)踐過(guò)程中有所成果。

最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來(lái)的不斷指導(dǎo)和同學(xué)的熱情幫助?？偟膩?lái)說(shuō)，這次實(shí)訓(xùn)我收獲很大。

同時(shí)，感謝大專兩年來(lái)所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識(shí)，更教會(huì)我做人的道理。

這次EDA實(shí)訓(xùn)讓我感覺(jué)收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過(guò)的知識(shí)，而且還學(xué)到了怎樣運(yùn)用ＥＤＡ設(shè)計(jì)三種波形的整個(gè)過(guò)程和思路，更加強(qiáng)了我們動(dòng)手能力，同時(shí)也提高了我們的思考能力的鍛煉，我們?cè)趯?xiě)程序的同時(shí)還要學(xué)會(huì)要改程序，根據(jù)錯(cuò)誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì)，利用Verilog HDL語(yǔ)言編寫(xiě)程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開(kāi)發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過(guò)嚴(yán)格的波形仿真，以確保功能正常。

從整體上看來(lái)，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。通過(guò)此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來(lái)的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過(guò)程中，重來(lái)沒(méi)有耽擱過(guò)，我們遇到問(wèn)題問(wèn)他，他重來(lái)都是很有耐心，不管問(wèn)的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。最后祝愿甕老師身體健康，全家幸福。

通過(guò)這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語(yǔ)言的結(jié)構(gòu)，語(yǔ)言規(guī)則和語(yǔ)言類型。對(duì)編程軟件的界面及操作有了更好的熟悉。在編程過(guò)程中，我們雖然碰到了很多困難和問(wèn)題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無(wú)法解決的困難與問(wèn)題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問(wèn)題的根源，才能解決問(wèn)題，還請(qǐng)教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。通過(guò)這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。

在此次實(shí)訓(xùn)的過(guò)程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問(wèn)題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過(guò)應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。

本次設(shè)計(jì)過(guò)程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問(wèn)設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠(chéng)摯地向甕老師致謝。

第五篇：EDA實(shí)訓(xùn)心得

實(shí)訓(xùn)心得

本學(xué)期末我們進(jìn)行了EDA實(shí)訓(xùn)，我們組做的是四路智能搶答器，不過(guò)本次實(shí)訓(xùn)與以往最大的不同是在熟練并掌握Verilog硬件描述語(yǔ)言的基礎(chǔ)上，運(yùn)用Quartus軟件,對(duì)其進(jìn)行波形以及功能的仿真。我們組搶答器的設(shè)計(jì)要求是：可容納四組參賽者，每組設(shè)置一個(gè)搶答按鈕供搶答者使用，電路具有第一搶答信號(hào)的鑒別和鎖存功能，系統(tǒng)具有計(jì)分、倒計(jì)時(shí)和倒計(jì)時(shí)鎖存等電路，輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。整個(gè)系統(tǒng)至少有三個(gè)主要模塊：搶答鑒別模塊、搶答計(jì)時(shí)模塊、搶答計(jì)分模塊。

實(shí)訓(xùn)的第一天我們組三個(gè)人就開(kāi)始對(duì)搶答器的各部分源程序進(jìn)行調(diào)試，由于剛開(kāi)始對(duì)于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒(méi)有啥大的進(jìn)展，一直都在改程序中的錯(cuò)誤。在不停的重復(fù)的編譯、改錯(cuò)。拿著EDA修改稿、資料書(shū)檢查出錯(cuò)的地方，一邊又一遍的校對(duì)分析其中的錯(cuò)誤。

在實(shí)訓(xùn)中我們遇到了很多的問(wèn)題。為了解決這些問(wèn)題我和他們

兩個(gè)都在的想辦法通過(guò)各種渠道尋找解決問(wèn)題的方法。上網(wǎng)查資料、問(wèn)同學(xué)、圖書(shū)館查資料、問(wèn)老師、自己想辦法，其實(shí)最有效的方法還是自己去想那樣學(xué)到的東西才會(huì)更加的深刻記得時(shí)間也是最長(zhǎng)的，他人的幫助當(dāng)然是很好的，但只是暫時(shí)的要想真正的學(xué)到東西還是要靠自己去想辦法。不能一有問(wèn)題就希望要他人幫忙，一定自己先好好想想實(shí)在解決不了的再去問(wèn)老師找同學(xué)。

由于在一開(kāi)始的時(shí)候?qū)uartus2軟件的不熟悉耽誤了很多的時(shí)間，在接下來(lái)的幾天里遇到了不少的問(wèn)題。剛開(kāi)始的時(shí)候是源程序中的錯(cuò)誤一直在那改，好不容易幾個(gè)模塊中的錯(cuò)誤都一個(gè)個(gè)排除了，但當(dāng)把他們放到一起時(shí)問(wèn)題就又出現(xiàn)了。于是又開(kāi)始了檢查修改，可是弄了好長(zhǎng)時(shí)間也沒(méi)有弄明白，最后找了一個(gè)在實(shí)驗(yàn)室的同學(xué)說(shuō)是頂層文件有問(wèn)題。于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。最后對(duì)步驟已經(jīng)有了很熟練的掌握，很快就完成了程序編譯、仿真、下載到最后的調(diào)試。

“紙上談來(lái)終覺(jué)淺，絕知此事要躬行?！痹谶@短暫的兩周實(shí)訓(xùn)中深深的感覺(jué)到了自己要學(xué)的東西實(shí)在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識(shí)的欠缺導(dǎo)致了這次實(shí)訓(xùn)不是進(jìn)行的很順利，通過(guò)這次實(shí)訓(xùn)暴露了我們自身的諸多的不足之處，我們會(huì)引以為鑒，在以后的生活中更應(yīng)該努力的學(xué)習(xí)。

雖然實(shí)訓(xùn)僅僅進(jìn)行了兩個(gè)星期就匆匆的結(jié)束了，但在這兩個(gè)星期中收獲還是很多的。實(shí)訓(xùn)的目的是要把學(xué)過(guò)的東西拿出來(lái)用這一個(gè)星期的實(shí)訓(xùn)中不僅用了而且對(duì)于quartus2軟件的使用也更加的得

心應(yīng)手，這次實(shí)訓(xùn)提高了我們的動(dòng)手能力、理論聯(lián)系實(shí)際的能力、發(fā)現(xiàn)問(wèn)題分析問(wèn)題解決問(wèn)題的能力。實(shí)訓(xùn)只要你認(rèn)真做了都是對(duì)自己能力一次很大的提高。

本次設(shè)計(jì)過(guò)程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問(wèn)設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥，時(shí)刻在幫助著我們?nèi)ヌ岣咦约?。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅是我學(xué)習(xí)的楷模，并將積極影響我今后的學(xué)習(xí)和工作。在此誠(chéng)摯地向甕老師致謝。