第一篇：簡易數(shù)字頻率計設計報告

EDA技術(shù)基礎 簡易數(shù)字頻率計 必做實驗

電子信息科學與技術(shù)

物電學院

2011-06-24 湖北師范學院電工電子實驗教學省級示范中心電子版實驗報告

簡易數(shù)字頻率計

一．實驗要求

用Verilog硬件描述語言設計一個時序邏輯電路，能夠?qū)斎氲腡TL信號進行1s時長計數(shù)，將計數(shù)結(jié)果在數(shù)碼管上顯示，讓該電路循環(huán)運行，則數(shù)碼管顯示的就是輸入信號的頻率。

用標準DDS信號發(fā)生器輸入TTL信號，測試信號的頻率與DDS輸出設定的頻率比較，分析誤差以及誤差產(chǎn)生的原因。

顯示效果好，無閃爍，高位零不顯示。

二．方案原理圖

總體框圖：

三、主要部分原理說明及實驗步驟

根據(jù)原理圖，先把計數(shù)器模塊、顯示模塊、掃描模塊分別做出。對于計數(shù)器模塊因為要實現(xiàn)00000000~99999999的計數(shù)器，所以要用32bit，即要用

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個D觸發(fā)器。從而要用8個數(shù)碼管進行循環(huán)掃描顯示。對于1HZ的精密脈沖在低電平時，一方面和被測脈沖通過或門，當被測脈沖為高電平時門電路開啟，另一方面通過一個非門把計數(shù)器的清零端置1，計數(shù)器正常工作開始計數(shù)。高電平時對計數(shù)器清零的同時，把測得的數(shù)據(jù)送入BUFFER中進行顯示鎖存。數(shù)碼管的掃描時鐘由外部提供。在此基礎上把前面的0清除。

1、我在該設計中使用了一個或門作為門控電路，當輸入時鐘clka為低電平時，被測信號clk通過，當輸入時鐘clka為高電平時，被測信號被阻止。從clka端輸入的是一個24M的脈沖，經(jīng)過1HZ模塊處理后生成一秒赫茲信號（如下圖）

由這個信號來控制99999999計數(shù)器的清零和buffer中數(shù)據(jù)的更新以及被測信號的通過與阻止

其verilog語言代碼如下 module clk_1hz(clk,clked);input clk;output clked;reg clked;reg[31:0]jishu;always @(posedge clk)begin if(jishu==24000000)begin jishu=0;clked=1;end else begin jishu=jishu+1;clked=0;end end endmodule

2、門控電路部分

其verilog語言代碼如下

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module mynot(clk_1hz,nclk_1hz);input clk_1hz;output nclk_1hz;assign nclk_1hz=!clk_1hz;endmodule

99999999計數(shù)器計數(shù)在到達1S的瞬間，1HZ時鐘出現(xiàn)上升沿，控制緩存器將此時的計數(shù)值鎖存起來，然后送出顯示。很短一段時間后，1HZ時鐘恢復低電平，在這很短的時間內(nèi)1HZ時鐘經(jīng)非門也完成了計數(shù)器的清零，之后計數(shù)器又恢復計數(shù)狀態(tài)，進入下一秒的計數(shù)。

其verilog語言代碼如下 module mynot(clk_1hz,nclk_1hz);input clk_1hz;output nclk_1hz;assign nclk_1hz=!clk_1hz;endmodule

3、計數(shù)模塊

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99999999計數(shù)器是本次實驗的關鍵所在，它的主要功能是：在1hz精密時鐘和門控電路的控制下，在1s的時間內(nèi)，對輸入信號進行計數(shù)，1s后，由于門控電路的存在，計數(shù)器停止計數(shù) 其verilog語言代碼如下 module cnt99999999(clr,clk,q);input clr,clk;output [31:0]q;reg [31:0]q;always @(posedge clk or negedge clr)begin if(!clr)q[31:0]=0;else if(q[31:0]==31'H99999999)q[31:0]=q[31:0]+32'H66666667;else if(q[27:0]==27'H9999999)q[31:0]=q[31:0]+28'H6666667;else if(q[23:0]==24'H999999)

q[31:0]=q[31:0]+24'H666667;else if(q[19:0]==20'H99999)

q[31:0]=q[31:0]+20'H66667;else if(q[15:0]==16'H9999)

q[31:0]=q[31:0]+16'H6667;else if(q[11:0]==12'H999)

q[31:0]=q[31:0]+12'H667;else if(q[ 7:0]== 8'H99)

q[31:0]=q[31:0]+8'H67;else if(q[ 3:0]== 4'H9)

q[31:0]=q[31:0]+4'H7;else q[31:0]=q[31:0]+1;end endmodule

4、顯示數(shù)據(jù)緩沖buffer的設計

數(shù)據(jù)緩沖buffer的功能是當用計數(shù)器對輸入信號計數(shù)，這些數(shù)據(jù)都暫時存在這個里面，每當時鐘的上升沿到來的時候，它就向后面的模塊輸送數(shù)據(jù)，這樣就可以得到相對穩(wěn)定的顯示。

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其verilog語言代碼如下

module buff(in,clk,n1,n2,n3,n4,n5,n6,n7,n8);input clk;input [31:0]in;output [3:0]n1,n2,n3,n4,n5,n6,n7,n8;reg [3:0]n1,n2,n3,n4,n5,n6,n7,n8;

always @(posedge clk)begin begin n1=in[3:0];n2=in[7:4];n3=in[11:8];n4=in[15:12];n5=in[19:16];n6=in[23:20];n7=in[27:24];n8=in[31:28];end end endmodule

5、顯示部分

由于要用到8個數(shù)碼管對實驗結(jié)果進行顯示，我們可以設計一個譯碼模塊：

其verilog語言代碼如下 module yima(in,a,b,c,d,e,f,g,dp);input

[3:0]in;output a,b,c,d,e,f,g,dp;reg

a,b,c,d,e,f,g,dp;always @(in)begin case(in)

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4'b0000:{dp,g,f,e,d,c,b,a}=8'b00111111;4'b0001:{dp,g,f,e,d,c,b,a}=8'b00000110;4'b0010:{dp,g,f,e,d,c,b,a}=8'b01011011;4'b0011:{dp,g,f,e,d,c,b,a}=8'b01001111;4'b0100:{dp,g,f,e,d,c,b,a}=8'b01100110;4'b0101:{dp,g,f,e,d,c,b,a}=8'b01101101;4'b0110:{dp,g,f,e,d,c,b,a}=8'b01111101;4'b0111:{dp,g,f,e,d,c,b,a}=8'b00000111;4'b1000:{dp,g,f,e,d,c,b,a}=8'b01111111;4'b1001:{dp,g,f,e,d,c,b,a}=8'b01101111;default:{dp,g,f,e,d,c,b,a}=8'b01000000;endcase end endmodule 部分引腳功能的排列如下圖所示

數(shù)碼管的引腳排列 以上5部分就是頂層原理圖的主要部分

四、實驗總結(jié)

1、要用1HZ的精確時鐘不能直接接一個外接的信號源，這樣的誤差太大，只能將一個標準的24M的時鐘進行24分頻，才能的到相對穩(wěn)定的時鐘信號。

2、數(shù)據(jù)緩沖部分不能少，如果沒有這部分，將得不到想要的結(jié)果，數(shù)碼管上會出現(xiàn)一排亂跳的數(shù)字。

3、在整個實驗設計過程中，我發(fā)現(xiàn)只要弄清楚所需要的幾個模塊，然后將模塊分開來進行生成，設計也并不是想象中的那么難。

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4、在此程序設計中，對各個模塊的功能有針對性的設計思路有了一定的提高，對于一個程序的需要哪些功能模塊，需要什么樣的輸入輸出，都比以前有了一定的提高。

5、學EDA已經(jīng)有一學期了，現(xiàn)在對那些原理框圖并不陌生了，現(xiàn)在也可以寫一些簡單的代碼。我發(fā)現(xiàn)只要我們認真的去學習，虛心的的去請教他人，我們誰都可以把這門課學好。雖然在學習這門課以及做實驗的過程中，我們往往會遇到種種困難，但是當實驗結(jié)果與現(xiàn)象出來的那一剎那，我們就會感受那成功的快樂。

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第二篇：verilog簡易數(shù)字頻率計報告

一、實驗原理

根據(jù)原理圖，將計數(shù)器模塊、顯示模塊、掃描模塊、譯碼器模塊等分別做出。其原理是在1S內(nèi)用待測信號給計數(shù)器計數(shù)，并在一秒結(jié)束時給計數(shù)器清零，計出來用緩存器緩存，在數(shù)碼管中顯示出來。

二、方案論證

一、通過50M的時鐘進行計數(shù)獲得精密的1HZ——計數(shù)器用Verilog HDL語言實現(xiàn)在1HZ為底電平時計數(shù)——門控電路用或門開啟——1HZ為高電平時進行數(shù)據(jù)鎖存與顯示——利用Verilog HDL語言使前面的0不顯示。

計數(shù)器用Verilog HDL語言在寫代碼時可以用復制粘貼的方法可以簡便的實現(xiàn)。通過50M的時鐘進行計數(shù)獲得精密的1HZ后只是經(jīng)過很短的時間內(nèi)進行計數(shù)器的清零及數(shù)據(jù)的瑣存，并且得到的是1HZ的精密時鐘。把鎖存的數(shù)據(jù)進行清0的轉(zhuǎn)換后利用分時掃描，后通過數(shù)碼管譯碼顯示。

說明：

Cnt9999：0000~9999計數(shù)器； Buffer：鎖存器； Scan:掃描顯示 共8個模塊

三、實驗步驟

一、計數(shù)器模塊 計數(shù)器模塊的仿真波形

二、鎖存模塊

利用32位的D觸發(fā)器進行儲存計數(shù)器送給它的數(shù)據(jù)。在時鐘為上升沿的時候觸發(fā)保存數(shù)據(jù)。鎖存模塊的源代碼：

module buffer_32(clr,clear,in,out);input

clear,clr;input[31:0] in;output[31:0] out;reg[31:0]

out;always@(posedge clear or negedge clr)

if(!clr)out<=0;

//else if(clear)out=in;

else out<=in;

endmodule

三、轉(zhuǎn)化清零模塊 波形仿真波形

module cnt9999(clr,clk,q,c);

input clr,clk;output c;output [15:0]q;reg c;reg [15:0]q;

always @(posedge clk or negedge clr)begin

if(!clr)begin q[15:0]<=0;c<=1'b0;end

else if(q[15:0]==16'H9999)begin q[15:0]<=0;c<=1'b1;end

else if(q[11:0]==12'H999)begin q[15:0]<=q[15:0]+12'H667;c<=1'b0;end

else if(q[7:0]== 8'H99)begin q[15:0]<=q[15:0]+8'H67;c<=1'b0;end

else if(q[3:0]== 4'H9)begin q[15:0]<=q[15:0]+4'H7;c<=1'b0;end

else begin q[15:0]<=q[15:0]+1'b1;c<=1'b0;end end endmodule

四、掃描顯示模塊

把存儲的數(shù)據(jù)分別分給8個數(shù)碼管，利用循環(huán)掃描即可顯示出所要顯示的數(shù)據(jù)。

掃描顯示模塊的仿真波形

module scan(clk,q);input clk;output [2:0]q;reg

[2:0]q;

always @(posedge clk)

begin

q=q+1;

end

endmodule

四、引腳分配

五、實驗總結(jié)

頻率就是信號在1s內(nèi)發(fā)生相同變化的次數(shù)，簡易頻率計就是基于這個原理設計的。我們先產(chǎn)生一個低電平為1s，高電平為1/50M秒的周期信號clk，用該信號與待測信號相與作為計數(shù)器的輸入時鐘，并把clk的上升沿作為緩存器的開關，把clk的高電平作為計數(shù)器的清零信號，這樣就能保證緩沖器中存放的始終是待測信號在一秒內(nèi)的跳變次數(shù)，也即待測信號的頻率。

實驗的原理盡管很清楚，但真正看到實驗現(xiàn)象還是經(jīng)歷了一番波折，在寫8選1數(shù)據(jù)選擇器的時候，定義模塊端口時，由于疏忽，把四位位寬漏寫成了1位，結(jié)果在數(shù)碼管上顯示的始終只有0和1兩種數(shù)字。為了改正這個錯誤，我把程序的主要模塊都檢查了一遍，結(jié)果不管怎么改實驗現(xiàn)象都沒有出來，這讓我郁悶了很長一段時間，原理明明是對的，為什么就沒有效果呢？最后我把整個程序都打印出來，一行一行地檢查，最后終于找到了癥結(jié)所在，就是8選1數(shù)據(jù)選擇器的位寬弄錯了！經(jīng)歷了這次錯誤，讓我明白了寫程序還是不能大意，8選1數(shù)據(jù)選擇器雖然簡單，卻因為位寬這個小小的錯誤讓我浪費了很長的時間，檢查錯誤時也因為其簡單而沒有認真對待。

第三篇：基于FPGA的簡易數(shù)字頻率計

EDA 簡易數(shù)字頻計 設計性實驗 2008112020327 ** 電子信息科學與技術(shù)

物電

電工電子中心2009年5月繪制

2008．6．10 湖北師范學院電工電子實驗教學省級示范中心電子版實驗報告

簡易數(shù)字頻率計設計

一．任務解析

通過對選擇題的分析，認為該簡易數(shù)字頻率計應該能達到以下要求： 1． 準確測出所給的方波信號的頻率（1HZ以上的信號）。2． 在顯示環(huán)節(jié)上，應能實現(xiàn)高位清零功能。3． 另外還有一個總的清零按鍵。

二．方案論證

本實驗中所做的頻率計的原理圖如上圖所示。即在一個1HZ時鐘信號的控制下，在每個時鐘的上升沿將計數(shù)器的數(shù)據(jù)送到緩沖器中保存起來，再送數(shù)碼管中顯示出來。

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在本實驗中，用到過幾中不同的方案，主要是在1HZ時鐘信號的選擇和計數(shù)器清零環(huán)節(jié)上：

1． 在實驗設計過程中，考濾到兩種1HZ時鐘信號其波形如下圖所

對于上術(shù)的兩種波形，可以調(diào)整各項參數(shù)來產(chǎn)生兩種1HZ時鐘信號。最后通過實驗的驗證發(fā)現(xiàn)第二種波形對于控制緩沖器獲得數(shù)據(jù)和控制計數(shù)器清零更易實現(xiàn)。并且，用第二種波形做為時鐘信號，可以在很短的高電平時間內(nèi)對計數(shù)器清零，在低電平時間內(nèi)讓計數(shù)器計數(shù)，從面提高測量的精度。而用第一種波形則不易實現(xiàn)這個過程。

2．在計數(shù)器的清零過程中，也有兩個方案，分別是能通過緩沖器反回一個清零信號，另一個是在時鐘的控制下進行清零。最終通過實驗發(fā)現(xiàn)，用時鐘進行清零更易實現(xiàn)。因為如果用緩沖器反回一個清零信號，有一個清零信號歸位問題，即當緩沖器反回一個低電平清零信號時，計數(shù)器實現(xiàn)清零，但不好控制讓緩器沖的清零信號又回到高電平，否則計數(shù)器就一直處于清零狀態(tài)面不能正常計數(shù)了。

三．實驗步驟

通過上分析后，實驗分為以下幾步：

1．1HZ時鐘信號的產(chǎn)生（產(chǎn)生該信號的模塊如下）：

module ones(clk,clkout);input clk;output clkout;parameter parameter N=24000000;n=24;

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reg [n:0]cnt;reg clkout;

always @(posedge clk)begin if(cnt==N)else end endmodule begin cnt=0;

clkout=1;clkout=0;end

end begin cnt=cnt+1;最終產(chǎn)生的信號的波形：

2． 計數(shù)模塊。其主要公能是在每個被測信號的上升沿自動加一，并且有一個清零信號的輸入端，在1HZ時鐘信號的高電平時間里進行清零。模塊如下：

module count_99999999(sign,clr,b0,b1,b2,b3,b4,b5,b6,b7);input sign,clr;output [3:0]b0,b1,b2,b3,b4,b5,b6,b7;reg [3:0]b0,b1,b2,b3,b4,b5,b6,b7;always @(posedge sign or posedge clr)

if(clr)begin b0=0;b1=0;b2=0;b3=0;b4=0;b5=0;b6=0;b7=0;end else begin if(b0<9)b0=b0+1;else begin b0=0;if(b1<9)

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b1=b1+1;else begin b1=0;if(b2<9)b2=b2+1;else begin

b2=0;

if(b3<9)

b3=b3+1;

else begin

b3=0;

if(b4<9)

b4=b4+1;

else begin

b4=0;

if(b5<9)

b5=b5+1;

else begin

b5=0;

if(b6<9)

b6=b6+1;

else begin

b6=0;

if(b7<9)

b7=b7+1;

else b7=0;

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end

end

end

end

end

end end

end endmodule 如果要訪真該模塊，要設定較長的訪真時間，故在此不進行軟件訪真，只在實驗箱上進行實驗。

3． 數(shù)據(jù)緩沖模塊。在每個秒級門控信號的上升沿接收計數(shù)器的數(shù)據(jù)，并送到驅(qū)動八個數(shù)碼管的顯示模塊里。

module fre_count(clk,clr,b0,b1,b2,b3,b4,b5,b6,b7,a0,a1,a2,a3,a4,a5,a6,a7);input clk,clr;input [3:0]b0,b1,b2,b3,b4,b5,b6,b7;output [3:0]a0,a1,a2,a3,a4,a5,a6,a7;reg clro;reg [3:0]a0,a1,a2,a3,a4,a5,a6,a7;always @(posedge clk or negedge clr)//clk應該為1HZ的信號// begin if(!clr)

begin

a0<=0;a1<=0;a2<=0;a3<=0;a4<=0;a5<=0;a6<=0;a7<=0;end else

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end begin a0<=b0;a1<=b1;a2<=b2;a3<=b3;a4<=b4;a5<=b5;a6<=b6;a7<=b7;end endmodule 在此模塊中用了到了<=阻塞賦值的方式。

4.編寫控制高位清零的模塊，利用在掃描模塊中控制SEL的值來實現(xiàn)高位清零。即先從高位開始判斷，當只有個位有數(shù)據(jù)時，SEL只能等于0，當只有個位和十位有數(shù)據(jù)時，SEL要小于1，依此類推，實現(xiàn)高位清零功能。module scan(clk,a1,a2,a3,a4,a5,a6,a7,sel);input clk;input [3:0]a1,a2,a3,a4,a5,a6,a7;output [2:0]sel;reg [2:0]sel;always @(posedge clk)if({a1,a2,a3,a4,a5,a6,a7}==0000000)sel=0;else if({a2,a3,a4,a5,a6,a7}==000000)if(sel<1)sel=sel+1;else sel=0;else if({a3,a4,a5,a6,a7}==00000)if(sel<2)sel=sel+1;else sel=0;else if({a4,a5,a6,a7}==0000)if(sel<3)sel=sel+1;

第7頁，共11頁 湖北師范學院電工電子實驗教學省級示范中心電子版實驗報告

else sel=0;else if({a5,a6,a7}==000)if(sel<4)sel=sel+1;else sel=0;else if({a6,a7}==00)if(sel<5)sel=sel+1;else sel=0;else if({a7}==0)if(sel<6)sel=sel+1;else sel=0;else sel=sel+1;endmodule 5.上述三個模塊為本次實驗的主要模塊。除此，還用到了，譯碼，數(shù)據(jù)選擇器模塊。相應的模塊代碼省略。

6.所有模塊都寫完后，就是寫頂層文件。

module top(clk,clr,sig_in,a,b,c,d,e,f,g,dp,sel);input clk,clr,sig_in;output [2:0]sel;output a,b,c,d,e,f,g,dp;

wire clk1,clk2,clk3;wire [2:0]sel_sign;wire [3:0] QA,QB,QC,QD,QE,QF,QG,QH;wire [3:0] b0_o,b1_o,b2_o,b3_o,b4_o,b5_o,b6_o,b7_o;wire [3:0] org_data;

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assign sel=sel_sign;assign clk3=clk;

fre_count frequence(.clk(clk2),.clr(clr),.b0(b0_o),.b1(b1_o),.b2(b2_o)，.b3(b3_o),.b4(b4_o),.b5(b5_o),.b6(b6_o),.b7(b7_o),.a0(QA),.a1(QB)，count_99999999 mycounter(.sign(sig_in),.clr(clk2),.b0(b0_o),.b1(b1_o),.a2(QC),.a3(QD),.a4(QE),.a5(QF),.a6(QG),.a7(QH));.b2(b2_o),.b3(b3_o),.b4(b4_o),.b5(b5_o),.b6(b6_o),.b7(b7_o));

clk_div clksource(.clk(clk3),.clko1(clk1));

ones ones_con(.clk(clk3),.clkout(clk2));scan myscan(.clk(clk1),.a1(QB),.a2(QC),.a3(QD),.a4(QE),.a5(QF),.a6(QG),.a7(QF),.sel(sel_sign));mux81 mymux81(.sel(sel_sign),.a(QA),.b(QB),.c(QC),.d(QD),.e(QE),.f(QF),.g(QG),.h(QH),.out(org_data));

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decode3_8 decode(.org(org_data),.a(a),.b(b),.c(c),.d(d),.e(e),.f(f),.g(g),.dp(dp));

endmodule

7． 寫完了全部代碼后，就是器件選擇，分配引腳，下載程序，最后在實驗箱上進行實驗。

在實驗的驗證過程中，用到了DDS函數(shù)信號發(fā)生器，從其TTL輸出端輸出各種不同頻率的方波信號，接入接簡易頻率計的被測信號輸入端，在八個數(shù)碼管上顯示出相應的測量結(jié)果。

四．結(jié)果分析

在上述實驗過程中，我們選取了若干組不同的TTL輸出進行測量，發(fā)現(xiàn)當被測信號的頻率不小于1HZ時，簡易頻率計可以精確的測出被測信號的頻率。但是，當被測信號小于1HZ時，顯示的測量結(jié)果在0和1之間跳動，不穩(wěn)定。分析簡易頻率計的結(jié)構(gòu)可知，在如下圖所示波形關系中，當被測信號的頻率小于1HZ時，在秒級門控信號的一個周期內(nèi)，計數(shù)器要么能計數(shù)一次，要么計數(shù)零次，因而不能準確的測出被測信號的頻率。

五．經(jīng)驗總結(jié)

1.本實驗中的頻率計由于其在結(jié)構(gòu)上存在缺限，因而在測量小于1HZ的信號時，會有較大的誤碼差，在測量頻率大于1HZ信號時，也可能存1HZ誤差，其原因在于如果在一個秒級門控信號的周期內(nèi)，被測信號的上升沿的個數(shù)正好

第10頁，共11頁 湖北師范學院電工電子實驗教學省級示范中心電子版實驗報告

和其周數(shù)相同，則測量結(jié)果是準確的，如果上升沿的個數(shù)比周期數(shù)多一，則測量結(jié)果比實際值大一。

2.提高測量精度的另一個關鍵地方在所產(chǎn)生的秒級門控信號的精度。只有所產(chǎn)生的秒級門控信號的低電平時間長度為嚴格的一秒時，測量結(jié)果才會更精確。由于實驗箱上所使用的晶振不是嚴格等于24MHZ，因而可用示波器測出晶振的準確頻率后，再在parameter

N=24000000;語句中改變N的值。也可以在實驗中逐漸調(diào)整N的值，直到測量結(jié)果最精確為止。最終我們的實驗中，N的值取的是24000351。

3.對于高位清零功能的加入，正是儀器設計人性化的一個體現(xiàn)。如果沒有這個功能，再未顯示數(shù)據(jù)的數(shù)碼管也一直處于工作狀態(tài)，一則是對資源的亂費，二則是會減少器件的使用壽命。

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第四篇：簡易數(shù)字頻率計（數(shù)字電路課程設計）

數(shù)字電路課程設計報告

1)設計題目

簡易數(shù)字頻率計

2)設計任務和要求

要求設計一個簡易的數(shù)字頻率計，測量給定信號的頻率，并用十進制數(shù)字顯示，具體指標為：

1)測量范圍：1HZ—9.999KHZ，閘門時間1s；

HZ—99.99KHZ，閘門時間0.1s；

HZ—999.9KHZ，閘門時間10ms；

KHZ—9999KHZ，閘門時間1ms；

2)顯示方式：四位十進制數(shù)

3)當被測信號的頻率超出測量范圍時,報警.3)原理電路和程序設計：

（1）整體電路

數(shù)顯式頻率計電路

（2）單元電路設計；

（a）時基電路

(b)放大邏輯電路

(c)計數(shù)、譯碼、驅(qū)動電路

（3）說明電路工作原理;

四位數(shù)字式頻率計是由一個CD4017（包含一個計數(shù)器和一個譯碼器）組成邏輯電路，一個555組成時基電路，一個9014形成放大電路，四個CD40110（在圖中是由四個74LS48、四個74LS194、四個74LS90組成）及數(shù)碼管組成。

兩個CD40110串聯(lián)成一個四位數(shù)的十進制計數(shù)器，與非門U1A、U1B構(gòu)成計數(shù)脈沖輸入電路。當被測信號從U1A輸入，經(jīng)過U1A、U1B兩級反相和整形后加至計數(shù)器U13的CP+，通過計數(shù)器的運算轉(zhuǎn)換，將輸入脈沖數(shù)轉(zhuǎn)換為相應的數(shù)碼顯示筆段，通過數(shù)碼管顯示出來，范圍是1—9。當輸入第十個脈沖，就通過CO輸入下一個CD40110的CP+，所以此四位計數(shù)器范圍為1—9999。

其中U1A與非門是一個能夠控制信號是否輸入的計數(shù)電路閘門，當一個輸入端輸入的時基信號為高電平的時候，閘門打開，信號能夠通過；否則不能通過。

時基電路555與R2、R3，R4、C3組成低頻多諧振蕩器，產(chǎn)生1HZ的秒時基脈沖，作為閘門控制信號。計數(shù)公式：來確定。

與非門U2A與CD4017組成門控電路，在測量時，當時基電路輸出第一個時基脈沖并通過U2A反相后加至CD4017的CP，CD4017的2腳輸出高電平從而使得閘門打開。1s后，時基電路送來第二個脈沖信號，CD4017的2腳變?yōu)榈碗娖?，閘門關閉，測量結(jié)束。數(shù)碼管顯示即為所測頻率。當555第三個脈沖送過來的時候，電路保持間歇1S，第四個脈沖后高電平加至R，使計數(shù)器復位。為下一次計算準備。

（4）元件選擇。

資

料

元

件

標號

封裝

數(shù)量

芯片

CD40110

GK7491AG

陶瓷熔扁平

CD4017

62F2X6KE4

陶瓷熔扁平

74LS00

陶瓷熔扁平

74LS10

陶瓷熔扁平

NE555

K104G4

雙列直插型號

顯示器

七段共陰數(shù)碼管

電阻

300Ω

1KΩ

5.1KΩ

10KΩ

100KΩ

1MΩ

10KΩ(滑動)

電容

1000PF

0.1μF

100μF

二極管

1N4148

發(fā)光LED

開關

單刀雙擲

導線

導線

若干

三極管

9014

電源

12V直流電源

4)電路和程序調(diào)試過程與結(jié)果：

a)、設計邏輯流程：

b)、理論波形圖：

c)、仿真波形圖：

1)、時基電路

2）、未、已經(jīng)過施密特的波形：

d)、誤差分析：

本實驗的誤差來自多方面的原因：一、時基電路NE555的滑動變阻器調(diào)節(jié)導致誤差；二、閘門開放時間與信號輸入時間的沖突導致測量不準確；三、整體電路的阻抗、容抗對電路信號的影響。

對于第一點，先計算相關的滑動變阻器的相應阻值大小，然后可以在關閉電源的情況下用萬用表測量后才進行測量；第二點有點系統(tǒng)的偶然性；第三點可以盡量減少電路布局，從而減少相應的影響。

5)總結(jié)

這個電路多處使用了集成IC芯片，讓電路更加簡潔明了，并且提高了電路的安全性、可行性，減少了整個電路的功耗和整個電路的布線。但是此電路沒有完全地符合實驗要求：首先，整個電路沒有施密特觸發(fā)器，輸入信號放大電路，數(shù)碼管的小數(shù)點驅(qū)動，滿位報警電路。因此我首先加入以三極管9014為核心的放大電路；然后用74LS00兩個雙輸入與非門構(gòu)成施密特觸發(fā)器，對輸入信號進行整形；對于報警電路，由于集成IC沒有譯碼電路引腳，所以選擇了一個8輸入與非門和一個74LS00結(jié)成，這樣可以充分考慮到唯一性；還有就是它的計數(shù)不是直接顯示頻率，而是顯示一個數(shù)字，再與閘門的時候計算才可以得出真正的頻率。

總體來說，電路還是存在一點小問題沒有得到很好的解決，因為74LS00組成的施密特觸發(fā)器沒有很好地整形波，在示波器上出現(xiàn)脈沖波，還得于計算，可以改為以NE555組成的施密特電路。改用其他的數(shù)碼管驅(qū)動，從而驅(qū)動小數(shù)點。

通過這次實驗，讓我認識到數(shù)字電路的萬千變化，集成IC的推出，大大提高安全性和可行性。理解了科學就是力量。最主要是學習到設計電路的思想以為加強自己的焊接能力。讓自己的電子技術(shù)更上一層樓。

附錄：完整的電路PCB圖，完整的源程序名列表（不需要把源程序打印出來，作為電子文檔提交）。

附錄一：

附錄二：

第五篇：EDA簡易數(shù)字頻率計~課設報告

EDA課程設計~簡易數(shù)字頻率計

《EDA技術(shù)》課程設計報告

題目：簡易數(shù)字頻率計

專業(yè)：

本組成員：

簡述

EDA課程設計~簡易數(shù)字頻率計

隨著數(shù)字電子技術(shù)的發(fā)展，頻率測量成為一項越來越普遍的工作，因此測頻計常受到人們的青睞。目前許多高精度的數(shù)字頻率計都采用單片機加上外部的高速計數(shù)器來實現(xiàn)，然而單片機的時鐘頻率不高導致測頻速度比較慢，并且在這種設計中，由于PCB版的集成度不高，導致PCB板走線長，因此難以提高計數(shù)器的工作頻率。為了克服這種缺點，大大提高測量精度和速度，我們可以設計一種可編程邏輯器件來實現(xiàn)數(shù)字頻率計。

EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件語言為系統(tǒng)邏輯描述的主要方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件設計的電子系統(tǒng)到硬件系統(tǒng)的設計，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。其設計的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應用。以QUARTUSII軟件為設計平臺，采用VHDL語言實現(xiàn)數(shù)字頻率計的整體設計。

EDA技術(shù)已經(jīng)廣泛應用于模擬與數(shù)字電路系統(tǒng)等許多領域。電子設計自動化是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設計的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關，它吸收了計算機科學領域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，促進了工程發(fā)展。EDA的一個重要特征就是使用硬件描述語言（HDL）來完成的設計文件，VHDL語言是經(jīng)IEEE確認的標準硬件語言，在電子設計領域受到了廣泛的接受。

1.設計概述

EDA課程設計~簡易數(shù)字頻率計

1.1設計原理

在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關系，因此，頻率的測量就顯得更為重要。測量頻率的方法有多種,其中電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。

數(shù)字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法即測周期法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，通常采用計數(shù)器、數(shù)據(jù)鎖存器及控制電路實現(xiàn)，并通過改變計數(shù)器閥門的時間長短在達到不同的測量精度；間接測頻法適用于低頻信號的頻率測量。

本設計中使用的就是直接測頻法，即用計數(shù)器在計算1s內(nèi)輸入信號周期的個數(shù)，其測頻范圍為1Hz~9999Hz。

1.2原理框圖

1.3 系統(tǒng)原理圖

系統(tǒng)原理圖仿真

EDA課程設計~簡易數(shù)字頻率計

分析說明：clk為1HZ，待測信號sig為10HZ 1.5 引腳圖

2.設計思路

頻率測量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。這就要求測頻控制信號發(fā)生器testpl的計數(shù)使能信號tsten能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器cnt10的使能端en進行同步控制。當tsten為高電平“1”時，允許計數(shù)；為低電平“0”時停止計數(shù)，并保持其計數(shù)結(jié)果。在停止計數(shù)期間，首先需要一個鎖存信號load的上跳沿將計數(shù)器在前1 秒種的計數(shù)值鎖存進16位鎖存器reg16b中。鎖存信號之后，必須有一個清零信號clr_cnt對計數(shù)器進行清零，為下1 秒的計數(shù)操作做準備。，然后由外部數(shù)碼管控制器ledcom控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。

3.模塊劃分

3.1 測頻控制信號發(fā)生器testpl模塊：

輸入端clk收到1Hz信號后，其輸出端testen控制各個cnt10的使能，clr_cnt控制各個cnt10的清零，load控制鎖存器內(nèi)數(shù)據(jù)的輸出。

仿真圖如下：

EDA課程設計~簡易數(shù)字頻率計

3.2 十進制計數(shù)器cnt10模塊：

有一時鐘使能輸入端en，用于鎖定計數(shù)值。當高電平“1”時計數(shù)允許計數(shù)，低電平“0”時禁止計數(shù)。多位十進制計數(shù)器時，最低位的計數(shù)器的clk端輸入被測信號，各計數(shù)器的進位輸出端c10將信號輸?shù)较乱晃皇M制計數(shù)器cnt10的輸入端clk，最高位十進制計數(shù)器cnt10的進位輸出端c10不處理。

仿真圖如下：

3.3 16位鎖存器reg16b模塊：將已有16 位bcd碼存在于此模塊的輸入口din[15..0]，在信號load的上升沿后即被鎖存到寄存器reg16b的內(nèi)部，并由reg16b的輸出端dout[15..0]輸出，設置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。

仿真圖如下：

EDA課程設計~簡易數(shù)字頻率計

3.4 數(shù)碼管控制器ledcom模塊：兩個輸入端一個為datain[15..0]，另一個為數(shù)碼管顯示選擇的掃描頻率輸入端clk，輸出端為數(shù)碼管選擇信號com[3..0]和對應顯示的數(shù)碼管的BCD碼信號端dataout[3..0]，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，實現(xiàn)穩(wěn)定顯示。

仿真圖如下：

3.5

譯碼器ymq模塊：輸入端d_in[3..0]將接收BCD碼信號,譯碼后輸出端d_out[7..0]輸出8為7段數(shù)碼管信號，其中輸出的第8位均為高電平“1”可以使四個數(shù)碼管的小數(shù)點不顯示。經(jīng)譯碼器的處理輸出后數(shù)碼管顯示相應的數(shù)值。

EDA課程設計~簡易數(shù)字頻率計

4.VHDL頂層文件：

library ieee;use ieee.std_logic_1164.all;entity lx is port(clk: in std_logic;led: out std_logic_vector(7 downto 0);ledc: out std_logic_vector(2 downto 0));end lx;architecture art of lx is--十進制計數(shù)器

component cnt10--待調(diào)用的有時鐘使能的十進制計數(shù)器端口定義

port(clk,clr,en: in std_logic;q: out std_logic_vector(3 downto 0);c10: out std_logic);end component;--16位鎖存器

component reg16b--待調(diào)用的32位鎖存器端口定義 port(load: in std_logic;din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end component;--測頻控制器

component testpl--待調(diào)用的測頻控制信號發(fā)生器端口定義 port(clk:in std_logic;

EDA課程設計~簡易數(shù)字頻率計

tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end component;--數(shù)碼管選擇器

component ledcom--待調(diào)用的數(shù)碼管選擇器端口定義 port(clk:in std_logic;datain: in std_logic_vector(15 downto 0);dataout: out std_logic_vector(3 downto 0);sel: out std_logic_vector(2 downto 0));end component;--譯碼器

component ymq--待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0);d_out: out std_logic_vector(7 downto 0));end component;signal clk1,clk2,clk3: std_logic;--clk1為1Hz信號,clk2為被測信號,clk3為數(shù)碼管掃描信號

signal tsten,clr,load: std_logic;signal c1,c2,c3,c4: std_logic;signal qout,rout: std_logic_vector(15 downto 0);signal datao: std_logic_vector(3 downto 0);begin u0:testpl port map(clk1,tsten,clr,load);u1:cnt10 port map(clk2,clr,tsten,qout(3 downto 0),c1);u2:cnt10 port map(c1,clr,tsten,qout(7 downto 4),c2);u3:cnt10 port map(c2,clr,tsten,qout(11 downto 8),c3);u4:cnt10 port map(c3,clr,tsten,qout(15 downto 12),c4);u5:reg16b port map(load,qout(15 downto 0),rout);u6:ledcom port map(clk3,rout,datao,ledc);u8:ymq port map(datao,led);end art;

5.心得體會

這次課程設計中，我不僅復習鞏固了課堂所學的理論知識，提高

EDA課程設計~簡易數(shù)字頻率計

了對所學知識的綜合應用能力，并從根本上了解了VHDL語言的一些基本用法，應用了原來不會或者不熟練的句型，如if句，case句等，也學會了一些基本功能的實現(xiàn)方法，如分頻，狀態(tài)控制等等，從另外一個角度重新審視了上學期完全從硬件角度出發(fā)的電路設計，明白了軟硬件之間的交互。通過這個課題，對系統(tǒng)框圖、邏輯流程圖、狀態(tài)轉(zhuǎn)移圖的設計有了一定的了解。也懂得了系統(tǒng)的前期設計對于后續(xù)的編程和調(diào)試的重要性。

本課題采用了自下而上的設計方法，根據(jù)系統(tǒng)對硬件的要求，畫出系統(tǒng)控制流程圖；然后根據(jù)控制流程圖，分化模塊，利用模塊實現(xiàn)功能；最后進行仿真和調(diào)試。

每個成功的背后都要面對無數(shù)次的失敗，這次課設也不例外。雖然遇到不少問題與困難，但通過老師以及同學的幫助，都一一得到順利地解決。我想這必定會為將來的實踐積累寶貴的經(jīng)驗和教訓。總之，這次課設我們都受益匪淺。整個過程氛圍濃厚，本人也態(tài)度十分認真，積極向老師和同學求教并在此過程中收獲良多，能夠進一步了解和使用一門與硬件直接打交道的基本語言對我們將來的學習和工作都會十分有益。

6.五個模塊的程序源代碼

6.1 測頻控制信號發(fā)生器

EDA課程設計~簡易數(shù)字頻率計

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic;--1Hz信號

tsten:out std_logic;--計數(shù)器使能信號 clr_cnt:out std_logic;--計數(shù)器清零信號 load:out std_logic);--鎖存器輸出控制信號 end testpl;architecture art of testpl is signal div2clk:std_logic;begin process(clk)begin if clk'event and clk='1'then div2clk<=not div2clk;--div2clk為2Hz end if;end process;process(clk ,div2clk)begin if(clk='0'and div2clk='0')then clr_cnt<='1';--當div2clk與clk同時為零時計數(shù)器清零 else clr_cnt<='0';--當div2clk處于的高電平時計數(shù)器計數(shù) end if;end process;load<=not div2clk;--鎖存器輸出與計數(shù)器使能信號反相 tsten<=div2clk;end art;

有時鐘使能的十進制計數(shù)器

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port(clk,clr,en: in std_logic;--clk:計數(shù)器時鐘，clr:清零信號,en:計數(shù)使能信號

q: out std_logic_vector(3 downto 0);--q:4位計數(shù)結(jié)果輸出

EDA課程設計~簡易數(shù)字頻率計

c10: out std_logic);--計數(shù)進位

end cnt10;architecture art of cnt10 is signal cqi: std_logic_vector(3 downto 0);begin process(clk,clr)begin if clr='1' then cqi<=“0000”;--當輸入的clr_cnt為低電平0時清零

elsif clk'event and clk='1' then if en='1' then--當輸入的tesen為高電平1時允許計數(shù)

if(cqi<9)then cqi<=cqi+1;else cqi<=“0000”;--等于9則計數(shù)器清零

end if;--當輸入的tesen為低電平0時禁止計數(shù)，鎖定計數(shù)值 end if;end if;end process;--產(chǎn)生進位 process(cqi)begin if cqi=“1001” then c10<='1';--當加的9時產(chǎn)生進位輸出 else c10<='0';end if;end process;q<=cqi;end art;

16位鎖存器

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port(load: in std_logic;--輸出鎖存控制信號 din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end reg16b;

EDA課程設計~簡易數(shù)字頻率計

architecture art of reg16b is begin process(load,din)begin if load'event and load='1'then--load為高電平時teten為低電平，計數(shù)器禁止

dout<=din;--鎖存輸入的數(shù)據(jù) end if;end process;end art;

6.4 數(shù)碼管控制器

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ledcom is port(clk:in std_logic;--數(shù)碼管掃描頻率

datain: in std_logic_vector(15 downto 0);--鎖存器輸入的16位信號 dataout: out std_logic_vector(3 downto 0);--輸出至譯碼器的4位信號

sel: buffer std_logic_vector(2 downto 0));--輸出數(shù)碼管選擇信號 end ledcom;architecture art of ledcom is begin--sel同掃描頻率clk循環(huán)變化 process(clk)begin if rising_edge(clk)then if sel>=7 then

sel <=“000”;

else sel<=sel+1;end if;end if;

end process;--數(shù)碼管選擇 process(sel,datain)

begin case sel is when “000”=> dataout<=datain(3 downto 0);

EDA課程設計~簡易數(shù)字頻率計

when “001”=> dataout<=datain(7 downto 4);when “010”=> dataout<=datain(11 downto 8);when “011”=> dataout<=datain(15 downto 12);when others =>NULL;end case;end process;end art;

七段數(shù)碼管的譯碼器

library IEEE;use IEEE.std_logic_1164.all;entity ymq is port(d_in: in std_logic_vector(3 downto 0);--數(shù)碼管控制器輸入四位信號

d_out: out std_logic_vector(6 downto 0));--輸出8位信號

end ymq;--第8位d_out[7]為逗號 architecture art of ymq is begin process(d_in)begin case d_in is--第8位為1高電平逗號不顯示 when “0000” => d_out<=“1111110”;--0 when “0001” => d_out<=“0110000”;--1 when “0010” => d_out<=“1101101”;--2 when “0011” => d_out<=“1111001”;--3 when “0100” => d_out<=“0110010”;--4 when “0101” => d_out<=“1011011”;--5 when “0110” => d_out<=“1011111”;--6 when “0111” => d_out<=“1110000”;--7 when “1000” => d_out<=“1111111”;--8 when “1001” => d_out<=“1111011”;--9 when others =>NULL;end case;end process;end art;7.參考文獻

1、王小軍 主編.《VHDL簡明教程》.清華大學出版社，1997

EDA課程設計~簡易數(shù)字頻率計

2、潘松、王國棟 主編.《VHDL應用教程》電子科技大學出版社，2000

3、甘歷 主編.《VHDL應用于開發(fā)實踐》科學出版社，2003

4、劉愛榮 主編.《EDA技術(shù)與CPLD/FPGA開發(fā)應用簡明教程》.清華大學出版社，2007