第一篇：EDA課程設(shè)計—洗衣機(jī)時控電路
燕 山 大 學(xué) EDA課程設(shè)計報告書
題目： 洗衣機(jī)時控電路
姓名： 學(xué)號： 姓名： 學(xué)號： 姓名： 學(xué)號： 班級： 成績：
一、設(shè)計題目及要求
（一）設(shè)計題目：具有數(shù)字顯示的洗衣機(jī)時控電路
（二）設(shè)計要求：
1、洗衣機(jī)工作時間可在1～15分鐘任意設(shè)定（整分鐘數(shù)）；
2、規(guī)定電動機(jī)運(yùn)行規(guī)律為正轉(zhuǎn)20s、停10s、反轉(zhuǎn)20s、停10s、再正轉(zhuǎn)20s，以后反復(fù)運(yùn)行；
3、要求能顯示洗衣機(jī)剩余工作時間，每當(dāng)電機(jī)運(yùn)行1分鐘，分鐘計時器自動減1，直到顯示器為“0”時，電機(jī)停止運(yùn)轉(zhuǎn)，停運(yùn)后發(fā)出響兩秒停一秒的蜂鳴提示；
4、電機(jī)正轉(zhuǎn)和反轉(zhuǎn)要有指示燈指示，并要有秒數(shù)正計時顯示。
二、設(shè)計過程及內(nèi)容
（一）設(shè)計方案：
（1）首先設(shè)計一個732進(jìn)制的分頻器frequency, 用3個74160構(gòu)成,采用整體置數(shù)法，將732 HZ的時鐘脈沖分頻為1HZ，來實現(xiàn)1秒的頻率作時鐘信號。
（2）設(shè)計一可產(chǎn)生六十進(jìn)制進(jìn)位信號模塊count3，用2個74160構(gòu)成,每六十個時鐘信號產(chǎn)生一個進(jìn)位信號。
（3）設(shè)計一控制燈的模塊L，在六十秒周期中前二十秒燈L1亮（表示正轉(zhuǎn)），再十秒燈L3亮（表示停轉(zhuǎn)），再有二十秒燈L2亮（表示反轉(zhuǎn)），再十秒燈L3亮（表示停轉(zhuǎn)）。
（4）設(shè)計一模塊minute,完成“洗衣機(jī)工作時間可在1～15分鐘任意設(shè)定（整分鐘數(shù)）；能顯示洗衣機(jī)剩余工作時間，每當(dāng)電機(jī)運(yùn)行1分鐘，顯示計數(shù)器自動減1，直到顯示器為“0”時，電機(jī)停止運(yùn)轉(zhuǎn)”的任務(wù)。用減法計數(shù)器74191使分鐘數(shù)自動減1，另外要用到掃描顯示電路，將分鐘的個位和十位上的數(shù)據(jù)分別用兩個數(shù)碼管進(jìn)行顯示，用以顯示倒計時，顯示機(jī)器的剩余工作時間。數(shù)碼管顯示電路用2個雙四選一數(shù)字選擇器74153和BCD—七段7449顯示器構(gòu)成。74191和數(shù)碼管顯示電路之間需加一個將十進(jìn)制轉(zhuǎn)換為二進(jìn)制的模塊10shifted2。
（5）設(shè)計一模塊ring，用1個74160構(gòu)成一個三進(jìn)制的電路，使其完成“在顯示器為“0”時，電機(jī)停止運(yùn)轉(zhuǎn)，停運(yùn)后發(fā)出響兩秒停一秒的蜂鳴提示”。
（二）設(shè)計模塊（1）732進(jìn)制計數(shù)器
將3個74160用整體置數(shù)法制成732進(jìn)制的分頻器frequency，將732 HZ的時鐘脈沖分頻為1HZ，來實現(xiàn)1秒的頻率作時鐘信號。具體連接如圖：
仿真波形如圖：
（2）六十進(jìn)制模塊count3 將2個74160用整體置數(shù)法構(gòu)成六十進(jìn)制計數(shù)器count3,每六十個時鐘信號產(chǎn)生一個進(jìn)位信號。具體連接如下圖：
仿真波形如圖：
（3）燈控模塊L 在模塊一中，已經(jīng)將732HZ的輸入信號轉(zhuǎn)換成1HZ的輸入信號，本模塊也是使用1HZ的輸入信號。在這里我們使用2個74160和1個74138譯碼器。根據(jù)整體置數(shù)法把2個74160構(gòu)成60進(jìn)制的計數(shù)器，因為要求是在60秒中燈各自顯示，所以利用表示六進(jìn)制的74160顯示出000、001、010、011、100、101這幾個數(shù)，接入74138譯碼器，根據(jù)其功能表和題目要求，首先前20秒正轉(zhuǎn)，即000和001，觀察特點，用一個同或門即可實現(xiàn)，反轉(zhuǎn)和停的道理是一樣的。至于其他兩個狀態(tài)101和111我們使用一個與非門使這2個狀態(tài)控制指數(shù)端。這樣就只會有6個脈沖信號的輸出，具體連接如下圖：
仿真波形如圖：
（4）數(shù)據(jù)模塊DATA
本模塊實現(xiàn)自動設(shè)定工作時間，顯示工作時間以及工作時間遞減的功能。這里我們使用了一個將10進(jìn)制用2進(jìn)制來顯示的模塊10SHIFTED2，其圖如下：
仿真波形圖：
同時還使用了 74191減法計數(shù)器、2個74153雙4選1譯碼器以及一個7449顯示器。還有用74160做成的掃描電路，通過對掃描電壓的調(diào)節(jié)實現(xiàn)工作時間十位和個位的同步顯示。同時還有控制端口out1實現(xiàn)對數(shù)碼管顯示、燈和蜂鳴的控制。只有當(dāng)74191減至0時控制端口實現(xiàn)控制，數(shù)碼管和燈控電路停止工作。模塊DATA電路圖連接如下：
仿真波形如圖：
（5）蜂鳴模塊ring
本模塊實現(xiàn)當(dāng)電機(jī)停運(yùn)時有響兩聲停一聲的蜂鳴聲。在模塊一中，已經(jīng)將732HZ的輸入信號轉(zhuǎn)換成1HZ的輸入信號，本模塊也是使用1HZ的輸入信號。根據(jù)置數(shù)法把74160制成三進(jìn)制的計數(shù)器，當(dāng)電機(jī)停運(yùn)時，out1將會輸出0，通過啟動74160，從而產(chǎn)生響兩聲停一聲的蜂鳴聲。模塊ring的電路圖連接如下：
仿真波形如圖;(6)總控制模塊
將各個部分連接起來，用732HZ作為總的輸入信號，燈、蜂鳴聲和顯示器作為輸出，完成了洗衣機(jī)的時控電路。電路圖如下：
仿真波形如圖：
三、設(shè)計結(jié)論
經(jīng)過實驗板的驗證，該電路設(shè)計達(dá)到了預(yù)期的目標(biāo)，實現(xiàn)了題目所要求的各項功能，本次EDA成功!
四、設(shè)計感想
在設(shè)計過程中，出現(xiàn)了許多問題。開始是對整體思路的把握，首先是需要考慮怎樣把題意轉(zhuǎn)化為我們學(xué)過的邏輯表示，需要聯(lián)系好多的知識，覺得很復(fù)雜。后來我們考慮分模塊進(jìn)行設(shè)計，根據(jù)題目要求，提取出需要實現(xiàn)的功能，通過查閱資料和數(shù)電課本，畫出需要的電路圖。例如在連接2到10進(jìn)制轉(zhuǎn)換的電路時，起初不知道用什么去實現(xiàn)，后來在重復(fù)看書的過程中，發(fā)現(xiàn)了可以用卡諾圖去實現(xiàn)；還有在連接顯示器那部分電路的時候，本來是只顯示十位和個位上的數(shù)字，就需要2個顯示器，可是硬件上只有一個顯示器連接口，剛剛連接好的電路就需要修改，又會關(guān)聯(lián)到許多東西；在整體檢查時，發(fā)現(xiàn)有部分電路其實可以簡化，于是又對電路做了些相應(yīng)的修整。
其次在電路仿真的過程中也會出現(xiàn)一些這樣那樣的問題，都需要自己耐心去思考，或者通過問同學(xué)和請教老師使問題得以解決。有時一個功能可以用多個不同的電路去實現(xiàn)，需要考慮哪個比較合適，哪個比較準(zhǔn)確，哪個更符合設(shè)計的要求，這就需要不斷地改進(jìn)電路使其優(yōu)化。
通過這次的課程設(shè)計，我不僅拓寬了自己的知識面，還在實踐過程中鞏固和加深了自己所學(xué)的理論知識，更加鞏固了數(shù)電的一些知識，同時也了解了硬件的使用，使自己的技術(shù)素質(zhì)和實踐能力有了進(jìn)一步的提高，同時我的專業(yè)水平也有了很大的進(jìn)步。在對一些問題不很熟悉的情況下通過自己的學(xué)習(xí)和同學(xué)的指導(dǎo)完成了設(shè)計任務(wù)。并在設(shè)計過程中，自己分析問題和解決問題的能力都得到了鍛煉和提高，完善了自己的知識結(jié)構(gòu)，加深了對知識的理解。感謝學(xué)校給我們這次實際動腦動手的機(jī)會，使我們熟悉EDA的一些基礎(chǔ)知識、理念，培養(yǎng)了我們的獨(dú)立思考、動手能力和創(chuàng)新意識。同時為以后的學(xué)習(xí)和實踐都會起到很大的幫助。
第二篇：EDA課程設(shè)計
考試序號：28
自動打鈴系統(tǒng)設(shè)計說明書
學(xué) 生 姓 名：周文江
學(xué)
號：14112502521
專 業(yè) 班 級：1102
報告提交日期：2013.11.26
湖 南 理 工 學(xué) 院 物 電 學(xué) 院
目錄
一、題目及要求簡介……………3 1.設(shè)計題目…………………3 2.總體要求簡介……………3
二、設(shè)計方案說明……………3
三、系統(tǒng)采用器件以及模塊說明………3 1.系統(tǒng)框圖…………4 2.選擇的FPGA芯片及配置………4 3.系統(tǒng)端口和模塊說明…………5
四、各部分仿真結(jié)果………5
五、調(diào)試及總結(jié)………6
六、參考文獻(xiàn)……7
七、附錄………7
一、題目及要求簡介
1、設(shè)計題目
設(shè)計一個多功能自動打鈴系統(tǒng)
2、總體要求簡介
① 基本計時和顯示功能（24小時制顯示），包括：
1.24小時制顯示 2.動態(tài)掃描顯示； 3.顯示格式：88-88-88 ② 能設(shè)置當(dāng)前時間(含時、分)③ 能實現(xiàn)基本打鈴功能，規(guī)定：
06:00起床鈴，打鈴5s
二、設(shè)計方案說明
本次設(shè)計主要采用Verilog HDL硬件描述性語言、分模塊法設(shè)計的自動打鈴系統(tǒng)。由于這次用的開發(fā)板提供的是50M晶振。首先要對時鐘進(jìn)行分頻，當(dāng)計時到2FA_F07F時完成1s分頻，通過計時到60s產(chǎn)生分鐘進(jìn)位信號，再通過60分鐘產(chǎn)生時鐘進(jìn)位信號。最后通過6個寄存器對時分秒進(jìn)行鎖存最終輸出到8個數(shù)碼管上完成顯示。當(dāng)顯示時鐘和默認(rèn)鬧鐘時鐘相等時，驅(qū)動打鈴模塊。通過key_mode,key_turn,key_change查看鬧鐘，時鐘顯示，調(diào)整時鐘。
三、系統(tǒng)采用器件以及模塊說明
1.系統(tǒng)框圖如下：
：下如圖框統(tǒng)系
2.選擇的FPGA芯片及配置：本次系統(tǒng)設(shè)計采用的FPGA芯片是Alter公司生產(chǎn)的Cyclone II EP2C8Q208C8。該芯片是208個管腳，138個IO，并且具有兩個內(nèi)部PLL，而且內(nèi)嵌乘法器，8K的邏輯門，資源相當(dāng)豐富。完成這次自動打鈴系統(tǒng)的設(shè)計總共消耗250個LE單元，22個IO口，131個寄存器。經(jīng)過綜合后，本系統(tǒng)最高能實現(xiàn)145M的運(yùn)行速度。通過Quartus II 軟件觀察到內(nèi)部的RTL圖如下
3.系統(tǒng)端口和模塊說明
(1)分頻部分
分頻器的作用是對50Mhz的系統(tǒng)時鐘信號進(jìn)行分頻，得到頻率為1hz的信號，即為1S的計時信號。
(2)按鍵部分
按鍵key_mode--0為顯示計時，1為鬧鐘顯示，2為調(diào)整時間。按鍵key_turn—0為調(diào)整小時，1為調(diào)整分鐘。按鍵key_change—每按一次加1(3)計時部分
通過sec_L,sec_H,min_L,min_H,hour_L,hour_H 6個寄存器對時分秒進(jìn)行鎖存然后送入數(shù)碼管顯示
(4）鬧鐘模塊
當(dāng)設(shè)定的鬧鐘時間和數(shù)碼管上顯示的時間相等時驅(qū)動鬧鐘，完成打鈴，持續(xù)時間5s。
（5）數(shù)碼管顯示模塊
顯示模塊是由8個位選8個段選構(gòu)成的顯示模塊，利用人眼的余暉效果完成動態(tài)掃描，顯示時間。
四、各部分仿真結(jié)果
測試文件如下：
module clock_tb;reg sysclk，rst_b;reg key_mode,key_turn,key_change;wire buzzer;
wire [7:0] led_sel,led_data;clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data));initial begin sysclk = 1'b1;rst_b = 1'b0;//復(fù)位信號
#30 rst_b = 1'b1;end always #10 sysclk = ~sysclk;//輸入的系統(tǒng)時鐘，20ns的周期 endmodule
五、調(diào)試及總結(jié)
本次課程設(shè)計總共花費(fèi)了四天左右的時間，設(shè)計了自動打鈴系統(tǒng)。通過這次的設(shè)計更加熟悉了對EDA技術(shù)的了解和認(rèn)識，在中也發(fā)現(xiàn)許多不足的地方。使用了自頂而下的設(shè)計方法，使得設(shè)計更加的簡單和明了。在調(diào)試過程中，有些代碼的設(shè)計不規(guī)范性，導(dǎo)致時序相當(dāng)緩慢，甚至編譯綜合都會報錯。在不斷的修改下，發(fā)現(xiàn)時序電路和組合邏輯最好分開寫，這樣便于查錯，和修改代碼。畢竟Verilog HDL語言不同于C語言，不能以軟件的思想來設(shè)計，而是要利用電路的思想來編程，這樣可以更好的節(jié)省資源，使得時序也比較的簡單明了。在以后的學(xué)習(xí)及程序設(shè)計當(dāng)中，我們一定要倍加小心，在程序出現(xiàn)不正常運(yùn)行的情況下要耐心調(diào)試，盡量做到精益求精。
最后通過這次EDA方面的課程設(shè)計，提高了我們對EDA領(lǐng)域及通信電路設(shè)計領(lǐng)域的認(rèn)識，有利于培養(yǎng)我們在通信電路EDA方面的設(shè)計能力。有利于鍛煉我們獨(dú)立分析問題和解決問題的能力。
六、文獻(xiàn)參考
[1].王金明、左自強(qiáng) 編，《EDA技術(shù)與Verilog設(shè)計》科學(xué)出版社
2008.8 [2].杜慧敏、李宥謀、趙全良 編，《基于Verilog的FPGA設(shè)計基礎(chǔ)》 西安電子科技大學(xué)出版社 2006.2 [3].韓彬 編，《從零開始走進(jìn)FPGA世界》杭州無線電愛好者協(xié)會出版社 2011.8.20
七、附錄（實物圖及源碼）
module clock(//Input
sysclk,rst_b,key_mode,key_change,key_turn，//Output
buzzer,led_sel,led_data);
input sysclk,rst_b;//sysclk--global system clock,rst_b--global reset signal input key_mode;//mode choose.0--Timing function.1--Alarm clock function.2--adjust function input key_turn;//choose adjust minute or hour input key_change;//count add 1 output buzzer;//device buzzer output [7:0] led_sel;//led tube bit choose
output [7:0] led_data;//led_tube 8 bit data choose
parameter init_hour = 8'h12;parameter init_min = 8'h59;parameter init_sec = 8'h50;//initial time :12:59:50 parameter init_alarm_hour = 8'h06;parameter init_alarm_min = 8'h30;//initial alarm time : 06:30:0 parameter Count_1s = 28'h2FA_F07F;//count time 1s;
reg [7:0] sec;reg [7:0] min;reg [7:0] hour;reg [3:0] min_L;//minute low 4 bit reg [3:0] min_H;//minute high 4 bit reg [3:0] hour_L;//hour low 4 bit reg [3:0] hour_H;//hour high 4 bit reg [23:0] key_time;//press key away shake reg key_mode_n;//press key_mode next state reg key_change_n;//press key_change next state reg key_turn_n;//press key_turn next state wire key_mode_press;//sure Button press key_mode wire key_turn_press;//sure button press key_turn wire key_change_press;//sure button press key_change
always @(posedge sysclk)key_mode_n <= key_mode;assign key_mode_press =(!key_mode)&&(key_mode_n);always @(posedge sysclk)key_turn_n <= key_turn;assign key_turn_press =(!key_turn)&&(key_turn_n);always @(posedge sysclk)key_change_n <= key_change;assign key_change_press =(!key_change)&&(key_change_n);
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)key_time <= 24'h0;else if(key_time!= 24'h0)
key_time <= key_time + 24'h1;else if((key_time == 24'h0)&&(key_mode_press || key_change_press || key_turn_press))key_time <= key_time + 24'h1;
end
reg [1:0] mode_num;//key mode..0--Timing function.1--Alarm clock function.2--adjust function always @(posedge sysclk or negedge rst_b)begin if(!rst_b)mode_num <= 2'b00;else if(mode_num == 2'h3)mode_num <= 2'h0;else if(key_mode_press &&(key_time == 24'h0))
mode_num <= mode_num + 2'h1;end
always @(*)begin if(mode_num == 2'h1)begin
min = init_alarm_min;hour = init_alarm_hour;end else begin
min = {min_H,min_L};hour = {hour_H,hour_L};end end
reg fm;//choose turn hour or minute always @(posedge sysclk or negedge rst_b)begin if(!rst_b)fm <= 1'b0;else if(key_turn_press &&(mode_num == 2'h2)&&(key_time == 24'h0))
fm <= ~fm;end
reg [27:0] time_cnt;///count time reg [27:0] time_cnt_n;//count time next state always @(posedge sysclk or negedge rst_b)begin if(!rst_b)time_cnt <= 28'h0;else time_cnt <= time_cnt_n;end
always @(*)begin if(time_cnt == Count_1s)time_cnt_n <= 28'h0;else if(mode_num!= 2'h0)time_cnt_n <= time_cnt;else time_cnt_n <= time_cnt + 28'h1;end
reg [3:0] sec_L;//second low 4 bit reg [3:0] sec_H;//second high 4 bit wire sec_cb;//second carry bit signal assign sec_cb =(sec_L == 4'h9)&&(sec_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
sec_L <= init_sec[3:0];sec_H <= init_sec[7:4];end else if((sec_L == 4'h9)&&(sec_H!= 4'h5)&&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= sec_H + 4'h1;end else if(sec_cb &&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= 4'h0;end else if(time_cnt == Count_1s)
sec_L <= sec_L + 4'h1;end
wire min_cb;//minute carry bit signal assign min_cb =(min_L == 4'h9)&&(min_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
min_L <= init_min[3:0];min_H <= init_min[7:4];end else if((sec_cb)&&(min_L!=4'h9)&&(time_cnt == Count_1s))
min_L <= min_L + 4'h1;else if((sec_cb)&&(min_L == 4'h9)&&(min_H!= 4'h5)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= min_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= 4'h0;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L!= 4'h9))
min_L = min_L + 4'h1;else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(min_L == 4'h9)&&(min_H!=4'h5))begin
min_L = 4'h0;min_H = min_H + 4'h1;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L == 4'h9)&&(min_H ==4'h5))begin
min_L = 4'h0;min_H = 4'h0;end end
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
hour_L <= init_hour[3:0];hour_H <= init_hour[7:4];end else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L == 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(hour_L == 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= 4'h0;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h9)&&(hour_H!=4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h3)&&(hour_H ==4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L == 4'h9)&&(hour_H!=4'h2))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(hour_L == 4'h3)&&(hour_H ==4'h2))begin
hour_L <= 4'h0;hour_H <= 4'h0;end end
wire buzzer_en;assign buzzer_en =(init_alarm_min == {min_H,min_L})&&(init_alarm_hour == {hour_H,hour_L});
led_tube I_led_tube(.sysclk(sysclk),.rst_b(rst_b),.scan_time(24'h1F090),.data0({1'h1,sec_L}),.data1({1'h1,sec_H}),.data2({1'h1,4'hA}),.data3({1'h1,min[3:0]}),.data4({1'h1,min[7:4]}),.data5({1'h1,4'hA}),.data6({1'h1,hour[3:0]}),.data7({1'h1,hour[7:4]}),.led_data(led_data),.led_sel(led_sel));buzzer I_buzzer(.sysclk(sysclk),.rst_b(rst_b),.buzzer_en(buzzer_en),.buzzer(buzzer));endmodule
第三篇：EDA 課程設(shè)計
《電子系統(tǒng)設(shè)計自動化》課程設(shè)計報告
學(xué) 院： 機(jī)電工程學(xué)院
題 目： 數(shù)字時鐘電路設(shè)計 課 程： 《電子系統(tǒng)設(shè)計自動化》課程設(shè)計 專業(yè)班級： 電信10級2 班 學(xué)生姓名： 劉星 秦玉杰 王艷艷 學(xué) 號： 1004101035 1004101036 1004101038
完成日期：2013年 12 月 27 日
摘要：
EDA（Electronic Design Automation）電子設(shè)計自動化，就是以大規(guī)模可編程器件為設(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，通過相關(guān)的軟件，自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。本次實?xí)利用QuartusII為設(shè)計軟件、VHDL為硬件描述語言，結(jié)合所學(xué)的數(shù)字電路的知識設(shè)計一個24時多功能數(shù)字鐘，具有正常時、分、秒計時，動態(tài)顯示，清零、快速校時校分、整點報時、花樣顯示等功能。利用硬件描述語言VHDL對設(shè)計系統(tǒng)的各個子模塊進(jìn)行邏輯描述，采用模塊化的設(shè)計思想完成頂層模塊的設(shè)計，通過軟件編譯、邏輯化簡、邏輯分割、邏輯綜合優(yōu)化、邏輯布線、邏輯仿真，最終將設(shè)計的軟件系統(tǒng)下載設(shè)計實驗系統(tǒng)，對設(shè)計的系統(tǒng)進(jìn)行硬件測試。
一、課程設(shè)計基本要求和任務(wù)
《EDA課程設(shè)計》是繼《模擬電子技術(shù)基礎(chǔ)》、《數(shù)字電子技術(shù)基礎(chǔ)》課程后，電信專業(yè)學(xué)生在電子技術(shù)實驗技能方面綜合性質(zhì)的實驗訓(xùn)練課程，是電子技術(shù)基礎(chǔ)的一個部分。1.1 目的和任務(wù)
（1）通過課程設(shè)計使學(xué)生能熟練掌握一種EDA軟件（QUARTUSII）的使用方法，能熟練進(jìn)行設(shè)計輸入、編譯、管腳分配、下載等過程，為以后進(jìn)行工程實際問題的研究打下設(shè)計基礎(chǔ)。
（2）通過課程設(shè)計使學(xué)生能利用EDA軟件（QUARTUSII）進(jìn)行至少一 個電子技術(shù)綜合問題的設(shè)計，設(shè)計輸入可采用圖形輸入法或VHDL硬件描述語言輸入法。（3）通過課程設(shè)計使學(xué)生初步具有分析、尋找和排除電子電路中常見 故障的能力。
（4）通過課程設(shè)計使學(xué)生能獨(dú)立寫出嚴(yán)謹(jǐn)?shù)?、有理論根?jù)的、實事求是的、文理通順的字跡端正的課程設(shè)計報告。1.2 功能要求：
（1）具有時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時。（2）時鐘計數(shù)顯示時有LED燈的花樣顯示。（3）具有調(diào)節(jié)小時、分鐘、秒及清零的功能。（4）具有整點報時功能。
1.3 總體方框圖：
本系統(tǒng)可以由秒計數(shù)器、分鐘計數(shù)器、小時計數(shù)器、整點報時、分的調(diào)整以及小時的調(diào)整和一個頂層文件構(gòu)成。采用自頂向下的設(shè)計方法，子模塊利用VHDL語言設(shè)計，頂層文件用原理圖的設(shè)計方法。顯示：小時采用24進(jìn)制，而分鐘均是采用6進(jìn)制和10進(jìn)制的組合。1.4 設(shè)計原理：
數(shù)字鐘電路設(shè)計要求所設(shè)計電路就有以下功能：時、分、秒計時顯示，清零，時、分調(diào)節(jié)，整點報時及花樣顯示。分、秒計時原理相似，可以采用60進(jìn)制BCD碼計數(shù)器進(jìn)計時；小時采用24進(jìn)制BCD碼進(jìn)行計時；在設(shè)計時采用試驗電路箱上的模式7電路，不需要進(jìn)行譯碼電路的設(shè)計；所設(shè)計電路具有驅(qū)動揚(yáng)聲器和花樣顯示的LED燈信號產(chǎn)生。試驗箱模式7的電路如圖一所示：圖一模式七實驗電路圖
1.5 性能指標(biāo)及功能設(shè)計：
（1）時鐘計數(shù)：完成時、分、秒的正確計時并且顯示所計的數(shù)字；對秒、分——60進(jìn)制計數(shù)，即從0到59循環(huán)計數(shù)，時鐘——24進(jìn)制計數(shù)，即從0到23循環(huán)計數(shù)，并且在數(shù)碼管上顯示數(shù)值。
2.2 模塊劃分自頂向下分解
2.3 模塊描述
時鐘計時模塊完成時、分、秒計數(shù)，及清零、調(diào)節(jié)時和分鐘的功能。時、分、秒計數(shù)的原理相同，均為BCD碼輸出的計數(shù)器，其中分和秒均為六十進(jìn)制BCD碼計數(shù)器，小時為二十四進(jìn)制BCD碼計數(shù)器。設(shè)計一個具有異步清零和設(shè)置輸出功能的六十進(jìn)制BCD碼計數(shù)器，再設(shè)計一個具有異步清零和設(shè)置輸出功能的二十四進(jìn)制計數(shù)器，然后將它們通過一定的組合構(gòu)成時鐘計時模塊。各個輸入/輸出端口的作用為：
（1）clk為計時時鐘信號，reset為異步清零信號；
（2）sethour為小時設(shè)置信號，setmin為分鐘設(shè)置信號；（3）daout[5?0]為小時的BCD碼輸出, daout[6...0]為秒和分鐘的BCD碼輸出，enmin和enhour為使能輸出信號。
（4）在時鐘整點的時候產(chǎn)生揚(yáng)聲器驅(qū)動信號和花樣顯示信號。由時鐘計時模塊中分鐘的進(jìn)行信號進(jìn)行控制。當(dāng)contr_en為高電平時，將輸入信號clk送到輸出端speak用于驅(qū)動揚(yáng)聲器，同時在clk的控制下，輸出端lamp[2..0]進(jìn)行循環(huán)移位，從而控制LED燈進(jìn)行花樣顯示。輸出控制模塊有揚(yáng)聲器控制器和花樣顯示控制器兩個子模塊組成 2.4 頂層電路圖
頂層文件是由四個模塊組成，分別是時、分、秒計數(shù)器和報警的VHDL語言封裝而成。經(jīng)過鎖定引腳再重新編譯獲得如下頂層原理電路圖：
三、方案實現(xiàn)
3.1 各模塊仿真及描述
（1）秒計數(shù)器模塊仿真圖：將標(biāo)準(zhǔn)秒信號送入”秒計數(shù)器”，秒計數(shù)器采用60進(jìn)制計數(shù)器，每累計60秒發(fā)出一個分脈沖信號，該信號將作為分計數(shù)器的時鐘脈沖，daout代表秒輸出。
（2）分計數(shù)器電路仿真圖：也采用60進(jìn)制計數(shù)器，每累計60分鐘，發(fā)出一個時脈沖信號，該信號將被送到時計數(shù)器，daout端口代表分鐘輸出
（3）小時計數(shù)器電路仿真圖：時計數(shù)器采用12進(jìn)制計時器，可實現(xiàn)對24小時累 計。每累計12小時，發(fā)出一個脈沖信號。
引腳配置完成后再進(jìn)行一次全程編譯，無誤則可以下載到試驗箱上進(jìn)行硬件測試。硬件驗證的方法如下：選擇實驗?zāi)Ｊ?；時鐘脈沖clk與clock0（1024Hz）信號相連；鍵8和鍵5均為低電平，時鐘正常計時，數(shù)碼管1和2顯示秒，數(shù)碼管4和5顯示分鐘，數(shù)碼管7和8顯示小時；鍵8為高電平時，時鐘清零；鍵5為高電平時，按下鍵7和鍵4進(jìn)行調(diào)時調(diào)分操作；當(dāng)時鐘為整點的時候，三個發(fā)光二極管進(jìn)行循環(huán)移位操作，同時揚(yáng)聲器發(fā)聲。
五、心得體會
經(jīng)過源程序的編輯、邏輯綜合、邏輯適配、編程下載成功后，在EDA實驗開發(fā)系統(tǒng)進(jìn)行硬件驗證時卻發(fā)現(xiàn)實驗結(jié)果不正確，揚(yáng)聲器無法發(fā)聲。經(jīng)檢查，自己設(shè)計的管腳文件有錯。將管腳鎖定文件修改后，重新進(jìn)行邏輯適配、編程下載成功后，實驗結(jié)果仍然不正確，百思不得其解。無奈之下，決定重頭開始排查每一步的細(xì)節(jié)，確定各個模塊的功能完全實現(xiàn)并且頂層模塊功能正確。修改之后，重新進(jìn)行邏輯適配、編程下載驗證，實驗結(jié)果完全正確。
這次EDA課程設(shè)計歷時兩個星期，在整整兩個星期的日子里，不僅鞏固了以前所學(xué)過的知識，而且學(xué)到了很多書本上學(xué)不到的知識，同時鍛煉了自己的能力，使自己對以后的路有了更加清楚的認(rèn)識，對未來有了更多的信心。這次課程設(shè)計，進(jìn)一步加深了我對EDA的了解，使我對QuartusII的基本操作有所了解，使我對應(yīng)用軟件的方法設(shè)計硬件系統(tǒng)有了更加濃厚的興趣。通過這次課程設(shè)計，我懂得了理論與實際相結(jié)合的重要性，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合，從實踐中得出結(jié)論，才能真正提高自己的實際動手能力和獨(dú)立思考的能力。在設(shè)計的過程中，我遇到許多問題，畢竟是第一次應(yīng)用VHDL進(jìn)行硬件電路系統(tǒng)的設(shè)計，許多EDA的知識還沒有充分的掌握，遇到困難也是在所難免的，同時發(fā)現(xiàn)了自己的不足之處：學(xué)習(xí)知識表面化，沒有深入了解它們的原理?？偟膩碚f，這次設(shè)計的數(shù)字時鐘電路還是比較成功的，盡管在設(shè)計中遇到了很多問題，最后在老師的辛勤指導(dǎo)、同學(xué)的幫助和自己不斷思考下，終于迎刃而解，有點小小的成就感，覺得平時所學(xué)的知識有了實用的價值，達(dá)到了理論與實際相結(jié)合的目的。最后，對給過我?guī)椭乃型瑢W(xué)和指導(dǎo)老師再次表示忠心的感謝！
參考文獻(xiàn)
[1] 崔健明.《電子電工EDA仿真技術(shù)》 高等教育出版社 2000年 [2] 盧杰,賴毅.《VHDL與數(shù)字電路設(shè)計》 科學(xué)出版社 2001年 [3] 潘松，黃繼業(yè).《EDA技術(shù)實用教程》 科學(xué)出版社 2002年 [4] 朱運(yùn)利.《EDA技術(shù)應(yīng)用》 電子工業(yè)出版社 2004年 [5] 張明.《VHDL實用教程》 電子科技大學(xué)出版社 1999年
[6] 彭介華.《電子技術(shù)課程設(shè)計與指導(dǎo)》 高等教育出版 1997年
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY minute;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC;--enmin_1為59分時的進(jìn)位信號 BEGIN--enmin_2由clk調(diào)制后的手動調(diào)時脈沖信號串 daout<=count;enhour_2<=(sethour and clk1);--sethour為手動調(diào)時控制信號，高電平有效 enhour<=(enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGIN IF(reset='0')THEN--若reset為0，則異步清零 count<=“0000000”;ELSIF(clk'event and clk='1')THEN--否則，若clk上升沿到 IF(count(3 DOWNTO 0)=“1001”)THEN--若個位計時恰好到“1001”即9 IF(count <16#60#)THEN--又若count小于16#60#，即60 IF(count=“1011001”)THEN--又若已到59D enhour_1<='1';--則置進(jìn)位為1 count<=“0000000”;--count復(fù)0 ELSE count<=count+7;--若count未到59D，則加7，即作“加6校正” END IF;--使前面的16#60#的個位轉(zhuǎn)變?yōu)?421BCD的容量 ELSE count<=“0000000”;--count復(fù)0（有此句，則對無效狀態(tài)電路可自啟動）END IF;--END IF（count<16#60#）ELSIF(count <16#60#)THEN count<=count+1;--若count<16#60#則count加1 enhour_1<='0' after 100 ns;--沒有發(fā)生進(jìn)位 ELSE count<=“0000000”;--否則，若count不小于16#60# count復(fù)0 END IF;--END IF（count（3 DOWNTO 0）=“1001”）END IF;--END IF（reset='0'）END process;END fun;
3、時計數(shù)器模塊的VHDL語言：
LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;
IF(clk'event and clk='1')THEN IF(dain=“0000000”)THEN speak<=count1(1);IF(count1>=“10”)THEN count1<=“00”;--count1為三進(jìn)制加法計數(shù)器 ELSE count1<=count1+1;END IF;END IF;END IF;END PROCESS speaker;lamper:PROCESS(clk)BEGIN IF(rising_edge(clk))THEN IF(count<=“10”)THEN IF(count=“00”)THEN lamp<=“001”;--ELSIF(count=“01”)THEN lamp<=“010”;ELSIF(count=“10”)THEN lamp<=“100”;END IF;count<=count+1;ELSE count<=“00”;END IF;END IF;END PROCESS lamper;END fun;
循環(huán)點亮三只燈
第四篇：《EDA課程設(shè)計》
《EDA課程設(shè)計》
課程設(shè)計題目：
基于單片機(jī)的溫濕度采集系統(tǒng)
姓
名：
xxx
學(xué)
班
時
地
號：
xxxx
級：
xxxx
間：
2014.4.21~ 2013.5.5
點：
xxxxx
指 導(dǎo)
老
師：
xxxxx
目錄
一、電路原理圖..................................................................................2
二、電路PCB圖（或?qū)嵨飯D）.........................................................2
三、電路效果圖..................................................................................3
四、設(shè)計總結(jié)......................................................................................3 附錄（單片機(jī)源代碼）......................................................................4
一、電路原理圖
二、電路PCB圖（或?qū)嵨飯D）
三、電路效果圖
四、設(shè)計總結(jié)
EDA的實驗還是挺有趣的，比較講究動手能力，當(dāng)然也不能忽略團(tuán)體合作?？偟膩碚f本次實驗還是成功了，雖然每個環(huán)節(jié)都遇到了困難。在生成原理圖的過程中，就曾把導(dǎo)線畫成了Placeline而不是Placewire，還有芯片的引腳應(yīng)該用NET符號而不是用文本符號，所以這些錯誤都導(dǎo)致我花在原理圖上的時間多了點。而在生成PCB電路圖的過程中遇到的困難則是自動布線之后，還有電源的幾個腳需要手動布線，所以各個元件之間的位置要布置好，以免發(fā)生短路。腐蝕的時候，由于腐蝕的時間太長了，有些碳都化開了，導(dǎo)致里面的銅被腐蝕掉了，所以又為我的工作增加了困難。在焊接的時候，要注意元件的正負(fù)極，還要檢測錫是否都與那些銅連接上了。最終把LED和 DHT11的程序燒進(jìn)去就行了。
本次實驗我還是能多多少少學(xué)到點什么的，總的來說還是希望能有多一點這樣的實習(xí)。
附錄（單片機(jī)源代碼）
//51單片機(jī)控制溫濕度傳感器DHT11
LCD1602上顯示當(dāng)前機(jī)最小系統(tǒng)。//LCD 讀進(jìn)去 寫出來 #include
//定義無符號整型 #define uchar unsigned char typedef bit BOOL;
//此聲明一個布爾型變量即真或假// uchar data_byte,num,i;uchar RH,RL,TH,TL,flag;uchar shuzi[4];unsigned char code num1[11]={0xc0,0xf9,0xa4,0xb0,0x99，0x92,0x82,0xf8,0x80,0x90,0x7f};
sbit dht=P2^4;
//dht11data端接單片機(jī)的P2^4口//
//***************
延
時
函
數(shù)************************************* void delay(uchar ms)//延時模塊//延時1毫秒
{
}
void delay1()
//一個for循環(huán)大概需要8個多機(jī)器周期
//一個機(jī)器周期為1us晶振為12MHz也就是說本函數(shù)延時8us{
} uchar i;
while(ms--)
for(i=0;i<110;i++);
uchar i;
for(i=0;i<1;i++);void display(void){ // if(flag==0)// {
P2=0x07;
P0=num1[shuzi[2]];delay(1);// }
// if(flag==1)// {
P2=0x0b;
P0=num1[shuzi[3]];delay(1);// } // if(flag==2)// {
P2=0x0d;
P0=num1[shuzi[0]];delay(1);// } // if(flag==3)// {
P2=0x0e;P0=num1[shuzi[1]];delay(1);// } }
//**************************dht11
測
試
某
塊*************************************// void start()//開始信號
{
dht=1;
delay1();
//主機(jī)發(fā)出8us高電平，開始信號開始發(fā)出 dht=0;
delay(25);
// 主機(jī)把總線拉低必須大于18ms
DHT11能檢測到起始信號
dht=1;
//delay1();
//以下三個延時函數(shù)差不多為24usdelay1();delay1();
20-40us
}
uchar receive_byte()
//接收一個字節(jié) 8位// {
uchar i,temp;
for(i=0;i<8;i++)//接收8bit的數(shù)據(jù)
{
while(!dht);
//等待40-50us的低電平開始信號結(jié)束
delay1();
//開始信號結(jié)束之后延時26us-28us
delay1();delay1();
temp=0;
//時間為26us-28usif(dht==1)
temp=1;
//如果26us-28us
'0'
數(shù)據(jù)為'1'
while(dht);
//
'0'為26us-28us
'1'為70us
} data_byte<<=1;
//data_byte|=temp;
//接收每一位的數(shù)據(jù)，相或保存數(shù)據(jù)
return data_byte;}
void receive()//接收數(shù)據(jù)// {
uchar T_H,T_L,R_H,R_L,check,num_check,i;start();
//開始信號//調(diào)用開始信號子函數(shù)
dht=1;
//主機(jī)設(shè)為輸入判斷從機(jī)DHT11響應(yīng)信號
if(!dht)
//判斷從機(jī)是否有低電平響應(yīng)信號// {
while(!dht);//判斷從機(jī)發(fā)出 40us 的低電平響應(yīng)信號是否結(jié)束//
while(dht);
//判斷從機(jī)發(fā)出 40us 的高電平是否結(jié)束 如結(jié)束則從機(jī)進(jìn)入發(fā)送數(shù)據(jù)狀態(tài)，主機(jī)進(jìn)入數(shù)據(jù)接收狀態(tài)
數(shù)
//兩個while語句加起來就是DHT11的響應(yīng)信號
R_H=receive_byte();//濕度高位
調(diào)用接受一個字節(jié)的子函
R_L=receive_byte();//濕度低位
T_H=receive_byte();//溫度高位
T_L=receive_byte();//溫度低位
check=receive_byte();//校驗位
//結(jié)束信號
dht=0;
//當(dāng)最后一bit數(shù)據(jù)接完畢后主機(jī)拉低電平50us// for(i=0;i<7;i++)//差不多8us的延時
delay1();
dht=1;
//總線由上拉電阻拉高進(jìn)入空閑狀態(tài)
num_check=R_H+R_L+T_H+T_L;
if(num_check==check)//判斷讀到的四個數(shù)據(jù)之和是否與校驗位相同
{
RH=R_H;
RL=R_L;
TH=T_H;
TL=T_L;
check=num_check;}
shuzi[0]=RH/10;shuzi[1]=RH%10;shuzi[2]=TH/10;shuzi[3]=TH%10;
} }
void main()//主函數(shù)模塊// { while(1)
//進(jìn)入死循環(huán)
{
receive();
//接收數(shù)據(jù)
display();
} }
第五篇：eda課程設(shè)計
數(shù)字鐘
一、設(shè)計要求
設(shè)計一個數(shù)字鐘，具體要求如下：
1、具有時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時。
2、具有清零、校時、校分功能。
3、具有整點蜂鳴器報時以及LED花樣顯示功能。
二、設(shè)計方案
根據(jù)設(shè)計要求，數(shù)字鐘的結(jié)構(gòu)如圖8-3所示，包括：時hour、分minute、秒second計數(shù)模塊，顯示控制模塊sel_clock，七段譯碼模塊deled，報時模塊alert。
三、VHDL程序
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
----Uncomment the following library declaration if instantiating----any Xilinx primitives in this code.--library UNISIM;
--use UNISIM.VComponents.all;
entityddz is port(rst,clk: in std_logic;hour_h: out std_logic_vector(6 downto 0);hour_l: out std_logic_vector(6 downto 0);min_h: out std_logic_vector(6 downto 0);
min_l: out std_logic_vector(6 downto 0);
sec_h: out std_logic_vector(6 downto 0);
sec_l: out std_logic_vector(6 downto 0));endddz;
architecture Behavioral of ddz is signalcnt: std_logic_vector(15 downto 0);signalsec_h_in: std_logic_vector(3 downto 0);signalsec_l_in: std_logic_vector(3 downto 0);signalmin_h_in: std_logic_vector(3 downto 0);signalmin_l_in: std_logic_vector(3 downto 0);signalhour_h_in: std_logic_vector(3 downto 0);signalhour_l_in: std_logic_vector(3 downto 0);
signalclk_s,clk_m,clk_h: std_logic;begin process(rst,clk)begin if rst='0' then
sec_h_in<=(others=>'0');
sec_l_in<=(others=>'0');
clk_m<='1';elsifclk'event and clk='1' then ifsec_l_in=9 then
sec_l_in<=“0000”;
ifsec_h_in=5 then
sec_h_in<=“0000”;
clk_m<='0';
else
sec_h_in<=sec_h_in+1;
clk_m<='1';
end if;else sec_l_in<=sec_l_in+1;
clk_m<='1';
end if;end if;end process;
process(rst,clk_m)begin if rst='0' then
--min_h_in<=(others=>'0');
min_l_in<=(others=>'0');--clk_h<='1';elsifclk_m'event and clk_m='1' then ifmin_l_in=9 then
min_l_in<=“0000”;ifmin_h_in=5 then
min_h_in<=“0000”;else min_h_in<=min_h_in+1;
clk_m<='1';
end if;else min_l_in<=min_l_in+1;
end if;end if;end process;
process(rst,clk_n)begin if rst='0' then
--hour_h_in<=(others=>'0');
hour_l_in<=(others=>'0');--clk_h<='1';elsifclk_m'event and clk_n='1' then ifhour_l_in=3 then
hour_l_in<=“0000”;ifmin_h_in=2 then
hour_h_in<=“0000”;else hour_h_in<=hour_h_in+1;
clk_n<='1';
end if;else hour_l_in<=hour_l_in+1;
end if;end if;end process;
process(sec_l_in)begin casesec_l_in is
when “0000” =>sec_l<=“0000001”;when “0001” =>sec_l<=“1001111”;when “0010” =>sec_l<=“0010010”;when “0011” =>sec_l<=“0000110”;when “0100” =>sec_l<=“1001100”;when “0101” =>sec_l<=“0100100”;when “0110” =>sec_l<=“0100000”;when “0111” =>sec_l<=“0001111”;when “1000” =>sec_l<=“0000000”;when “1001” =>sec_l<=“0000100”;when others =>sec_l<=“1111111”;end case;end process;
process(sec_h_in)begin casesec_h_in is
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四、VHDL仿真結(jié)果
五、課程設(shè)計心得
通過這次課程設(shè)計，有效得鞏固了課本所學(xué)的知識，而且通過上機(jī)仿真不斷發(fā)現(xiàn)問題并及時改正，加深了我們對該課程設(shè)計的印象。這次課程設(shè)計，進(jìn)一步加深了我對EDA的了解，使我對isp有了更深的了解，使我對應(yīng)用軟件的方法設(shè)計硬件系統(tǒng)有了更加濃厚的興趣。除此之外，我懂得了理論與實際相結(jié)合的重要性，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合，從實踐中得出結(jié)論，才能真正提高自己的實際動手能力和獨(dú)立思考的能力。
總之，這次課程設(shè)計讓我學(xué)會了很多，對今后的生活工作用處也頗深。
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