第一篇：數(shù)字邏輯 教案

第1章

數(shù)制與編碼

（3學(xué)時）

目標：熟練掌握計算機中幾個常用的數(shù)制（十、二、八、十六進制）的特點、表示形式和相互轉(zhuǎn)換的方法。熟練掌握3種機器數(shù)（原碼、反碼和補碼）的表示形式、性質(zhì)和相互轉(zhuǎn)換的方法。熟練掌握數(shù)的定點、浮點表示方法。掌握十進制數(shù)字的常用編碼（8421碼、2421碼、余3碼）。掌握常用的可靠性編碼（格雷碼）的編碼規(guī)則、特點。?

主要內(nèi)容：?1.1 概述1.2 數(shù)制及其相互轉(zhuǎn)換1.3 編碼

重點：數(shù)制的表示方法及其轉(zhuǎn)換方法；原碼、反碼和補碼的表示形式和性質(zhì)；數(shù)的定點、浮點表示方法；十進制數(shù)的二進制編碼。? 第2章

邏輯代數(shù)和硬件描述語言基礎(chǔ)

（6學(xué)時）

目標：熟練掌握基本邏輯和復(fù)合邏輯的功能和符號表示；熟練掌握邏輯代數(shù)的基本概念、基本公式、定理和常用公式。掌握邏輯關(guān)系的描述方法（邏輯函數(shù)表達式、真值表、邏輯圖）及其相互轉(zhuǎn)換。熟練掌握邏輯函數(shù)的表示方法，最大項和最小項的表示方法。熟練掌握邏輯函數(shù)的公式化簡法。了解Verilog HDL設(shè)計模塊的基本結(jié)構(gòu)，掌握Verilog HDL的詞法和語句。?

主要內(nèi)容：?2.1 邏輯代數(shù)的基本概念2.2 邏輯代數(shù)的運算法則2.3 邏輯函數(shù)的表達式2.4 邏輯函數(shù)的公式化簡法2.5 Verilog HDL語言基礎(chǔ)

重點：邏輯代數(shù)的基本公式、定理和常用公式，真值表，邏輯函數(shù)的表達式，邏輯函數(shù)的公式化簡法，Verilog HDL的詞法和常用語句。第3章

門電路

（7學(xué)時）

目標：了解集成電路的分類及正負邏輯和混合邏輯的概念。了解半導(dǎo)體的特性和PN結(jié)的單向?qū)щ娦?；了解半?dǎo)體二極管、三極管和MOS管的開關(guān)特性。了解分立元件門的工作原理和功能。了解TTL、CMOS門電路的組成和工作原理；掌握典型TTL、CMOS門電路的邏輯功能、外部特性和使用方法；掌握TTL與非門的主要參數(shù)。了解ECL等其它邏輯門電路的特點。掌握基于Verilog HDL設(shè)計門級電路的方法。?

主要內(nèi)容：?3.1 概述3.2 晶體二極管和三極管的開關(guān)特性3.3 分立元件門3.4 TTL集成門3.5 其它類型的雙極型集成電路3.6 MOS集成門3.7 基于Verilog HDL的門電路設(shè)計

重點：常用邏輯門電路的功能、門電路的主要外特性參數(shù)及其含義；基于Verilog HDL設(shè)計門級電路的方法。? 第4章

EDA設(shè)計工具軟件

（4學(xué)時）

目標：了解綜合使用幾種常用的EDA設(shè)計工具軟件進行數(shù)字系統(tǒng)設(shè)計的流程。熟練掌握QuartusⅡ的特點和使用方法，包括設(shè)計輸入方法、設(shè)計編譯、模擬仿真、定時分析以及器件編程。掌握使用ModelSim進行功能仿真的方法。

主要內(nèi)容：4.1 數(shù)字系統(tǒng)設(shè)計流程4.2 常用的PLD設(shè)計EDA工具軟件4.3 QuartusⅡ的使用4.4 仿真工具ModelSim的使用 4.5 設(shè)計實例

重點：QuartusⅡ的設(shè)計輸入方法、引腳鎖定和仿真方法，嵌入式邏輯分析儀Signaltap的使用方法，TimeQuest時序分析方法；Verilog測試文件的編寫和ModelSim的使用。? 第5章

組合邏輯電路

（5學(xué)時）

目標：掌握組合邏輯電路的特點、分析方法和設(shè)計方法。掌握加法器、編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器和奇偶校驗器等常用組合邏輯電路的電路結(jié)構(gòu)、邏輯功能及使用方法。熟練掌握基于Verilog HDL的組合邏輯電路設(shè)計方法。了解組合邏輯電路的競爭冒險現(xiàn)象及其消除方法。?

主要內(nèi)容：5.1 概述5.2 常用組合邏輯電路5.3 基于Verilog HDL的組合邏輯電路設(shè)計5.4 組合邏輯電路的競爭與冒險

重點：組合邏輯電路的分析方法和設(shè)計方法；常用組合邏輯電路的電路結(jié)構(gòu)和邏輯功能；基于Verilog HDL的組合邏輯電路設(shè)計方法。?第6章

觸發(fā)器

（6學(xué)時）

目標：了解基本RS觸發(fā)器的電路結(jié)構(gòu)、工作原理、功能及約束條件。熟練掌握鐘控觸發(fā)器（RS、D、JK、T、T’）的邏輯功能及描述方法（特性方程、特性表、狀態(tài)圖和時序圖）。了解集成觸發(fā)器的結(jié)構(gòu)和功能。了解幾種觸發(fā)器的常見開關(guān)參數(shù)（數(shù)據(jù)傳輸延遲、數(shù)據(jù)建立時間和保持時間等）。了解觸發(fā)器之間的轉(zhuǎn)換方法。熟練掌握基于Verilog HDL設(shè)計觸發(fā)器的方法。?

主要內(nèi)容：?6.1 概述6.2 基本RS觸發(fā)器6.3 鐘控觸發(fā)器6.4 集成觸發(fā)器6.5 觸發(fā)器之間的轉(zhuǎn)換 6.6 基于Verilog HDL的觸發(fā)器設(shè)計

重點：基本RS觸發(fā)器、鐘控觸發(fā)器的邏輯功能及描述方法；基于Verilog HDL的觸發(fā)器設(shè)計方法。? 第7章

時序邏輯電路

（8學(xué)時）

目標：掌握時序邏輯電路的特點、描述方法和分析方法。掌握寄存器、移位寄存器、計數(shù)器等常用時序邏輯電路的工作原理、邏輯功能及使用方法。熟練掌握用Verilog HDL設(shè)計時序邏輯電路的方法。了解基于Verilog HDL設(shè)計數(shù)字系統(tǒng)的方法。?

主要內(nèi)容：?7.1 概述7.2 數(shù)碼寄存器和移位寄存器7.3 計數(shù)器7.4 基于Verilog HDL的時序邏輯電路設(shè)計 7.5 基于Verilog HDL的數(shù)字系統(tǒng)設(shè)計

重點：常用時序邏輯電路的工作原理、邏輯功能及使用方法；基于Verilog HDL的時序邏輯電路設(shè)計方法。? 第8章

程序邏輯電路

（3學(xué)時）目標：了解程序邏輯電路的結(jié)構(gòu)及特點。了解半導(dǎo)體存儲器（ROM和RAM）的電路結(jié)構(gòu)和分類。掌握半導(dǎo)體存儲器的工作原理和擴展存儲容量的方法。了解用ROM實現(xiàn)組合邏輯函數(shù)的方法。掌握基于Verilog HDL的存儲器設(shè)計方法。了解程序邏輯電路的應(yīng)用。?

主要內(nèi)容：?8.1 概述8.2 隨機存儲器8.3 只讀存儲器8.4 基于Verilog HDL的存儲器設(shè)計8.5 程序邏輯電路的應(yīng)用

重點：半導(dǎo)體存儲器的工作原理和擴展存儲容量的方法；基于Verilog HDL的存儲器設(shè)計方法。? 第9章

可編程邏輯器件

（3學(xué)時）

目標：了解PLD的幾種分類方法。掌握陣列型PLD（PROM、PLA、PAL、GAL、EPLD和CPLD）和單元型PLD（FPGA）的基本結(jié)構(gòu)和特點。掌握PLD的設(shè)計方法、設(shè)計流程。了解在系統(tǒng)可編程技術(shù)與邊界掃描技術(shù)。了解PLD的編程與配置方法。?

主要內(nèi)容：?

9.1 PLD的基本原理9.2 PLD的設(shè)計技術(shù)9.3 PLD的編程與配置

重點：陣列型PLD和單元型PLD的基本結(jié)構(gòu)和特點；PLD的設(shè)計方法、設(shè)計流程。?

四、課程知識單元和知識點 第1章

數(shù)制與編碼（核心）

知識點：數(shù)制及其相互轉(zhuǎn)換

二進制數(shù)的代碼轉(zhuǎn)換

機器數(shù)的原碼、反碼和補碼

數(shù)的定點與浮點表示 十進制的常用編碼

格雷碼

字符編碼

第2章

邏輯代數(shù)和硬件描述語言基礎(chǔ)（核心）

知識點：邏輯代數(shù)的基本概念

邏輯代數(shù)的基本公式、定理和常用公式

邏輯函數(shù)的常用表達式和標準表達式 邏輯函數(shù)的公式化簡法

Verilog HDL語言基礎(chǔ) 第3章

門電路

知識點：集成電路的分類

半導(dǎo)體的共價鍵結(jié)構(gòu)

半導(dǎo)體的分類

半導(dǎo)體的開關(guān)特性

PN結(jié)的單向?qū)щ娦?晶體二極管的開關(guān)特性

晶體三極管的開關(guān)特性

分立元件門

TTL集成門電路的邏輯功能、外部特性和主要參數(shù) ECL等其它雙極型集成電路

MOS集成門

基于Verilog HDL的門電路設(shè)計方法 第4章

EDA設(shè)計工具軟件

知識點：數(shù)字系統(tǒng)設(shè)計流程

常用的PLD設(shè)計EDA工具軟件

Quartus Ⅱ的設(shè)計流程

設(shè)計輸入方法（創(chuàng)建工程、圖形輸入、文本輸入、建立存儲器編輯文件）

設(shè)計的編譯

引腳鎖定方法（前鎖定和后鎖定）

設(shè)計的仿真驗證（功能仿真和時序仿真）

時序分析 器件編程

仿真工具ModelSim的使用方法

測試文件模板 第5章

組合邏輯電路（核心）

知識點：組合邏輯電路的特點、分析方法和設(shè)計方法

常用組合邏輯電路的電路結(jié)構(gòu)、邏輯功能和使用方法 基于Verilog HDL的組合邏輯電路設(shè)計方法

組合邏輯電路的競爭與冒險 第6章

觸發(fā)器（核心）

知識點：觸發(fā)器的特點與分類

基本RS觸發(fā)器的電路結(jié)構(gòu)、工作原理和功能

鐘控（同步）觸發(fā)器的電路結(jié)構(gòu)、工作原理和功能

集成觸發(fā)器的結(jié)構(gòu)和功能 觸發(fā)器的開關(guān)特性

觸發(fā)器之間的轉(zhuǎn)換方法

基于Verilog HDL的觸發(fā)器設(shè)計方法 第7章

時序邏輯電路（核心）

知識點：時序邏輯電路的結(jié)構(gòu)、特點、功能描述方法和分析方法

同步時序邏輯電路和異步時序邏輯電路的概念 寄存器、計數(shù)器等常用時序邏輯電路的工作原理、邏輯功能及使用方法

基于Verilog HDL的時序邏輯電路設(shè)計方法

有限狀態(tài)機設(shè)計

基于Verilog HDL的數(shù)字系統(tǒng)設(shè)計方法 第8章

程序邏輯電路

知識點：程序邏輯電路的結(jié)構(gòu)及特點

半導(dǎo)體存儲器（ROM和RAM）的結(jié)構(gòu)和分類

半導(dǎo)體存儲器的工作原理和使用方法 基于Verilog HDL的存儲器設(shè)計方法

程序邏輯電路的應(yīng)用 第9章

可編程邏輯器件

知識點：可編程邏輯器件（PLD）的分類方法

陣列型PLD和單元型PLD的基本結(jié)構(gòu)和特點 PLD的設(shè)計方法、設(shè)計流程

在系統(tǒng)可編程技術(shù)

邊界掃描技術(shù)

PLD的編程與配置方法

第二篇：數(shù)字邏輯教學(xué)大綱

數(shù)字邏輯教學(xué)大綱

課程主任：執(zhí)筆人： 呂強開課單位：信息工程學(xué)院編寫日期： 2008-2課程編碼：課程中文名稱: 數(shù)字邏輯課程英文名稱: Digital Logic

課程類別：專業(yè)基礎(chǔ)課

開課對象： 軟件工程專業(yè)本科 開課學(xué)期： 第4學(xué)期 學(xué)分：3 ；總學(xué)時： 48；理論課學(xué)時：48

先修課程： 電路基礎(chǔ)、模擬電子技術(shù)

基本教材：《現(xiàn)代數(shù)字邏輯》作者：馬義忠 常蓬彬 關(guān)少穎編著 蘭州大學(xué)出版社 200

2參 考 書：

【1】數(shù)字邏輯與計算機設(shè)計基礎(chǔ) 劉真,蔡懿慈,畢才術(shù)

【2】數(shù)字系統(tǒng)邏輯設(shè)計曲兆瑞山東大學(xué)出版社

一、課程的性質(zhì)、目的和任務(wù)

《數(shù)字邏輯》是軟件工程專業(yè)的專業(yè)基礎(chǔ)課之一，是該專業(yè)本科生必修的主干課程。數(shù)字邏輯課程闡明了數(shù)字邏輯電路的基本概念和分析設(shè)計方法，以門電路構(gòu)成的邏輯電路的“經(jīng)典方法”作為基本技能訓(xùn)練，提高以全加器、譯碼器、數(shù)據(jù)選擇器、計數(shù)器、寄存器以及存儲 器等較復(fù)雜的邏輯器件來構(gòu)成更復(fù)雜的邏輯電路的分析與設(shè)計的能力。

二、課程的基本要求

本課程注重理論與實踐相結(jié)合。在教學(xué)方法上，采用課堂講授、課堂討論、課后自學(xué)、上習(xí)題課等教學(xué)形式。要求學(xué)生熟悉數(shù)制、碼制和邏輯代數(shù)，能以邏輯代數(shù)為工具，掌握對各類組合電路、同步時序電路、異步時序電路的基本邏輯單元分析和設(shè)計，了解存儲器和可編程邏輯器件的性能和特點。

三、課程的基本內(nèi)容及學(xué)時分配

第一章 數(shù)制和碼制（學(xué)時數(shù)：2）

1． 數(shù)制

十進制、二進制、八進制、十六進制和任意進制數(shù)制

2． 數(shù)制轉(zhuǎn)換

二進制和八進制、二進制和十六進制、二進制和十進制。

3． 編碼

原碼、反碼、補碼、BCD碼和字符代碼。

教學(xué)要求

掌握數(shù)制，數(shù)制之間的轉(zhuǎn)換，碼制和編碼

第二章 邏輯代數(shù)基礎(chǔ)（學(xué)時數(shù)：6）

1． 邏輯代數(shù)基本概念

2． 邏輯代數(shù)基本定律

3． 邏輯函數(shù)的標準表達式和卡諾圖

4． 邏輯函數(shù)的化簡

教學(xué)要求

掌握邏輯代數(shù)基本定律和基本運算規(guī)律，邏輯函數(shù)的各種表達式，利用邏輯代數(shù)和卡諾圖對邏輯函數(shù)進行化簡。

第三章 TTL集成門電路（學(xué)時數(shù)：6）

1． TTL與非門

2． TTL集電極開路與非門

3． 三態(tài)輸出與非門

4． 其他類型的TTL門電路

教學(xué)要求

了解TTL門電路的電路結(jié)構(gòu)、工作原理和外部特性，掌握門電路的邏輯功能和外部特性。

第四章 組合邏輯電路（學(xué)時數(shù)：9）

1． 組合邏輯電路的分析方法

編碼器、譯碼器數(shù)據(jù)選擇器和分配器、奇偶檢測電路、比較器、加法器。

教學(xué)要求

掌握組合邏輯電路的分析方法。

第五章 集成觸發(fā)器（學(xué)時數(shù)：6）

1． 基本R-S觸發(fā)器

2． 電位觸發(fā)的觸發(fā)器

3． 主從觸發(fā)器

4． 邊沿觸發(fā)器

教學(xué)要求

掌握觸發(fā)器的基本類型及狀態(tài)描寫，觸發(fā)器的簡單應(yīng)用。

第六章 同步時序電路（學(xué)時數(shù)：6）

1． 時序電路的機構(gòu)與描述

2． 同步時序電路的分析方法

3． 同步時序電路的設(shè)計方法

教學(xué)要求

掌握同步時序電路的分析和設(shè)計方法。

第七章 異步時序電路（學(xué)時數(shù)：6）

1． 脈沖異步時序電路的分析

2． 脈沖異步時序電路的設(shè)計

教學(xué)要求

掌握脈沖異步時序電路的特點和分析方法。

第八章 存儲器和可編程邏輯器件，VHDL語言描述數(shù)字系統(tǒng)簡介（學(xué)時數(shù)：7）

1． MOS門電路

2． 存儲器

ROM、RAM

3.可編程邏輯器件

PLD、PAL、GAL

教學(xué)要求

掌握可編程邏輯器件的結(jié)構(gòu)和編程過程。

3．VHDL語言描述數(shù)字系統(tǒng)簡介

四、課內(nèi)實驗安排

見實驗大綱

五、習(xí)題及課外教學(xué)要求

習(xí)題課以例題分析為主，并適當安排開闊思路及綜合性的練習(xí)及討論。學(xué)時已包括在前述理論教學(xué)課時分配中。每次課堂授課都要有相應(yīng)的課外作業(yè),其內(nèi)容據(jù)上課內(nèi)容而定,主要是目的是鞏固課堂內(nèi)容,加深對所學(xué)東西的理解。

六、考核方式及成績評定

課外作業(yè)，平時測驗占30%；期末閉卷考試占70%。

第三篇：數(shù)字邏輯理論

參考書（華中科技大學(xué)康華光主編第五版）

第一章 數(shù)字邏輯理論

1.1掌握占空比的概念（04年第九題提到占空比）。

1.2掌握二進制，八進制，十進制，十六進制的相互轉(zhuǎn)換關(guān)系和各自的概念，以及二進制的優(yōu)點。另外熟悉串行和并行兩種傳輸方式，后面學(xué)到組合邏輯電路的時候可能會出把串行電路變成并行電路的題，1.3另外二進制加法和減法的運算以及原碼。反碼和補碼的變換，以及帶符號減法運算兩種方式。后面設(shè)計加法器和減法器的時候可能會涉及到，1.4編碼的那一塊掌握8421碼5421碼2421碼，能寫出來，記得一年的真題中寫到了要寫出來這幾個碼，所以要掌握他們的形式，另外要知道什么是有權(quán)碼，什么是無權(quán)碼另外就是重點要掌握格雷碼的性質(zhì)和特點，并且能寫出從0到15各自的格雷碼形式，這是一年的考題！

1.5掌握與或非三種基本的邏輯運算和符號表示，另外就是會用開關(guān)法表示與或的關(guān)系，有一年的考題三分就是這些簡單的內(nèi)容，而且重復(fù)會出現(xiàn)。另外就是掌握與非，或非，異或，同或之間的關(guān)系和符號表示方法。這是基礎(chǔ)，1．6了解邏輯函數(shù)的表示方法，不用特別的看，明白即可！提到哪種方式要知道，會表示。這一章一般都是考概念的題，不過他也是后面要學(xué)習(xí)的許多東西的基礎(chǔ)。掌握了才能更明白后面的一些東西，下面把考題寫下，2003 第八題第四個，2004年第八題第一個05年的第八題第一個，06年第八題第一個08年第八題第一個07年第八題第一個第三個。

第二章

2.1 掌握邏輯代數(shù)的基本形式和基本定律。，和三個基本規(guī)則，帶入規(guī)則，反演規(guī)則和對偶規(guī)則。邏輯代數(shù)的化簡方法這個重點看自己掌握程度吧，第二節(jié)就是講的是卡諾圖的化簡方法，2.2卡諾圖的化簡方法要重點掌握，因為到后來時序邏輯電路設(shè)計的時候用的很多，所以2.1和2.2要做適量的題目，并且要多看幾遍，增強印象，另外卡諾圖的化簡，書上只涉及到2個變量，3個變量，4個變量，你可以參考其他書，還有5個6個變量的情況一般不會出現(xiàn)，因為我沒有看過，而且做每年的真題，也沒有遇到變量很多的情況。另外書上只提到最小項，其實還有最大項的說法，這個要參考其他的書，因為考試的時候好像有最大項的提法，這點給的建議是參考那本學(xué)校指定的書，不過內(nèi)容不多，可以大致看看，很容易明白的，還有就是可以參考重郵的那本數(shù)字電路，這個方面也有介紹，另外我的那個講義上也講到了自己要看明白，和那些人一起商量搞懂這些知識，另外就是卡諾圖的化簡方法及注意的原則要注重掌握，以及卡諾圖畫圈的時候應(yīng)該注意的規(guī)則，把課后習(xí)題相關(guān)內(nèi)容做完，明白即可。還有就是多余項的處理。要根據(jù)情況去化簡。這個在設(shè)計邏輯電路的時候經(jīng)常用得到，在講義上叫隨意向，記住叫法的不同。還有最大項和最小項之間的關(guān)系，就是最小項的取反，記住 本章是以后學(xué)習(xí)的基礎(chǔ)，因為再設(shè)計邏輯電路的時候都要涉及到

這張有些東西要是你邏輯思維好的話不難，要掌握方法，因為幾乎后面的每道大題基本上都要涉及到邏輯函數(shù)的化簡，所以要重點掌握。否則大題中你的化簡做錯的情況下，電路就全錯了，要注意這一點，一般情況下單獨出題的情況很少，只有簡答題中有幾個吧，不過大體都要涉及到化簡，03年第八題第五個，04年第八題的第二個05年第八題的第二個。第三個。

第三章 邏輯門電路

這個最好根據(jù)講義和題目去看，因為我也沒有看明白，這一章不算是重點，?？嫉膬?nèi)容我已經(jīng)寫到了講義上。這章有許多題目我也不會，建議去聽一下優(yōu)酷中的那個老師講的，是哈工大的老師講的，在搜索中輸入哈工大數(shù)字電路即可出現(xiàn)。下面我把這張重點考得東西寫一下，有些考的我也不是很懂，三極管的原理一定要掌握，分清基極b，集電極c，和發(fā)射極e，還有就是當基極和集電極之間的電壓大于0.7V的時候發(fā)射極和集電極之間是導(dǎo)通的，就是相當于短路，如果發(fā)射極接地的話那么集電極就相當于接地。一般復(fù)雜的電路都是根據(jù)這個原理去推斷的，其他的我也不太懂，還有就是開門電平和關(guān)門電平，這個定義在重郵的那本書上有定義和詳細的解釋，詳細的解釋我已經(jīng)寫到了那本將以上了，認真看一下吧，開門電阻和關(guān)門電阻的含義，關(guān)門電阻就是當電阻小于0.91K歐姆的時候相當于低電平，這個就是關(guān)門電阻，開門電阻就是當電阻大于3.2k歐姆的時候相當于邏輯一，這個就是開門電阻。另外就是與非門的伏在輸出特性這個是一年的考題，我當時不知道什么意思，還是重郵的那本書上有這個講解，那個講義上也有，也就是當與非門的發(fā)射極的電阻高于2k歐姆的時候則輸出的電壓時1.4V2008年的第八題的第二個就是這個題目和對應(yīng)講義上的圖的解釋，另外要掌握扇出系數(shù)的概念，就是講義上的，門電路的扇出數(shù)就是在其正常工作的情況下，所能帶同類門電路的最大數(shù)目，還有扇出系數(shù)的計算方法，下面就是兩類特殊的門，（1）集電極開路門，OC門，這個掌握的主要是國標的畫法。功能，和特點，我已經(jīng)寫

到講義上了，另外就是上拉電阻的計算，我沒有看懂。也沒有碰到類似計算的考題，所以建議看不懂的話就別看了，不過那個公式要了解，（2）三態(tài)門，三態(tài)門的特點和功能已經(jīng)寫到講義上了，（3）另外就是課本116頁那個講了多余端口（空余輸入端）的處理，要記下來因為好像

重復(fù)考了幾次，課本上我已經(jīng)用紅線表示出來了。

2007年第八題第五個說明OC門的特點和應(yīng)用，08年就是與非門輸出特性，05年簡述三態(tài)門的特點和應(yīng)用，04年第八題第四個說明與非門和或非門空余輸入端的處理方法03年第六個已輸入低電平為例說明TTL門電路為什么會有扇出限制（我不會，可以看看優(yōu)酷上的講解把這一章的內(nèi)容搞懂）03年第八題的最后一個是簡述OC門的特點和功能用途（07年重復(fù)該題）還有講義上講到的例題。

第四章 組合邏輯電路

4.1組合邏輯電路的分析自己會分析即可，把課本上的看完，明白其中的道理，以后再分析此類問題的時候按照書上的步驟做即可，4.2 組合邏輯電路的設(shè)計類似吧，按說應(yīng)該是先講完組合邏輯電路中的原件后再講這些，呵呵，再設(shè)計組合邏輯電路的時候要按照此章的內(nèi)容的步驟去設(shè)計即可，4.3競爭冒險，明白競爭冒險的原因，然后掌握消除競爭冒險的方法，要記下來，可能會考概念的問題，一共有三個：

（1）發(fā)現(xiàn)并消去互補相乘項。

（2）增加乘積項以避免互補項相加，（3）輸出端并聯(lián)電容器

4.4

（1）編碼器：知道什么叫編碼，編碼的位數(shù)和符號數(shù)之間的關(guān)系要掌握，2的n次冪要大于N，n為編碼位數(shù)，N為要編碼的符號數(shù)。掌握42編碼器和83編碼器優(yōu)先編碼器理解即可，不需要記住，另外就是編碼器的擴展要看懂，理解并掌握。還有編碼器的真值表還有功能要掌握。

（2）譯碼器，和編碼器正好相反，要掌握24譯碼器和38譯碼器和他們的功能，還有就是使能端的作用，還有要會怎么兩個38譯碼器擴展到416譯碼器，這個是很重要的，書中一個例題是用1個24譯碼器和4個38譯碼器組合成一個532譯碼器，這個要掌握，看懂，其他的原理類似。還有就是用譯碼器實現(xiàn)一個邏輯函數(shù)，就是148頁的例題。210進制譯碼器不需要掌握，還有七段顯示譯碼器也不需要看。然后就到了數(shù)據(jù)分配器，其實就是一個譯碼器?？炊當?shù)據(jù)分配器的原理，并要記住數(shù)據(jù)分配器的應(yīng)用，可能會考概念的問題，（3）數(shù)據(jù)選擇器，掌握數(shù)據(jù)選擇器各個端口的功能，要理解并會應(yīng)用156頁輸出的那個表達式4.4.7，明白其中的含義，另外就是掌握數(shù)據(jù)選擇器的幾個應(yīng)用，第一：擴展，兩種擴展方式，一個是位的擴展一個是字的擴展，學(xué)了儲存器以后容易理解了。一般字的擴展應(yīng)用比較廣泛?？碱}中比較多。字的擴咱就是用兩個八位的數(shù)據(jù)選擇器擴展為16位的數(shù)據(jù)選擇器。第二：就是邏輯函數(shù)產(chǎn)生器，這個要掌握例題4.4.7，另外就是數(shù)據(jù)選擇器的優(yōu)點是無需對函數(shù)進行化簡，第三個應(yīng)用就是實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換。這個其實要用到定時器為實現(xiàn)其功能。這個要看看，要明白怎么轉(zhuǎn)化的，以后的考題中可能會遇到這個問題。

（4）數(shù)據(jù)比較器

掌握一位數(shù)值比較器和兩位數(shù)值比較器的真值表和各個端口的作用?？纯蠢斫鈹?shù)值比較器的擴展，這個數(shù)值比較器出一般都是很簡單的，不會涉及太深的內(nèi)容。兩種擴展方式要掌握。理解。

（5）加法器

第一 半加器的定義沒有考慮低位進位的加法運算稱為半加。掌握半加器的真值表和表示方法，以及符號中各個符號代表什么，第二：全加器的定義就是能進行加數(shù)，被加數(shù)和低位來的進位進行相加。要掌握全加器的真值表以及各個端口代表數(shù)的什么意思，163頁4位串行進位全加器要掌握其中的原理，如果給出四個一位的，變成四位的就是這樣變。165頁加法器的擴展方式要弄懂，（6）減法器

有一年好像考過吧，不過這個比較難理解，要把167頁的那個圖理解了，主要是根據(jù)圖相關(guān)的講解進行理解了，好像有過要設(shè)計減法電路。要注意這方面。

4.5組合可編程邏輯器件屬于存儲器那一部分的內(nèi)容，（暫時先省略）

這部分組合邏輯電路的設(shè)計很重要的一般情況下大概有20分左右的題目是單純的組合邏輯電路的，還有一部分是組合邏輯電路和時序邏輯電路綜合的，所以這部分掌握好很重要。這部分的例題就不一一列舉了，看講義上的那些題目弄懂。建議把課本上的習(xí)題做一遍，第五章鎖存器和觸發(fā)器

5.2 鎖存器

鎖存器是對脈沖電平敏感的存儲單元電路，而觸發(fā)器是對邊沿敏感的電路，可以分為上升沿觸發(fā)和下降沿觸發(fā)。這是鎖存器和觸發(fā)器的區(qū)別，另外就是在講義上根本沒有鎖存器的概念，只是重點講解了各個觸發(fā)器的功能。所以這一章根據(jù)歷年考題來看。SR鎖存器還是看看，為了防止意外考試，然后這一節(jié)重點我都用紅筆畫在書上了，那些就是我感覺的重點。209頁消陡電路時怎么工作的，我記得當時考重郵的那位同學(xué)問過我，最好看看吧，其他的可以跳過不看。掌握了D鎖存器的特點就行。至于那些傳輸門不用也別了解

5.3 觸發(fā)器的電路結(jié)構(gòu)和工作原理

觸發(fā)器的類型根據(jù)將以上看吧，可能會考簡答題，書上分為三種，講義上分為四種，以講義為主吧。主從觸發(fā)器中的功能表中有一個S和R一個是置0一個是置1，這個以后再設(shè)計電路的時候可能會用到這兩個按鈕的作用。其他的不用看了，5.4觸發(fā)器的邏輯功能（這是重點，好好看看0

(1)首先區(qū)分什么是現(xiàn)態(tài)什么是次態(tài)（225頁課本中有定義）

（2）掌握D觸發(fā)器，特想表特性方程和狀態(tài)圖都要掌握

（3）JK觸發(fā)器同上

（4）T觸發(fā)器（還有T’觸發(fā)器）

（5）SR觸發(fā)器（這個不是?？?，但是還是要掌握看懂）

（6）各個觸發(fā)器之間的轉(zhuǎn)化。這個不僅僅是書上的D觸發(fā)器轉(zhuǎn)化為別的觸發(fā)器，以后做題的過程中會用得到，掌握轉(zhuǎn)換的過程，講義上也特別的寫明了。

這一章主要的內(nèi)容就是掌握各個觸發(fā)器的功能，并在實現(xiàn)邏輯功能的時候用得上。

這一章的習(xí)題就不一一寫了，許多設(shè)計的題目要自己看懂。這是時序邏輯電路設(shè)計的基礎(chǔ)。

第六章 時序邏輯電路

6.1 明白什么是次態(tài)，什么是現(xiàn)態(tài)。另外理解什么是輸出方程，什么是激勵方程。，什么是狀態(tài)方程。了解時序邏輯電路的主要特征。明白什么是異步時序電路和同步時序電路。

（2）248頁的例題要弄懂，三個邏輯方程組要回列，這個要做題明白是什么，會寫狀態(tài)表，畫狀態(tài)圖和時序圖，這個一般是分析時序電路邏輯功能的必要的步驟。

6.2 同步時序邏輯電路的分析。這一節(jié)要掌握怎么分析同步時序邏輯電路。多做題去明白。

6.2.1和6.2.2的例題不錯，看懂明白，可能會有問題說最后判斷電路的邏輯功能這個剛開始做題時可能不知道為什么書上會那么想。等你做很多題目的時候你就能理解了，多做題對比答案，增強分析能力。多見見這種題型，一般邏輯功能就那么幾個。

6.3 同步時序邏輯電路的設(shè)計

這個是重點中的重點，一般將近=一半的分數(shù)和答題都在這。一半后面的兩道答題會設(shè)計和存儲器有關(guān)或者和組合邏輯電路綜合的題目，同步時序邏輯電路的設(shè)計這個過程不是很麻煩，但是后面化簡的時候要仔細認真，在建立原始狀態(tài)表和狀態(tài)化簡的時候這方面一定要仔細，一半此類題目考的就是你的耐心和細心，10年倒數(shù)第二道就是一個同同步時序邏輯電路的設(shè)計題，我花了20多分鐘才寫完，那道題25分。

6.3.1 設(shè)計步驟這個要仔細明白每一部的內(nèi)容。重點我已經(jīng)劃到我的書上了。

6.3.2 同步時序邏輯電路的設(shè)計舉例。這一屆要重點掌握它的分析方法。以及每一個步驟這個東西要多做題自己去明白和體會其中的道理。另外就是要重點明白什么是具有自啟動能力，還有就是狀態(tài)化簡的哪一方面，有兩種不同的化簡方法，現(xiàn)在我不太清楚了，但是有一種就是不需要檢查狀態(tài)就是做出來就具有自啟動能力，這個一定要重點掌握。因為考試的時候無論怎么樣都不要做這方面的檢查，因為你已經(jīng)寫上了，再改的話很麻煩，所以一定要掌握那種不需要檢查是否具有自啟動能力的化簡方法。還有就是6.3.2例題中那個JK觸發(fā)器的狀態(tài)確定要參考書上的，但是好像講義上給出了另外一種化簡方法，要掌握講義上的那個，因為那個就是具有自啟動能力的那種。書上的化簡方法也要掌握，但是做題的時候盡量多的使用講義上的。另外就是原始狀態(tài)圖化簡的時候出了書上的那種方法以外還有就是重郵上的那本上也有的另一種方法，有時間的話最好參考看一下，沒時間的話掌握現(xiàn)在課本上的即可，這個要靠做題去體會了。許多問題要自己去明白了。這一節(jié)可是重點，要把課本上的題目做了，做多了才能明白。

6.4 異步時序邏輯電路的分析。這個要明白什么是異步時序邏輯電路，另外就是要會分析，這個不要求會設(shè)計，這一定要自己看明白，雖說題目考的不多甚至不考，但是有許多情況下會考的到，比如異步二進制計數(shù)器的設(shè)計什么的，很多的，學(xué)會分析即可。

6.5 若干典型的時序邏輯集成電路

（1）寄存器，這個要看看吧，主要看看每個端口的功能是干什么的，看懂功能表即可，但是好像在我記憶中沒有考到這方面的設(shè)計內(nèi)容。

（2）移位寄存器這個要是重點掌握的。首先掌握單項移位寄存器的特點。和基本原理，還

有多功能寄存器的特點，另外就是雙向寄存器的功能表要重點掌握。還有看看環(huán)形計數(shù)器的特點

（3）計數(shù)器，這個算是每年必考的一個東西，首先掌握簡單異步二進制計數(shù)器的特點和基本原理。另外就是掌握二進制計數(shù)器的狀態(tài)表。還有就是74161計數(shù)器要重點掌握它們的功能。掌握各個端口放入名稱，這個你們做歷年真題就明白了，這個是每年都要涉及到的東西。所以要重點看看，必須掌握。另外就是計數(shù)器的擴展，這個自己要會，并且明白怎么擴展。非二進制計數(shù)器不需要掌握，看懂即可，沒時間可以不看。

用集成計數(shù)器構(gòu)成任意進制的計數(shù)器這個296頁的要看懂，明白，要明白反饋清零法和反饋置數(shù)發(fā)的不同之處。6.5.3和6。5.4的例題 要掌握。后面涉及這方面的題目很多要重點掌握。（4）環(huán)形計數(shù)器和扭環(huán)形計數(shù)器要明白它們的狀態(tài)有多少，這個我在講義上寫了，要重點看看。好像有一年的考題涉及到了。

這算是數(shù)電中最重點也是最難的一章了，一般后面的大題都要涉及到設(shè)計電路，不是組合就是時序，所以重點的這幾章內(nèi)容要好好掌握，這個最好要把后面的習(xí)題做一遍，自己好好掌握。不然你看一遍不做題是沒有感覺的?？炊灰欢ù砟銜嘶蛘吣銜鲱}了。

第七章 存儲器和可編程邏輯器件，這個要看看講義上的東西了，講義上的總結(jié)很好，掌握不同可編程邏輯器件的特點，有的或門固定與門可編程，有的相反，有的都可以編。另外就是還要掌握用可編程邏輯器件設(shè)計電路，或者實現(xiàn)一個邏輯表達式，這個在組合邏輯電路第五章最后的內(nèi)同要涉及到，那節(jié)自己看看，這一章不算是很重點，但是他會考察一些概念的問題，有些問題我也不明白。比如08年第四題的第四個，04年EPLD和FPGA的特點。這些問題都很難的，這個靠自己去總結(jié)。

7.1.1 明白ROM的組成。333頁上面明白什么是數(shù)據(jù)線和地址線，什么是字長即可，其他的不用看，7.2.4存儲量擴展，這個算是這張比較重點了，因為后面有的答題就是要么擴展字數(shù)，要么擴展位數(shù)，分值也很大吧。

7.3.2 CPLD的特點看看

7.3.3FPGA的特點也要看看

這章也就是這么多了，另外就是講義上的東西要看看，還有就是那個優(yōu)酷上的視頻，這章建議有些東西參考老師講可能會更明白吧，第八章就是脈沖波形的變化與產(chǎn)生

說實話這章以前我看了看只是考了一些概念性的問題，比如單穩(wěn)態(tài)觸發(fā)器有幾個狀態(tài)，單穩(wěn)態(tài)觸發(fā)器的分類等等吧，不過10年的考題中有一道是設(shè)計一個脈沖波，好像應(yīng)該用到這個章的內(nèi)容，這章在大綱上沒有要求但是為什么會考到我也不清楚，不過當時我們考重郵的那些同學(xué)他們是把這一張作為重點，我的建議是大家還是看看吧，我也說不清楚該怎么辦。畢竟我已經(jīng)考上了，我感覺即使看也要有重點的看看電路設(shè)計的哪一方面吧，關(guān)于什么參數(shù)計算的應(yīng)該考不到，而且我的建議是參考一下別人的數(shù)電的教材吧，畢竟我考試的時候還沒有看到關(guān)于555定時器的應(yīng)用。

第九章 數(shù)模模數(shù)轉(zhuǎn)換

9.1DA轉(zhuǎn)換這個看看講義把，對比課本看。因為不同的轉(zhuǎn)換方式可能叫法不同，這一章占得分值不多，可能會考一些概念的問題，大家可以參考每年的真意出題的重點復(fù)習(xí)。

DA轉(zhuǎn)換器的分類另外就是轉(zhuǎn)換器的一些參數(shù)的比如電流或者電壓的計算方法大家要掌握。還有就是他們的優(yōu)缺點。也要掌握。

轉(zhuǎn)換器的技術(shù)指標就是分辨率的計算應(yīng)該算是考的，要掌握，課本上和講義上的計算好像不一樣要參考講義上和他說的那本參考書上的內(nèi)容。

9.2 AD轉(zhuǎn)換器的一般過程掌握名字即可。量化的方法課本上和講義上不太一樣。還是要把課本上先掌握在理解將以上的東西，10年好像沒有涉及到大題是關(guān)于這章的。量化的方法要掌握。并行轉(zhuǎn)換的優(yōu)缺點要掌握，另外就是用的幾個比較器，448頁我用紅筆寫了，要仔細看看。并且要掌握并行轉(zhuǎn)換的優(yōu)缺點。449頁上面我用紅筆畫了

逐次比較型的要掌握怎么比較的，這個好像后面有題，并且寫出轉(zhuǎn)換后的編碼，這個要看懂。理解掌握。

雙積分的我把各個參數(shù)的計算方法看了看，并理解掌握了。不過好像考的題目不會過多涉及到，而且也比較難理解，我的建議是打擊有時間的話看看，沒有的話就了解幾個參數(shù)的計算方法死記下來也可以，雖說沒有考過，但是不一定以后不考。

AD轉(zhuǎn)換的精度也要會計算。

這一章考點不算多，但是唯一比較難的是就是可能以前學(xué)的簡單，學(xué)起來還有點費勁。數(shù)字電路的重點不算是很多而且學(xué)起來相對信號容易，因為信號需要計算和理解記憶的東西太多了，我給大家的建議就是要在不同時候參考不同的參考書，還有要和別的學(xué)?？紨?shù)字電路的人多商量題目，這樣對提高你的水平大有幫助，還有就是要多和考同一學(xué)校的資料要分享并且相互商量一些問題，這對提高你們自身競爭力有很大幫助。

第四篇：數(shù)字邏輯數(shù)字搶答器

《數(shù)字邏輯》課程設(shè)計

實驗報告

學(xué)號：

姓名：

班級：

指導(dǎo)老師：

一、簡要說明

在進行智力競賽搶答時，需要參賽者分成若干組進行搶答，究竟是誰先誰后單憑主持人的眼睛是很難判斷的；在提問或回答時，往往都要有時間限制；另外，犯規(guī)要發(fā)出一種特殊的信號，以便主持人看得清、聽得到。要完成上述功能，需要一種“搶答器”。

二、任務(wù)和要求

1、設(shè)計要求

（1）搶答開始后，搶答器能準確地判斷出搶先者。并發(fā)出聲光報警，3秒后自動熄滅。（2）搶答器具有互鎖功能，某組搶答后能自動封鎖其他各組的搶答信號。

（3）搶答具有限時功能。顯示檔次分別為5s、10s、15s，時間到時發(fā)出聲響，同時，時間要用數(shù)碼管顯示出來。

（4）搶答者犯規(guī)或違章（主持人未說“開始搶答”時，參賽者搶先按鈕）時，應(yīng)自動發(fā)出警告信號，以指示燈閃為標志。（5）系統(tǒng)應(yīng)具有一個總復(fù)位開關(guān)。

2、采用的器件：

74273，74160，74244，7446，相應(yīng)的門器件；軟件：maxplus2。

三、設(shè)計思想、1、電路結(jié)構(gòu)

根據(jù)總體設(shè)計方案，將智力競賽搶答器劃分成四個子系統(tǒng)和一個控制器。輸入子系統(tǒng)由搶答鍵和鎖存電路組成；時間顯示子系統(tǒng)由計時電路、動態(tài)掃描譯碼電路和LED數(shù)碼管組成；席位指示子系統(tǒng)由席位燈驅(qū)動電路、發(fā)光二極管組成；時鐘子系統(tǒng)由時鐘信號源、分頻器組成；控制器由啟動鍵、啟動電路、判斷電路和復(fù)位電路組成。

2、輸入、輸出信號特征

智力競賽搶答器的輸入信號是由啟動鍵和搶答鍵產(chǎn)生。啟動鍵和搶答鍵可產(chǎn)生短暫的單步脈沖信號。輸出信號是席位指示燈驅(qū)動信號和LED數(shù)碼管驅(qū)動信號。前者高點平有效，后者低電平有效。

3、主要技術(shù)性能指標（1）選手席位數(shù)量：8個

（2）席位指示燈：LED發(fā)光二極管。正常搶答時燈亮，犯規(guī)搶答時燈閃。（3）強大時間范圍：0s~30s（4）時間顯示方式：LED數(shù)碼管，兩位，共陰極，動態(tài)掃描。（5）搶答速度識別時間：1/1000s（6）按鍵鎖定方式：自動（7）復(fù)位方式：自動，延遲時間為9s

四、設(shè)計步驟：

1、啟動電路：

啟動電路由D觸發(fā)器和與門組成。主持人按下啟動鍵時，從START端輸入一個脈沖，D觸發(fā)器被置成1狀態(tài)，即Q=1，表示選手可以搶答，同時計時電路開始計數(shù)，若主持人未按下啟動鍵就有選手搶答，F(xiàn)=1，表示搶答犯規(guī)，經(jīng)反相后時候使S=0，啟動電路處于保持狀態(tài)，再按啟動鍵無效。/CLRN為清零端，與復(fù)位電路輸出端/END9連接，低電平有效。電路圖如下所示：

2、鎖存電路：

由74273和與門組成。D1~D8與搶答鍵電路輸出端連接，輸出端Q1~Q8與席位燈驅(qū)動電路連接。S連接判斷電路輸出端/OFF。沒有搶答，OFF=1，S=1，74273工作在置數(shù)狀態(tài)。D1~D8對應(yīng)的有一個為1，在CLK作用下，被置入觸發(fā)器。OFF=0，74273處于保持狀態(tài)。時鐘信號頻率為1HZ，搶答速度識別為1/1000。低電平有效。電路圖如下：

3、判斷電路：

判斷電路由若干個門電路組成。輸出端D1~D8與鎖存電路端輸出端Q1~Q8連接。使能端S連接啟動電路輸出端Q。Q=1時，S=Q=1.若D1~D8中有1狀態(tài)，則T=1，F(xiàn)=0，表示被鎖存的信號是搶答信號。T=1，計時電路停止計數(shù)；Q=0時，S=0，若D1~D8中有1狀態(tài)，則T=0，F(xiàn)=1，表示被鎖存的信號是犯規(guī)信號。T=1或F=1輸出端/OFF狀態(tài)均為0，使鎖存電路處于保持狀態(tài)，而此時復(fù)位電路則為計數(shù)狀態(tài)。電路圖如下：

4、席位驅(qū)動電路：

由若干與門和或門組成。A1~A8與鎖存電路Q1~Q8相連。L1~L8與8個二極管連 接。CLK接入1HZ的時鐘信號。T=1,S1=1, A1~A8中有一個輸入為1，對應(yīng)的輸出狀態(tài)也是1，發(fā)光二極管亮；F=1，S2=1，狀態(tài)為1的輸入端所對應(yīng)的輸出端輸出1HZ的時鐘信號，發(fā)光二極管閃爍。電路圖如下：

5、計時電路：

兩片74160連接成一個同步三十進制加法計數(shù)器，輸出端與動態(tài)掃描譯碼電路連接。使能端S,STOP和/CLRN分別連接啟動電路輸出端Q、判斷電路輸出端T和復(fù)位電路輸出端/END9。按下啟動鍵時，Q=1，T=0，/END9=1，則S=Q=1，STOP=T=0，/CLRN=/END9=1，電路處于計數(shù)狀態(tài)，對CLK端輸入的1HZ 時鐘信號進行計數(shù)，Q6~Q1端依次輸出000000（00）~110000（30）。計數(shù)到110000（30s）時，END30端狀態(tài)由0跳變?yōu)?，電路進入保持狀態(tài)，同時啟動復(fù)位電路。若在計數(shù)過程中有選手搶答，則T=1，STOP=T=1，計時電路停止計數(shù)，進入保持狀態(tài)。/CLRN為清零端，與復(fù)位電路輸出端/END9連接，低電平有效。電路圖如下所示：

6、動態(tài)掃描譯碼電路：

由74244和DEL(自定義)組成，輸入端D1~D 6與計時電路輸出端Q6~Q1連接，輸出端QA~QG與兩個七段LED數(shù)碼管陰極連接，E1、E2分別與秒個位和秒十位數(shù)碼管的陽極連接。74244輸出由CLk輸入的1HZ時鐘信號控制，低電平輸出高4位數(shù)據(jù)，高電平輸出低4位數(shù)據(jù)，并經(jīng)DEL進行譯碼，驅(qū)動兩個數(shù)碼管顯示00~30s。

DEL代碼： SUBDESIGN del(num[3..0]:INPUT;a,b,c,d,e,f,g:OUTPUT;)BEGIN TABLE num[3..0]=>a,b,c,d,e,f,g;

H“0”=>1,1,1,1,1,1,0;H“1”=>0,1,1,0,0,0,0;H“2”=>1,1,0,1,1,0,1;H“3”=>1,1,1,1,0,0,1;H“4”=>0,1,1,0,0,1,1;H“5”=>1,0,1,1,0,1,1;H“6”=>1,0,1,1,1,1,1;H“7”=>1,1,1,0,0,0,0;H“8”=>1,1,1,1,1,1,1;H“9”=>1,1,1,1,0,1,1;H“A”=>1,1,1,0,1,1,1;H“B”=>0,0,1,1,1,1,1;H“C”=>1,0,0,1,1,1,0;H“D”=>0,1,1,1,1,0,1;H“E”=>1,0,0,1,1,1,1;H“F”=>1,0,0,0,1,1,1;END TABLE;END;電路圖如下：

7、復(fù)位電路：

74160接成一個同步九進制加法計數(shù)器。電路的工作狀態(tài)由判斷電路輸出端輸出端T,F和計時電路輸出端END9控制。這三個輸出端的狀態(tài)只要有一個為1，使/CLRN=1，電路對CLK 端輸入的1HZ時鐘信號計數(shù)。第九個脈沖到達時，輸出端/END9狀態(tài)由1變?yōu)?，用其將啟動電路、鎖存電路和計時電路復(fù)位。若T,F和END9的狀態(tài)全為0，/CLRN=0，電路復(fù)位，不工作。電路圖如下所示：

8、分頻器：

通過分頻器將頻率分為1HZ和1KHZ。利用代碼來寫。module fdiv(clk,clk1khz,clk1hz);input clk;output clk1khz,clk1hz;reg clk1khz,clk1hz;integer cnt1;integer cnt2;always @(posedge clk)begin //if(ct1<9999)if(cnt1<19)begin cnt1 = cnt1 + 1;clk1khz<=1'b0;end else begin cnt1 = 0;clk1khz<= 1'b1;end end always @(posedge clk1khz)begin //if(cnt2<999)if(cnt2<9)begin cnt2 = cnt2 + 1;clk1hz<= 1'b0;end else begin cnt2 = 0;clk1hz<= 1'b1;end end endmodule 電路圖如下：

9、總電路圖：

五、模擬結(jié)果及分析：

1、模擬結(jié)果：

2、電路工作原理：

主持人按下啟動鍵后，啟動電路輸出信號Q為高電平，計時電路開始對1HZ時鐘信號進行計數(shù)，經(jīng)過譯碼后顯示計時時間（00s~30s）。當某選手按下?lián)尨疰I時（高電平有效），該信號被鎖存電路保存起來，并經(jīng)過席位燈驅(qū)動電路輸出高電平，對應(yīng)的發(fā)光二極管亮，表示正常搶答。同時，判斷電路輸出信號T為高電平，使計時電路停止計數(shù)，鎖存電路處于保持狀態(tài)，其他各組選手再按鍵無效。若沒有選手按下?lián)尨疰I，計時到30s時，計時自動停止，輸出信號END30為高電平；如果啟動鍵未按下，某選手就按下?lián)尨疰I，鎖存電路將該信號保存，并經(jīng)過席位燈驅(qū)動電路輸出1HZ時鐘信號，對應(yīng)的發(fā)光二極管閃爍，表示搶答犯規(guī)，同時判斷電路輸出信號F為高電平，使鎖存電路、啟動電路處于保持狀態(tài)，再按搶答鍵、啟動鍵無效。

復(fù)位電路工作狀態(tài)由判斷電路和計時電路控制。當輸出信號T，F(xiàn)或END30有一個為高電平時，電路處于計時狀態(tài)，經(jīng)過9s延時，/END9端輸出一個低電平信號，將啟動電路、鎖存電路和計時電路復(fù)位。分頻器可將時鐘信號源輸出的高頻率時鐘信號分頻為1HZ和1KHZ時鐘信號，1HZ時鐘信號用于計時和席位閃爍，1KHZ時鐘信號用于動態(tài)掃描譯碼控制和搶答速度識別。

六、心得體會：

數(shù)字搶答器是我們第一次接觸計算機硬件自己設(shè)計的數(shù)字系統(tǒng)，將理論應(yīng)用到實踐中，經(jīng)歷了從茫然到查閱資料最終豁然開朗的過程。

搶答器主要包括了74160，74244，自定義的分頻器以及del和門器件組成，考慮了 在搶答過程中遵守規(guī)則或者犯規(guī)，而且當有選手答題時，再搶答則對應(yīng)的燈就不會亮。

我覺得做課程設(shè)計一定要細心，認真，有耐心，有恒心。不放過任何一個細節(jié)，電路圖做到分毫不差才能仿真出想要的結(jié)果！

經(jīng)過此次課程設(shè)計，對本門課有了進一步的了解，對MAX+plus軟件的使用有了更好的認識，更好的鍛煉了動手能力，更好的了解了EDA-V實驗箱的功能。相信這對我們以后的學(xué)習(xí)生活都有很大的幫助。

第五篇：數(shù)字邏輯感想

數(shù)字邏輯實驗感想

本學(xué)期我們開設(shè)了數(shù)字邏輯實驗課，在實驗課中，我學(xué)到了很多在平時的學(xué)習(xí)中學(xué)習(xí)不到的東西。為期六周的的實驗就要畫上一個圓滿的句號了，回顧這六周的學(xué)習(xí)，感覺十分的充實，通過親自動手，使我進一步了解了數(shù)字邏輯實驗的基本過程和基本方法，為我今后的學(xué)習(xí)奠定了良好的實驗基礎(chǔ)。

首先，在對所學(xué)的理論課而言，實驗給了我們一個很好的把理論應(yīng)用到實踐的平臺，讓我們能夠很好的把書本知識轉(zhuǎn)化到實際能力，提高了對于理論知識的理解，認識和掌握。其次，對于個人能力而言，實驗很好的解決了我們實踐能力不足且得不到很好鍛煉機會的矛盾，通過實驗，提高了自身的實踐能力和思考能力，并且能夠通過實驗很好解決自己對于理論的學(xué)習(xí)中存在的一些知識盲點。

回顧六個實驗的過程，總的來說收獲還是很多的。最直接的收獲是提高了實驗中的基本操作能力，并對EDA儀器有了了解，并掌握了基本的操作。但感到更重要的收獲是培養(yǎng)了自己對實驗的興趣。還有，就是切身的體驗到了嚴謹?shù)膶嶒瀾B(tài)度是何等的重要。

不過說實話，在做試驗之前，我以為不會難做,就像以前做的實驗一樣，操作應(yīng)該不會很難，做完實驗之后兩下子就將實驗報告寫完，直到做完幾次實驗后，我才知道其實并不容易做。它真的不像我想象中的那么簡單，天真的以為自己把平時的理論課學(xué)好就可以很順利的完成實驗，事實證明我錯了。在最后的綜合實驗中，我更是受益匪淺。學(xué)習(xí)的過程中，我深深體會到，學(xué)習(xí)不單單要將理論知識學(xué)扎實了，更重要的是實際動手操作能力，學(xué)完了課本知識，我并沒有覺得自己有多大的提高，但是在隨后的實驗過程中我真的感覺學(xué)會了很多，學(xué)到了很多知識，在實踐中更加理解了書本上的理論知識的經(jīng)典所在以及這門學(xué)科的意義和用處！真心希望以后的課程都能將理論與實踐充分的結(jié)合起來，在實踐的過程中串聯(lián)書本的知識，讓理論化為實踐的力量！