第一篇：數(shù)字電路實(shí)驗(yàn)報(bào)告

組合邏輯電路的設(shè)計(jì)與調(diào)試

一、實(shí)驗(yàn)?zāi)康?、掌握用門電路設(shè)計(jì)組合邏輯電路的方法。

2、掌握組合邏輯電路的調(diào)試方法。

二、實(shí)驗(yàn)器材

數(shù)字電路實(shí)驗(yàn)箱一臺、74LS00若干

三、實(shí)驗(yàn)內(nèi)容

1、用與非門實(shí)現(xiàn)散人多數(shù)表決器電路

（1）真值表

（2）表達(dá)式化簡及變形

（3）邏輯圖

2、用與非門實(shí)現(xiàn)Y?A?B

（1）真值表

（2）表達(dá)式化簡及變形

（3）邏輯圖

譯碼器應(yīng)用電路的設(shè)計(jì)與測試

一、實(shí)驗(yàn)?zāi)康?、熟悉集成譯碼器的性能和使用方法

2、學(xué)會(huì)使用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路的方法

二、實(shí)驗(yàn)器材

數(shù)字電路實(shí)驗(yàn)箱一臺、74LS138一片、74LS20一片

三、實(shí)驗(yàn)內(nèi)容

1、用74LS138及74LS20實(shí)現(xiàn)三人多數(shù)表決器電路

（1）真值表

（2）表達(dá)式轉(zhuǎn)換

（3）邏輯圖

2、用74LS138及74LS20實(shí)現(xiàn)Y?A?B

（1）表達(dá)式轉(zhuǎn)換

（2）邏輯圖

數(shù)據(jù)選擇器的設(shè)計(jì)與調(diào)試

一、實(shí)驗(yàn)?zāi)康?、熟悉數(shù)據(jù)選擇器的性能及使用方法

2、學(xué)會(huì)使用數(shù)據(jù)選擇器進(jìn)行邏輯設(shè)計(jì)的方法

二、實(shí)驗(yàn)器材

數(shù)字電路實(shí)驗(yàn)箱一臺、74LS151一片

三、實(shí)驗(yàn)內(nèi)容

1、用74LS151實(shí)現(xiàn)三人多數(shù)表決器

（1）真值表

（2）比較卡諾圖求出Ai及Di

（3）邏輯圖

2、用74LS151實(shí)現(xiàn)Y?AB?BC?AC

（1）比較卡諾圖求出Ai及Di

（2）邏輯圖

N進(jìn)制計(jì)數(shù)器的設(shè)計(jì)與測試

一、實(shí)驗(yàn)?zāi)康?、掌握集成技術(shù)器的測試方法

2、學(xué)會(huì)利用集成技術(shù)器構(gòu)成N進(jìn)制計(jì)數(shù)器

二、實(shí)驗(yàn)器材

數(shù)字電路實(shí)驗(yàn)箱一臺、74LS161一片、74LS20一片

三、實(shí)驗(yàn)內(nèi)容

1、用74LS161設(shè)計(jì)七進(jìn)制計(jì)數(shù)器。

方法一：清零（0-6）

（1）邏輯圖

（2）狀態(tài)轉(zhuǎn)換圖

方法二：置數(shù)（1-7）

（1）邏輯圖

（2）狀態(tài)轉(zhuǎn)換圖

方法三：置數(shù)（9-15）（CO做反饋）

（1）邏輯圖

（2）狀態(tài)轉(zhuǎn)換圖

第二篇：數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn) 報(bào)告書

課程名稱

數(shù)字電路與邏輯設(shè)計(jì)

專

業(yè)

計(jì)算機(jī)科學(xué)與技術(shù)

班

級

姓

名

劉

騰

飛

學(xué)

號

09030234

指導(dǎo)教師

王

丹

志

成績

2010年 年 11月 月 10 日

實(shí)驗(yàn)題目：

譯碼器、數(shù)據(jù)選擇器及其應(yīng)用

一、實(shí)驗(yàn)?zāi)康?1、掌握中規(guī)模集成譯碼器與數(shù)據(jù)選擇器的邏輯功能與使用方法

2、熟悉數(shù)碼管的使用 3、學(xué)習(xí)用數(shù)據(jù)選擇器構(gòu)成組合邏輯電路的方法 二、實(shí)驗(yàn)原理 1 1、中規(guī)模集成譯碼器 74 LS 138

74LS138是集成3線－8線譯碼器，在數(shù)字系統(tǒng)中應(yīng)用比較廣泛。圖-1是其引腳排列。其中 A2、A1、A0為地址輸入端，0Y～ 7Y為譯碼輸出端，S1、2S、3S為使能端。

圖-1 74LS138真值表圖-2如下：

圖-2 74HC138工作原理為：當(dāng)S1=1，S— 2+S — 3=0時(shí)，器件使能，電路完成譯碼功能，輸出低電平有效。當(dāng)S=0，S— 2+S — 3=X時(shí)，或S1=1, S— 2+S — 3=1,譯碼器被禁止，所有輸出同時(shí)為1 2 2、雙4 4 選1 1 數(shù)據(jù)選擇器

74LS153 ?

所謂雙4選1數(shù)據(jù)選擇器就是在一塊集成芯片上有兩個(gè)4選1數(shù)據(jù)選擇器。引腳排列如圖-3所示，功能表如圖-4所示。

圖-3

輸入 輸出 S—

A1 A0 Q 1 0 0 0 0 X 0 0 1 1 X 0 1 0 1 0 D0 D1 D2 D3 圖-4

1S—、2S — 為兩個(gè)獨(dú)立的使能端；A1、A0為兩個(gè)公用的地址輸入端；1D0~1D3和2D0~2D3分別為兩個(gè)4選1數(shù)據(jù)選擇器的數(shù)據(jù)輸入端；Q1、Q2為兩個(gè)輸出端。

當(dāng)使能端1S—（2S —）=1時(shí)，多路開關(guān)被禁止，無輸出，Q=0。

當(dāng)使能端1S—（2S —）=0時(shí)，多路開關(guān)正常工作，根據(jù)地址碼A1、A0的狀態(tài)，將相應(yīng)的數(shù)據(jù)D0~D3送到輸出端Q。3、8 8 選1 1 數(shù)據(jù)選擇器 74LS151

74LS151為互補(bǔ)輸出的8選1數(shù)據(jù)選擇器，引腳排列如圖-5所示，功能表如圖-6所示。

圖-5

圖-6 選擇控制端（地址端）為A2~A0，按二進(jìn)制譯碼，從8個(gè)輸入數(shù)據(jù)D0~D7中，選擇一個(gè)需要的數(shù)據(jù)送到輸出端Q，S— 為使能端，低電平有效。

使能端S— =1時(shí)，不論A2~A0狀態(tài)如何，均無輸出，多路開關(guān)被禁止。

使能端S— =0時(shí)，多路開關(guān)正常工作，根據(jù)地址碼A2、A1、A0的狀態(tài)選擇D0~D7中某一個(gè)通道的數(shù)據(jù)輸送到輸出端Q。

三、實(shí)驗(yàn)設(shè)備及器件 ●

硬件：PC機(jī)一臺 ●

軟件：QuartusⅡ5.0集成開發(fā)環(huán)境 四、實(shí)驗(yàn)內(nèi)容 1.使用74LS138實(shí)現(xiàn)邏輯函數(shù) F=A’B’C’+AB’C’+ABC 2.使用74LS151實(shí)現(xiàn)邏輯函數(shù) F=AB’+A’B+AB 3.使用74LS153實(shí)現(xiàn)邏輯函數(shù) F=A’BC+AB’C+ABC’+ABC

五、實(shí) 驗(yàn)過程 1、使用74LS138實(shí)現(xiàn)邏輯函數(shù) F=A’B’C’+AB’C’+ABC ① 由74LS138功能表（圖-1）可知電路圖連接如圖-7所示

圖-7 ② 經(jīng)編譯檢查無錯(cuò)（圖-8）

圖-8

③ 對其進(jìn)行仿真，設(shè)置好一定仿真時(shí)間區(qū)域與輸入波形后啟動(dòng)仿真器得仿真結(jié)果如圖-9

圖-9 2、使用74LS151實(shí)現(xiàn)邏輯函數(shù)F=AB’+A’B+AB

①將輸入變量C、B、A作為8選1數(shù)據(jù)選擇器的地址碼A2、A1、A0。使8選1數(shù)據(jù)選擇器的各個(gè)數(shù)據(jù)輸入D0~D7分別與函數(shù)F的輸出值一一對應(yīng)，即A2A1A0=CBA、D0=D2=D3=0、D0=D4=D5=D6=D7=1則輸出Q便實(shí)現(xiàn)了函數(shù)AB’+A’B+AB接線圖如圖-10

圖-10 ②經(jīng)編譯檢查無錯(cuò)（圖-11）

圖-11 ③對其進(jìn)行仿真，設(shè)置好一定仿真時(shí)間區(qū)域與輸入波形后啟動(dòng)仿真器得仿真結(jié)果如圖-12

圖-12 3、使用74LS153實(shí)現(xiàn)邏輯函數(shù) F=A’BC+AB’C+ABC’+ABC

①函數(shù)F有3個(gè)輸入變量A、B、C，而數(shù)據(jù)選擇器有2個(gè)地址端A1、A0少于數(shù)據(jù)函數(shù)輸入變量個(gè)數(shù)，在設(shè)計(jì)時(shí)可任選A接A1，B接A0。接線如圖-13

圖-13

②經(jīng)編譯檢查無錯(cuò)如圖-14

圖-14 ③對其進(jìn)行仿真，設(shè)置好一定仿真時(shí)間區(qū)域與輸入波形后啟動(dòng)仿真器得仿真結(jié)果如圖-15

圖-15 六、實(shí)驗(yàn)心得 通過這次試驗(yàn)，我熟練掌握了74LS138譯碼器、74LS151和74LS153數(shù)據(jù)選擇器的使用特點(diǎn)和方法。加強(qiáng)了對這些知識的了解，熟練掌握了QuartusⅡ5.0集成開發(fā)環(huán)境的使用。

第三篇：北郵數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告

北京郵電大學(xué)數(shù)字電路與邏輯

設(shè)計(jì)實(shí)驗(yàn)報(bào)告

學(xué)院： 班級：

姓名：

學(xué)號：

實(shí)驗(yàn)一 Quartus II原理圖輸入法設(shè)計(jì)與實(shí)現(xiàn)

一、實(shí)驗(yàn)?zāi)康模?/p>

(1)熟悉Quartus II原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真；(2)掌握Quartus II 圖形模塊單元的生成與調(diào)用；(3)熟悉實(shí)驗(yàn)板的使用；

二、實(shí)驗(yàn)所用器材：

(1)計(jì)算機(jī)；

(2)直流穩(wěn)壓電源；

(3)數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板。

三、實(shí)驗(yàn)任務(wù)要求

(1)用邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。

(2)用(1)中生成的半加器模塊和邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測試，要求用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。

(3)用3線-8線譯碼器（74LS138）和邏輯門設(shè)計(jì)實(shí)現(xiàn)函數(shù) ,仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測試。要求用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。

四、實(shí)驗(yàn)原理圖及仿真波形圖

(1)半加器

半加器原理圖

仿真波形

仿真波形圖分析:根據(jù)仿真波形對比半加器真值表，可以確定電路實(shí)現(xiàn)了半加器的功能。但我們也可以發(fā)現(xiàn)輸出SO出現(xiàn)了靜態(tài)功能冒險(xiǎn)，要消除該冒險(xiǎn)可以加入相應(yīng)的選通脈沖。

（2）全加器

全加器原理圖

仿真波形

仿真波形圖分析 ：根據(jù)仿真波形對比半加器真值表，可以確定電路實(shí)現(xiàn)了全加器的功能

(2)

74138 3線-8線譯碼器 原理圖

仿真波形圖

仿真波形圖分析;當(dāng)且僅當(dāng)ABC輸入為000、010、100、111時(shí)，F(xiàn)=1,可知電路實(shí)現(xiàn)了函數(shù)。

實(shí)驗(yàn)二 用VHDL設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路

一、實(shí)驗(yàn)?zāi)康模?/p>

（1）熟悉用VHDL語言設(shè)計(jì)時(shí)序邏輯電路的方法；（2）熟悉用Quartus II文本輸入法進(jìn)行電路設(shè)計(jì)；（3）熟悉不同的編碼及其之間的轉(zhuǎn)換。

二、實(shí)驗(yàn)所用器材：

（1）計(jì)算機(jī)；

（2）直流穩(wěn)壓電源；

（3）數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板。

三、實(shí)驗(yàn)任務(wù)要求

（1）用 VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)共陰極7段數(shù)碼管譯碼器；（2）用VHDL語言設(shè)計(jì)一個(gè)8421碼轉(zhuǎn)余三碼的代碼轉(zhuǎn)換器；（3）用VHDL語言設(shè)計(jì)設(shè)計(jì)一個(gè)四位2進(jìn)制奇校驗(yàn)器。

四、實(shí)驗(yàn)代碼及仿真波形圖

數(shù)碼管譯碼器 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shumaguanyimaqi IS

PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END shumaguanyimaqi;

ARCHITECTURE encoder_arch OF shumaguanyimaqi IS BEGIN

PROCESS(A)BEGIN

C<=“011111”;CASE A IS

WHEN“0000”=> B<=“1111110”;--0 WHEN“0001”=> B<=“0110000”;--1 WHEN“0010”=> B<=“1101101”;--2 WHEN“0011”=> B<=“1111001”;--3 WHEN“0100”=> B<=“0110011”;--4 WHEN“0101”=> B<=“1011011”;--5 WHEN“0110”=> B<=“1011111”;--6 WHEN“0111”=> B<=“1110000”;--7 WHEN“1000”=> B<=“1111111”;--8 WHEN“1001”=> B<=“1111011”;--9 WHEN OTHERS=> B<=“ZZZZZZZ”;END CASE;END PROCESS;END encoder_arch;仿真波形圖

仿真波形分析：A是輸入，A0-A3是由低位到高位變化，B是數(shù)碼管的各個(gè)部分，隨著A輸入的變化，B數(shù)碼管對應(yīng)譯碼出相應(yīng)的數(shù)字顯示出來。

8421碼轉(zhuǎn)余三碼 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jxhyusanma IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhyusanma;

ARCHITECTURE trans_ex3 OF jxhyusanma IS BEGIN

PROCESS(A)BEGIN CASE A IS

WHEN“0000”=> B<=“0011”;WHEN“0001”=> B<=“0100”;WHEN“0010”=> B<=“0101”;WHEN“0011”=> B<=“0110”;WHEN“0100”=> B<=“0111”;WHEN“0101”=> B<=“1000”;WHEN“0110”=> B<=“1001”;WHEN“0111”=> B<=“1010”;WHEN“1000”=> B<=“1011”;WHEN“1001”=> B<=“1100”;WHEN OTHERS=> B<=“ZZZZ”;END CASE;END PROCESS;END trans_ex3;仿真波形圖

仿真波形分析：8421碼轉(zhuǎn)換余三碼，由0111轉(zhuǎn)換成為了1010可以看出功能已經(jīng)實(shí)現(xiàn)，仿真驗(yàn)證了代碼功能正確。奇校驗(yàn)

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;ENTITY jxhjijiaoyan IS PORT(A:STD_LOGIC;

B:STD_LOGIC;

C:STD_LOGIC;

D:STD_LOGIC;

F:OUT STD_LOGIC);END jxhjijiaoyan;

ARCHITECTURE one OF jxhjijiaoyan IS

SIGNAL n1,n2 : STD_LOGIC;BEGIN

n1<=A XOR B;

n2<=n1 XOR C;

F<=n2 XOR D;END one;仿真波形圖

仿真波形分析：當(dāng)ABCD為1111時(shí)，輸出F為0，ABCD為1110時(shí)，輸出F為1，可見奇校驗(yàn)功能得以實(shí)現(xiàn)。

實(shí)驗(yàn)三 用VHDL設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路

一、實(shí)驗(yàn)?zāi)康模?/p>

（1）熟悉用VHDL語言設(shè)計(jì)時(shí)序邏輯電路的方法；（2）熟悉用Quartus II文本輸入法進(jìn)行電路設(shè)計(jì)；（3）熟悉不同的編碼及其之間的轉(zhuǎn)換。

二、實(shí)驗(yàn)所用器材：

（1）計(jì)算機(jī)；

（2）直流穩(wěn)壓電源；

（3）數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板。

三、實(shí)驗(yàn)任務(wù)要求

（1）用 VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)8421十進(jìn)制計(jì)數(shù)器；（2）用VHDL語言設(shè)計(jì)一個(gè)分頻器；（3）將（1）、（2）和數(shù)碼管譯碼器3個(gè)電路進(jìn)行連接，并下載到實(shí)驗(yàn)板顯示計(jì)數(shù)結(jié)果。

四、實(shí)驗(yàn)代碼及仿真波形圖

8421十進(jìn)制計(jì)數(shù)器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshijinzhijishuqi IS PORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhshijinzhijishuqi;ARCHITECTURE a OF jxhshijinzhijishuqi IS SIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(clk,reset)BEGIN IF reset='0' THEN q_temp <=“0000”;ELSIF clk'EVENT AND clk='1' THEN IF q_temp=“1001” THEN q_temp <=“0000”;ELSE q_temp <=q_temp+1;END IF;END IF;END PROCESS;q<= q_temp;END a;仿真波形圖

仿真波形圖分析：8421十進(jìn)制計(jì)數(shù)器隨著時(shí)鐘的信號進(jìn)行計(jì)數(shù)，restart是復(fù)位，當(dāng)復(fù)位為零的時(shí)候計(jì)數(shù)器重新計(jì)數(shù)。根據(jù)仿真結(jié)果來看，8421十進(jìn)制計(jì)數(shù)器功能得以實(shí)現(xiàn)。

分頻器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi IS PORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE a OF jxhfenpinqi IS SIGNAL temp:INTEGER RANGE 0 TO 11;BEGIN p1:PROCESS(clear,clk)BEGIN IF clear='0'THEN temp<=0;ELSIF clk'EVENT AND clk='1' THEN IF temp=11 THEN temp<=0;ELSE temp<=temp+1;END IF;END IF;END PROCESS p1;p2:PROCESS(temp)BEGIN IF temp<6 THEN clk_out<='0';ELSE clk_out<='1';END IF;END PROCESS p2;END a;仿真波形

仿真波形分析：分頻器將頻率分開，置零端正常工作，根據(jù)仿真波形可以看出來，分頻器的功能得以正常實(shí)現(xiàn)。

組合電路

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi IS PORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE behave OF jxhfenpinqi IS SIGNAL temp:INTEGER RANGE 0 TO 24999999;SIGNAL clktmp:STD_LOGIC;BEGIN

PROCESS(clk)

BEGIN

IF clk'event AND clk='1' THEN

IF temp=24999999 THEN

temp<=0;clktmp<=NOT clktmp;

ELSE

temp<=temp+1;

END IF;

END IF;

END PROCESS;

clk_out<=clktmp;END behave;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jxhshijinzhi IS

PORT（CLK,CLEAR:IN STD_LOGIC;

Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END jxhshijinzhi;

ARCHITECTURE A OF jxhshijinzhi IS SIGNAL Q_TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK,clear)BEGIN IF CLEAR='1'THEN

Q_TEMP<=“0000”;elsIF(CLK'EVENT AND CLK='1')THEN

IF Q_TEMP=“1001”THEN

Q_TEMP<=“0000”;

ELSE

Q_TEMP<=Q_TEMP+1;

END IF;END IF;END PROCESS;Q<=Q_TEMP;END A;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshumaguan IS PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

b:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

c:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));

END jxhshumaguan;ARCHITECTURE seg7_arch OF jxhshumaguan IS BEGIN PROCESS(a)BEGIN c<=“011111”;CASE a IS WHEN“0000”=>b<=“01111110”;--0 WHEN“0001”=>b<=“00110000”;--1 WHEN“0010”=>b<=“01101101”;--2 WHEN“0011”=>b<=“01111001”;--3 WHEN“0100”=>b<=“00110011”;--4 WHEN“0101”=>b<=“01011011”;--5 WHEN“0110”=>b<=“01011111”;--6 WHEN“0111”=>b<=“01110000”;--7 WHEN“1000”=>b<=“01111111”;--8 WHEN“1001”=>b<=“01111011”;--9 WHEN OTHERS=>b<=“00000000”;END CASE;END PROCESS;END seg7_arch;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jxhzuhedianlu IS PORT(ain:IN STD_LOGIC;bin:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(7 downto 0);cat:OUT STD_LOGIC_VECTOR(5 downto 0));end jxhzuhedianlu;ARCHITECTURE behave OF jxhzuhedianlu IS COMPONENT jxhfenpinqi PORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END COMPONENT;COMPONENT jxhshijinzhi PORT(clk,clear:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 downto 0));END COMPONENT;COMPONENT jxhshumaguan PORT(a:IN STD_LOGIC_VECTOR(3 downto 0);b:OUT STD_LOGIC_VECTOR(7 downto 0);c:OUT STD_LOGIC_VECTOR(5 downto 0));end COMPONENT;SIGNAL d:STD_LOGIC;SIGNAL f:STD_LOGIC_VECTOR(3 downto 0);BEGIN u1:jxhfenpinqi PORT MAP(clk=>ain,clk_out=>d);u2:jxhshijinzhi PORT MAP(clk=>d,clear=>bin,q=>f);u3:jxhshumaguan PORT MAP(a=>f,b=>cout,c=>cat);END behave;端口的綁定：

端口分析：Ain是時(shí)鐘信號的輸入綁定了18串口，bin是置零信號綁定了20 串口，cat5-0是每個(gè)數(shù)碼管各自的綁定，根據(jù)板子上的串口數(shù)字綁定，cout7-0是數(shù)碼管的每一個(gè)亮的部分，根據(jù)板子上的提示串口進(jìn)行綁定，根據(jù)編程可以實(shí)現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。電路圖：

代碼中是使用PORT MAP 進(jìn)行連接的

u1:jxhfenpinqi PORT MAP(clk=>ain,clk_out=>d);u2:jxhshijinzhi PORT MAP(clk=>d,clear=>bin,q=>f);u3:jxhshumaguan PORT MAP(a=>f,b=>cout,c=>cat);在此圖中可以看出ain接分頻器的clk，分頻器的clk_out接十進(jìn)制譯碼器的CLK，bin接十進(jìn)制譯碼器的CLEAR，十進(jìn)制譯碼器的Q接數(shù)碼管的a，數(shù)碼管的b，c分別接count和cat。

實(shí)驗(yàn)四 數(shù)碼管掃描顯示控制器設(shè)計(jì)與實(shí)現(xiàn)

一、實(shí)驗(yàn)?zāi)康模?/p>

1.掌握VHDL語言的語法規(guī)范，掌握時(shí)序電路描述方法。

2.掌握多個(gè)數(shù)碼管動(dòng)態(tài)掃描現(xiàn)實(shí)的原理及設(shè)計(jì)方法。

二、實(shí)驗(yàn)所用器材：

1.計(jì)算機(jī)：裝有Quartus軟件，為VHDL語言提供操作場所。

2.直流穩(wěn)壓電源：通過USB接口實(shí)現(xiàn)，為實(shí)驗(yàn)開發(fā)板提供穩(wěn)定電源。3.數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板：使試驗(yàn)結(jié)果下載到開發(fā)板上，實(shí)現(xiàn)整個(gè)實(shí)驗(yàn)的最終結(jié)果。

三、實(shí)驗(yàn)任務(wù)要求

1.用VHDL語言設(shè)計(jì)并實(shí)現(xiàn)六個(gè)數(shù)碼管串行掃描電路，要求同時(shí)顯示0、1、2、3、4、5這6個(gè)不同的數(shù)字圖形到6個(gè)數(shù)碼管上。

2.用VHDL語言設(shè)計(jì)并實(shí)現(xiàn)六個(gè)數(shù)碼管滾動(dòng)顯示電路。

（1）循環(huán)左滾動(dòng)，始終點(diǎn)亮6個(gè)數(shù)碼管，左出右進(jìn)。狀態(tài)為：012345→123450→234501→345012→450123→501234→012345（2）向左滾動(dòng)，用全滅的數(shù)碼管填充右邊，直至全部變滅，然后再一次從右邊一個(gè)一個(gè)的點(diǎn)亮。狀態(tài)為012345→12345X→2345XX→345XXX→45XXXX→5XXXXX→XXXXXX→XXXXX0→XXXX01→XXX012→XX0123→X01234→012345,其中“X”表示數(shù)碼管不顯示。

四、實(shí)驗(yàn)原理

多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號分時(shí)控制各個(gè)數(shù)碼管的公共端，循環(huán)依次點(diǎn)亮多個(gè)數(shù)碼管，利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率大于50HZ，將看不到閃爍現(xiàn)象。如下圖10-1，是多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示的電路連接圖。

當(dāng)閃爍顯示的發(fā)光二極管閃爍頻率較高時(shí)我們將觀察到持續(xù)點(diǎn)亮的現(xiàn)象。同理，當(dāng)多個(gè)數(shù)碼管依次顯示，當(dāng)切換速度夠快時(shí)，我們將觀察到所有數(shù)碼管都是同事在顯示。一個(gè)數(shù)碼管要穩(wěn)定顯示要求顯示頻率>50hz，那么6個(gè)數(shù)碼管則需要50*6=300hz以上才能看到持續(xù)穩(wěn)定點(diǎn)亮的現(xiàn)象。

cat1~cat6是數(shù)碼管選通控制信號，分別對應(yīng)于6個(gè)共陰極數(shù)碼管的公共端，當(dāng)catn=’0’時(shí)，其對應(yīng)的數(shù)碼管被點(diǎn)亮。因此，通過控制cat1~cat6，就可以控制6個(gè)數(shù)碼管循環(huán)依次點(diǎn)亮。

五、代碼及仿真波形圖

1．實(shí)現(xiàn)六個(gè)數(shù)碼管串行掃描電路的思路及代碼： 串行數(shù)碼管 library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jxhchuanxing is port（clear,clk_in:in std_logic;

num:out std_logic_vector(6 downto 0);

cat:out std_logic_vector(5 downto 0));end jxhchuanxing;

architecture one of jxhchuanxing is

signal status:integer range 0 to 6;begin

process(clk_in)begin

if clear='0' then status<=0;

elsif(clk_in'event and clk_in='1')then

if status=6 then status<=1;

else status<=status+1;

end if;

end if;

end process;

process(status)

begin case status is

when 1 => num<=“1111110”;cat<=“011111”;

when 2 => num<=“0110000”;cat<=“101111”;

when 3 => num<=“1101101”;cat<=“110111”;

when 4 => num<=“1111001”;cat<=“111011”;

when 5 => num<=“0110011”;cat<=“111101”;

when 6 => num<=“1011011”;cat<=“111110”;

when others =>num<=“0000000”;cat<=“000000”;

end case;

end process;

end one;仿真波形：

仿真波形分析：由仿真波形可以看出數(shù)碼管的串行顯示得以實(shí)現(xiàn)，置零正常。隨著時(shí)鐘輸入的變化，數(shù)碼管進(jìn)行串行顯示。電路圖：

端口連接：

Clk_in接18口，是時(shí)鐘輸入，cat5-0是每個(gè)數(shù)碼管各自的綁定，根據(jù)板子上的串口數(shù)字綁定，num7-0是數(shù)碼管的每一個(gè)亮的部分，根據(jù)板子上的提示串口進(jìn)行綁定，根據(jù)編程可以實(shí)現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。

2．六個(gè)數(shù)碼管滾動(dòng)電路的思路及代碼： 數(shù)碼管滾動(dòng)顯示 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jxhgundong is port(clk:in STD_LOGIC;en: out STD_LOGIC_VECTOR(5 downto 0);z: out STD_LOGIC_VECTOR(6 downto 0));end jxhgundong;architecture quanmiegundong of jxhgundong is signal a:INTEGER RANGE 0 to 6;signal b:INTEGER RANGE 0 to 20;signal c:INTEGER RANGE 0 to 3000;signal d:INTEGER RANGE 0 to 3000;begin

p1:process(a)begin case a is when 0=>en<=“011111”;b<=c mod 12;when 1=>en<=“101111”;b<=(1+c)mod 12;when 2=>en<=“110111”;b<=(2+c)mod 12;when 3=>en<=“111011”;b<=(3+c)mod 11;when 4=>en<=“111101”;b<=(4+c)mod 12;when 5=>en<=“111110”;b<=(5+c)mod 12;when others=>null;end case;end process p1;

p2:process(clk)begin if clk'event and clk='1'then if a=5 then

a<=0;d<=1+d;else

a<=a+1;end if;if d=2999 then

d<=0;c<=c+1;end if;end if;end process p2;

p3:process(b)begin case b is when 0=> z<=“1111110”;--0 when 1=> z<=“0110000”;--1 when 2=> z<=“1101101”;--2 when 3=> z<=“1111001”;--3 when 4=> z<=“0110011”;--4 when 5=> z<=“1011011”;--5 when others=>z<=“0000000”;

end case;end process p3;

end;仿真波形：

仿真波形分析：有圖可以看出，數(shù)碼管滾動(dòng)顯示功能得以正常實(shí)現(xiàn)。隨著時(shí)鐘的輸入，數(shù)碼管的輸出進(jìn)行著滾動(dòng)式變化。電路圖：

端口連接圖：

Clk接18口，是時(shí)鐘輸入，en5-0是每個(gè)數(shù)碼管各自的綁定，根據(jù)板子上的串口數(shù)字綁定，z6-0是數(shù)碼管的每一個(gè)亮的部分，根據(jù)板子上的提示串口進(jìn)行綁定，根據(jù)編程可以實(shí)現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。

五、故障及問題分析

實(shí)驗(yàn)一

在本次實(shí)驗(yàn)中，由于實(shí)驗(yàn)較為簡單，只要認(rèn)真聽老師講課，細(xì)心實(shí)驗(yàn)，基本沒有大的故障出現(xiàn)。出現(xiàn)的問題主要為 當(dāng)輸入頻率較高時(shí)，輸出結(jié)果易受器件延遲時(shí)間影響。此外，對于多輸入的電路，靜態(tài)功能冒險(xiǎn)還是會(huì)存在的，在某些情況下應(yīng)該加入選通脈沖來消除靜態(tài)功能冒險(xiǎn)。實(shí)驗(yàn)二

1.注意VHDL文件名與實(shí)體名一致，會(huì)導(dǎo)致編譯的錯(cuò)誤。我在實(shí)驗(yàn)的過程中發(fā)生過這種錯(cuò)誤。2.在仿真波形的時(shí)候，沒有合適的取好輸入信號的周期，導(dǎo)致最終的波形超過了一個(gè)半有效周期，經(jīng)老師指出進(jìn)行了修改。

3.下載到板子上程序之前需要綁定串口，綁定完串口之后需要二次編譯，否則功能不能實(shí)現(xiàn)。實(shí)驗(yàn)三

1.每次實(shí)驗(yàn)中都應(yīng)該注意到VHDL的文件名應(yīng)與實(shí)體名一致，如果不一致編譯會(huì)報(bào)錯(cuò)。我在實(shí)驗(yàn)過程中雖然原理圖設(shè)計(jì)名與工程名相同，但在其后某程序名上犯了錯(cuò)誤，導(dǎo)致出錯(cuò)。2.在仿真波形的觀察中，一定要調(diào)節(jié)好zoom一選項(xiàng)，縮放出便于觀察的波形。3.在命名過程一定要注意規(guī)范，不要出現(xiàn)非法字符。4.在做10進(jìn)制計(jì)數(shù)器時(shí)，由于板的固有頻率為晶振的頻率50兆赫茲，所以當(dāng)以微秒級的時(shí)鐘去自動(dòng)跳變太快根本無法看清，應(yīng)該加一段程序令時(shí)鐘在微秒級跳變25兆次時(shí)外部時(shí)鐘輸出，從而令外部時(shí)鐘變?yōu)槊爰壍模拍芸匆娮詣?dòng)跳變現(xiàn)象。實(shí)驗(yàn)四

1.注意VHDL文件名和各個(gè)名字一致否則會(huì)出現(xiàn)編譯錯(cuò)誤。

2.板子的固有頻率是50m，所以需要進(jìn)行分頻，數(shù)碼管的實(shí)驗(yàn)的時(shí)候頻率的高低會(huì)導(dǎo)致數(shù)碼管顯示結(jié)果的不同，要根據(jù)實(shí)際情況適當(dāng)?shù)恼{(diào)高調(diào)低。我在做實(shí)驗(yàn)的時(shí)候頻率選擇不合適，數(shù)碼管顯示不好。

3.時(shí)鐘信號是高頻有效還是低頻有效，需要注意，我實(shí)驗(yàn)的時(shí)候沒有太搞清楚。

4.數(shù)碼管的滾動(dòng)顯示的時(shí)候總是出錯(cuò)，經(jīng)過檢查，是下載之前綁定串口有誤，還有分頻并不合適。最終實(shí)驗(yàn)時(shí)候時(shí)間有限，驗(yàn)收的是數(shù)碼管的串行。

六、總結(jié)和結(jié)論

總結(jié)：

實(shí)驗(yàn)一：實(shí)驗(yàn)一是進(jìn)行了簡單的圖形連接來進(jìn)行電路的實(shí)現(xiàn)，總體來說較為簡單，但是要注意元器件的調(diào)用，還有連接的規(guī)范，使得連接出來的電路清晰明了，簡單美觀。仿真的時(shí)候注意總時(shí)間的選取和輸入變量的周期。

實(shí)驗(yàn)二：實(shí)驗(yàn)二是第一次進(jìn)行VHDL編程，需要注意的是文件名和各個(gè)實(shí)體名一致否則會(huì)導(dǎo)致編譯的錯(cuò)誤。然后在仿真的時(shí)候注意總時(shí)間的選取和輸入變量的周期，還有就是要會(huì)看出來自己的仿真波形是否是正確的。在下載到板子上程序之前注意串口的綁定和綁定之后逇二次編譯，這次實(shí)驗(yàn)讓我們了解了VHDL語言以及其數(shù)字電路的實(shí)現(xiàn)。

實(shí)驗(yàn)三：實(shí)驗(yàn)三是十進(jìn)制計(jì)數(shù)器和分頻器，這兩個(gè)實(shí)驗(yàn)較為簡單，由于有之前的基礎(chǔ)在，所以比較容易實(shí)現(xiàn)，就是注意文件名要一致，仿真的時(shí)候注意總時(shí)間的選擇以及各個(gè)變量的周期。而最后的組合電路比較難，注意上層的設(shè)置。將三個(gè)分別得電路組合在一起注意連接函數(shù)PORT MAP，還有各個(gè)端口的連接，最后下載到板子上注意串口的綁定，還有綁定之后的二次編譯。最后實(shí)現(xiàn)功能的時(shí)候要知道時(shí)鐘信號的有效頻率還有就是復(fù)位。

實(shí)驗(yàn)四：經(jīng)過之前的基礎(chǔ)，實(shí)驗(yàn)四比較難，代碼需要更加用心的編寫。還有頻率的設(shè)定需要經(jīng)過實(shí)驗(yàn)時(shí)候的情況進(jìn)行調(diào)整。這次實(shí)驗(yàn)我做的并不是那么的順利，經(jīng)過反省，我了解數(shù)碼管有關(guān)的知識，還有串行和滾動(dòng)的代碼，經(jīng)過努力，可以實(shí)現(xiàn)實(shí)驗(yàn)的內(nèi)容。在實(shí)驗(yàn)的時(shí)候注意文件名的一致，仿真時(shí)候的總時(shí)間和各個(gè)變量的周期，最后下載的時(shí)候注意串口的綁定還有綁定之后的二次編譯。這次最終的實(shí)驗(yàn)收獲良多，還要虛心進(jìn)行學(xué)習(xí)。老師的指責(zé)也是正確的，要對實(shí)驗(yàn)嚴(yán)謹(jǐn)認(rèn)真。

結(jié)論： 數(shù)電實(shí)驗(yàn)是有關(guān)于模塊的鏈接，VHDL的編程能力的鍛煉，經(jīng)過這次試驗(yàn)，我了解了Quartus II的使用，圖形工具的使用以及VHDL的編程能力得到了很好的歷練。

在這個(gè)實(shí)驗(yàn)課程中，經(jīng)過老師的悉心教導(dǎo)，我們學(xué)習(xí)到了軟件的使用，經(jīng)過四次的實(shí)驗(yàn)，我們可以較為熟練的運(yùn)用Quartus II的圖形和VHDL語言編程來設(shè)計(jì)電路，并可以通過仿真來驗(yàn)證我們的電路是否正確。我們通過綁定串口之后把程序下載到板子上可以實(shí)現(xiàn)我們的電路的功能，在下載之前注意要進(jìn)行二次編譯。而且在實(shí)驗(yàn)三里的第三個(gè)實(shí)驗(yàn)，我們在驗(yàn)收的時(shí)候，要熟練地可以撥動(dòng)開關(guān)實(shí)現(xiàn)零到九的變換。

老師雖然對我們很嚴(yán)厲，但是我們這樣才能學(xué)習(xí)到更多的東西，有了更多的進(jìn)步空間。

第四篇：數(shù)字電路實(shí)驗(yàn)報(bào)告西北工業(yè)大學(xué)(譯碼器.編碼器)-肖輝

數(shù)字電路技術(shù)實(shí)驗(yàn)報(bào)告

學(xué)號：2011302647

姓名：肖輝

日期：2013.5.7

一、實(shí)驗(yàn)?zāi)康模?/p>

（1）掌握中規(guī)模集成譯碼器的邏輯功能和使用方法.（2）掌握中規(guī)模集成編碼器的邏輯功能和使用方法.（3）熟悉掌握集成譯碼器74LS138的應(yīng)用方法.（4）掌握集成譯碼器的擴(kuò)展方法

二、實(shí)驗(yàn)設(shè)備：(1)數(shù)字電路實(shí)驗(yàn)箱.(2)74LS20.(3)74LS138.三、實(shí)驗(yàn)原理：

譯碼器是一個(gè)多輸入多輸出的組合電路，它的作用是將輸?shù)木哂刑囟êx的二進(jìn)制代碼翻譯成輸出信號的不同組合，實(shí)現(xiàn)電路的邏輯控制功能.譯碼器在數(shù)字領(lǐng)域中應(yīng)用廣泛，可用于代碼轉(zhuǎn)換,終端數(shù)字顯示；數(shù)據(jù)的分配，存儲(chǔ)器尋址的組合控制信號等等.譯碼器可以分為通用譯碼器和顯示譯碼器兩種變量譯碼器又稱二進(jìn)制譯碼器，表示n個(gè)變量可以產(chǎn)生2（n）個(gè)輸入函數(shù)常用的有74LS755，74LS138,74LS154

四、實(shí)驗(yàn)內(nèi)容：

（1）74LS138譯碼器邏輯功能的測試

（2）利用3—8譯碼器74LS138

和與非門

74LS20

實(shí)驗(yàn)函數(shù)：

（3）用兩片74LS138組成4-16線譯碼器；

五、實(shí)驗(yàn)結(jié)果：

VCC1VCC5V1J11322Key = Space31U12VCC1J2132Key = Space312J31322123ABCKey = Space336G1GND4~G2A58~G2BGNDVCCY0Y1Y2Y3Y4Y5Y6Y716***09754107U212345671AVCC1B2DNC2C1CNC11D2B1Y2AGND2Y14***4LS138D874LS20NLED1AAKC91R1122330ΩGND1GND

VCC15VVCCVCCJ231321217U1123ABCG1~G2A~G2BGNDVCCY0Y1Y2Y3Y4Y5Y6Y716***097Key = SpaceJ***45881234567LED112345678A1234567816***0916***09Key = Space20J33113221174LS138D19U2123ABCG1~G2A~G2BGNDVCCY0Y1Y2Y3Y4Y5Y6Y716***097Key = Space***41516LED212345678A1234567816***0916***09J431321274LS138DKey = Space11VCC5VVCC5VLED1R1LED2J1U1Key = SpaceJ2123645ABCG1~G2A~G2BY0Y1Y2Y3Y4Y5Y6Y7***097330ΩR2330ΩR3330ΩR4330ΩR5330ΩR6330ΩR7330ΩR8330ΩLED3LED4LED5LED6LED7LED8Key = SpaceJ374S138DKey = SpaceGND

六、心得體會(huì)

本次試驗(yàn)要求通過實(shí)驗(yàn)的方法學(xué)習(xí)數(shù)據(jù)選擇器的電路結(jié)構(gòu)和特點(diǎn)；掌握數(shù)據(jù)選擇器的邏輯功能及其基本應(yīng)用。我們使用數(shù)字電路實(shí)驗(yàn)箱，74LS20，74LS128等設(shè)備完成了全加器的實(shí)現(xiàn)。雖然沒有在規(guī)定時(shí)間內(nèi)實(shí)現(xiàn)導(dǎo)彈發(fā)射問題，但業(yè)已分析出了問題的解法和電路的連接方法。在老師和同學(xué)的幫助下，我們排查開始時(shí)出現(xiàn)的故障（原來是74LS00接地端導(dǎo)線接頭松動(dòng)），比較順利地完成了試驗(yàn)。

第五篇：數(shù)字電路總結(jié)

數(shù)字電路總結(jié)

第一章數(shù)制和編碼

1． 能寫出任意進(jìn)制數(shù)的按權(quán)展開式；

2． 掌握二進(jìn)制數(shù)與十進(jìn)制數(shù)之間的相互轉(zhuǎn)換；

3． 掌握二進(jìn)制數(shù)與八進(jìn)制、十六進(jìn)制數(shù)之間的相互轉(zhuǎn)換；

4． 掌握二進(jìn)制數(shù)的原碼、反碼及補(bǔ)碼的表示方法；

5． 熟悉自然二進(jìn)制碼、8421BCD碼和余3 BCD碼

6． 了解循環(huán)碼的特點(diǎn)。

第二章 邏輯代數(shù)基礎(chǔ)

1． 掌握邏輯代數(shù)的基本運(yùn)算公式；

2．掌握代入規(guī)則，反演規(guī)則，對偶規(guī)則；

熟悉邏輯表達(dá)式類型之間的轉(zhuǎn)換---“與或”表達(dá)式轉(zhuǎn)化為“與非”表達(dá)式；

3． 熟悉邏輯函數(shù)的標(biāo)準(zhǔn)形式---積之和（最小項(xiàng)）表達(dá)式及和之積（最大項(xiàng)）式表達(dá)式。（最小項(xiàng)與最大項(xiàng)之間的關(guān)系，最小項(xiàng)表達(dá)式與最大項(xiàng)表達(dá)式之間的關(guān)系）。

4． 了解正邏輯和負(fù)邏輯的概念。

第三章：數(shù)字邏輯系統(tǒng)建模

1．熟悉代數(shù)法化簡函數(shù)

（A?AB?A,A?AB?A?B, AB?AC?BC?AB?AC, A+A=AAA=A）

2．掌握圖解法化簡函數(shù)

3．了解列表法化簡函數(shù)（Q-M法的步驟）

4．能夠解決邏輯函數(shù)簡化中的幾個(gè)實(shí)際問題。

a.無關(guān)項(xiàng)，任意項(xiàng)，約束項(xiàng)的處理；

b.卡諾圖之間的運(yùn)算。

5．時(shí)序邏輯狀態(tài)化簡

掌握確定狀態(tài)邏輯系統(tǒng)的狀態(tài)化簡；

了解不完全確定狀態(tài)邏輯系統(tǒng)的狀態(tài)化簡。

第四章：集成邏輯門

1． 了解TTL“與非”門電路的簡單工作原理；

2． 熟悉TTL“與非”門電路的外特性：電壓傳輸特性及幾個(gè)主要參數(shù)，輸出高電平，輸出低電平、噪聲容限、輸入短路電流、扇出系數(shù)和平均傳輸延遲時(shí)間。

3． 熟悉集電集開路“與非”門（OC門）和三態(tài)門邏輯概念，理解“線與”的概念；

4． 掌握CMOS“與非”門、“或非”門、“非”門電路的形式及其工作原理。

5． 熟練掌握與、或、非、異或、同或的邏輯關(guān)系。

7．掌握R-S、J-K、D、T觸發(fā)器的邏輯功能、特征方程、狀態(tài)轉(zhuǎn)換圖、狀態(tài)轉(zhuǎn)換真值表。不要求深入研究觸發(fā)器的內(nèi)部結(jié)構(gòu)，只要求掌握它們的功能，能夠正確地使用它們；

8．了解觸發(fā)器直接置 “0”端RD和直接置“1”端SD的作用。

9．了解邊沿觸發(fā)器的特點(diǎn)；

10．熟悉觸發(fā)器的功能轉(zhuǎn)換。

11.了解施密特電路、單穩(wěn)態(tài)電路的功能用途；

212．了解ROM、PROM、EPROM，EPROM有何不同；

13．能用PLD（與或陣列）實(shí)現(xiàn)函數(shù)

第五章: 組合邏輯電路

1、熟悉組合邏輯電路的定義；

2、掌握組合電路的分析方法：根據(jù)電路寫出輸出函數(shù)的邏輯表達(dá)式，列出真值表，根

據(jù)邏輯表達(dá)式和真值表分析出電路的路基功能。

3、掌握邏輯電路的設(shè)計(jì)方法：根據(jù)設(shè)計(jì)要求，確定輸入和輸出變量，列出真值表，利

用卡諾圖法化簡邏輯函數(shù)寫出表達(dá)式，畫出電路圖。

4、掌握常用組合邏輯部件74LS283）、74LS85）、74LS138）、四選一數(shù)據(jù)選擇器和八選

一數(shù)據(jù)選擇器74151的應(yīng)用（利用138譯碼器、八選一數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)等）。

5、了解組合電路的競爭與冒險(xiǎn)。

第六章: 同步時(shí)序電路

1． 了解時(shí)序電路的特點(diǎn)（定義）；

2． 記住時(shí)序電路的分析步驟,掌握時(shí)序電路的分析方法,能夠較熟練地分析同步時(shí)序

電路的邏輯功能。

3． 記住時(shí)序電路的設(shè)計(jì)步驟,掌握時(shí)序電路的設(shè)計(jì)方法,會(huì)同步時(shí)序電路的設(shè)計(jì)（含狀

態(tài)化簡）。

第七章: 常用時(shí)序邏輯部件

4． 了解常用的時(shí)序邏輯部件，如各種計(jì)數(shù)器（74LS161、74LS163、74LS193）、移位寄

存器（74LS194）及寄存器；不要求詳盡的去研究其內(nèi)部電路，但能夠應(yīng)用時(shí)序邏輯部件構(gòu)成給定的邏輯功能。

5． 會(huì)看時(shí)序邏輯部件及組合邏輯部件的功能表，根據(jù)功能表掌握其邏輯功能、典型應(yīng)

用及功能擴(kuò)展

6． 掌握掌握連成任意模M同步計(jì)數(shù)器的三種方法：預(yù)置法，清0法，多次預(yù)置法；

7． 掌握序列碼發(fā)生器的設(shè)計(jì)過程

第八章 了解A/D,D/A轉(zhuǎn)換的基本原理。

思考題

1． BCD碼的含義是什么？

2． 數(shù)字電路的特點(diǎn)是什么？

3． 三態(tài)門的特點(diǎn)是什么，說明其主要用途？

4． OC門的特點(diǎn)是什么，說明其主要用途？

5． TTL集成邏輯門的基本參數(shù)有哪幾種？

6． 什么是“與”邏輯關(guān)系、“或”邏輯關(guān)系、“非”邏輯關(guān)系？

7． 什么是“同或”邏輯關(guān)系、“異或”邏輯關(guān)系？

8． 簡化邏輯函數(shù)的意義是什么？

9． 幾種數(shù)制如何進(jìn)行相互轉(zhuǎn)換？

10． 怎樣取得二進(jìn)制數(shù)的原碼、反碼和補(bǔ)碼？

11． 將十進(jìn)制數(shù)125編寫成8421BCD碼和余3BCD 碼；

12． 什么是最小項(xiàng)及最小項(xiàng)表達(dá)式？

13． 怎樣用代數(shù)法化簡邏輯函數(shù)？

14． 怎樣用卡諾圖法化簡邏輯函數(shù)？

簡化后的邏輯表達(dá)式是。

A.唯一B.不唯一

C.不確定D.任意。

15． 什么是組合電路？什么是時(shí)序電路？各自的特點(diǎn)是什么？

16． 組合電路的表示形式有幾種，是哪幾種？

17． 組合電路的分析步驟是什么？

18． 組合電路的設(shè)計(jì)步驟是什么？

19． 半加器與全加器的功能有何區(qū)別？

20． 譯碼器、編碼器、比較器如何進(jìn)行級聯(lián)？

21． 如何用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)？

22． 競爭與冒險(xiǎn)的起因是什么？

23． D觸發(fā)器與J-K觸發(fā)器的特征方程和狀態(tài)轉(zhuǎn)換圖是什么？

24． 如何用J-K觸發(fā)器實(shí)現(xiàn)T觸發(fā)器？

25． 什么是同步時(shí)序電路和異步時(shí)序電路？其特點(diǎn)是什么？

26． 同步時(shí)序電路的分析步驟是什么？

27． 同步時(shí)序電路的設(shè)計(jì)步驟是什么？

28． 全面描述時(shí)序電路的方程有幾個(gè)？是哪幾個(gè)？

29． 狀態(tài)化簡的意義是什么？怎樣進(jìn)行狀態(tài)化簡？

30． 怎樣用中規(guī)模同步集成計(jì)數(shù)器設(shè)計(jì)任意模值計(jì)數(shù)器？

31． 怎樣用移位寄存器構(gòu)成環(huán)形計(jì)數(shù)器？

32． 什么是ROM？什么是RAM？

33． PLD、PLA、GAL、PAL，F(xiàn)PGA、CPLD的含義是什么？

34． 畫出ADC工作原理框圖，寫出三種ADC電路的名稱。

35． 計(jì)算R-2R網(wǎng)絡(luò)DAC的輸出電壓。

36． 欲將正弦信號轉(zhuǎn)換成與之頻率相同的脈沖信號，應(yīng)用

(a)T’觸發(fā)器；(b)施密特觸發(fā)器；(c)A/D轉(zhuǎn)換器(d)移位寄存器 37．