題2.4.18

試用負(fù)邊沿JK觸發(fā)器和“與-或-非”門構(gòu)成一個(gè)四位數(shù)碼并行寄存和一個(gè)四位數(shù)碼串行輸入右移移位寄存器。

1J

C1

1K

組合邏輯電路

1J

C1

1K

組合邏輯電路

1J

C1

1K

組合邏輯電路

1J

C1

1K

組合邏輯電路

C

解：令C是并行寄存數(shù)據(jù)和實(shí)現(xiàn)右向移位操作的控制端，其用JK觸發(fā)器構(gòu)成的框圖如圖所示：

FF3

FF2

FF1

FF0

令C=1并行存數(shù)，C=0時(shí)為右移串入后，得出各組合電路的邏輯函數(shù)，現(xiàn)以1J3和1K3函數(shù)為例,列出真值表，求出函數(shù)式，其它式子也照此類推。

輸

入

輸

出

C

Q2

D3

1J3

1K3

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0







D1

DSR

1J

Q

C1

1K

1J

Q

C1

1K

1J

Q

C1

1K

1J

Q

C1

1K

CP

C

Q3

Q2

Q1

Q0

D3

D2

D0

≥1

&

≥1

&

≥1

&

≥1

&

由四個(gè)函數(shù)式畫出的電路圖如圖所示：

題2.4.19

圖題2.4.19是一個(gè)實(shí)現(xiàn)串行加法的電路圖，被加數(shù)11011及加數(shù)10111已分別存入二個(gè)五位被加數(shù)和加數(shù)移位寄存器中。試分析并畫出在六個(gè)時(shí)鐘脈沖作用下全加器輸出Si端、進(jìn)位觸發(fā)器Q端以及和數(shù)移位寄存器中左邊第一位寄存單元的輸出波形(要求時(shí)間一一對(duì)應(yīng))。

圖題2.4.19

解：解該題時(shí)，注意全加器是一個(gè)合邏輯電路，而移位寄存器和觸發(fā)器是一個(gè)時(shí)序電路，要注意時(shí)序關(guān)系。其波形如圖：

和數(shù)最左一位

進(jìn)位觸發(fā)器Q

0

0

0

0

全加和Si

題2.4.20

(1)試分析圖題2.4.20(a)、(b)所示計(jì)數(shù)器的模是多少?采用什么編碼進(jìn)行計(jì)數(shù)?

(2)若計(jì)數(shù)脈沖頻率fCP為700Hz時(shí)，從Q2端、Q0端輸出時(shí)的頻率各為多少?

圖題2.4.20

解：分析計(jì)數(shù)器電路有多種方法，列表法：以CP為順序，依次列出觸發(fā)器的初態(tài)、輸入，和次態(tài)，可以得出結(jié)論。但在異步計(jì)數(shù)器時(shí)，要注意有無CP

脈沖。

寫出各觸發(fā)器的狀態(tài)方程，依次設(shè)定初態(tài)，用計(jì)算方法求得次態(tài)，得出結(jié)論。同樣注意，狀方程有效必須有CP脈沖。

寫出各觸發(fā)器的狀態(tài)方程后，用填卡諾圖的方法，得出結(jié)論。下面用寫出各觸發(fā)器狀態(tài)方程后，依次設(shè)定初態(tài)計(jì)算法為例：

(a)

是一個(gè)同步計(jì)數(shù)器，各觸發(fā)器激勵(lì)方程

觸發(fā)器激勵(lì)方程代入各自的特性方程求得狀態(tài)方程：

依次設(shè)定初態(tài)，計(jì)算出次態(tài)如下：

初態(tài)設(shè)定從開始，→001→010→011→100→001

→010，→000，→000

有狀態(tài)轉(zhuǎn)換圖為：

111→000←110

所以電路的模是M＝4，采用余1碼進(jìn)行計(jì)數(shù)

↓

四分頻后，最高位的輸出頻率為

001→010←101

700／4＝175Hz，電路能自啟動(dòng)。

↑

↓

100←

011

(b)

電路是一個(gè)異步計(jì)數(shù)器，寫出狀態(tài)方程的方法同上，但每個(gè)狀態(tài)方程后面要帶CP

方程，該狀態(tài)方程才有效。

各級(jí)觸發(fā)器的狀態(tài)方程為：

依次設(shè)定初態(tài)后，計(jì)算求得結(jié)果如下：

111→000→001→010→011

所以電路的模為M＝7，采用421編碼進(jìn)行計(jì)數(shù)，↑

能自啟動(dòng)，最高位的輸出頻率為

110←101←100←

700／7＝100Hz

題2.4.21

試簡述分析同步和異步時(shí)序邏輯電路的一般方法。

解：經(jīng)過上述二個(gè)時(shí)序邏輯電路的分析可知：

①

寫出時(shí)序電路中各觸發(fā)器的驅(qū)動(dòng)方程，特性方程，驅(qū)動(dòng)方程代入特性方程后求得觸發(fā)器的特性方程，和CP方程（同步時(shí)序電路可以不寫）；

②

依次設(shè)定初始狀態(tài)，代入狀態(tài)方程，求得次態(tài)，初態(tài)一般設(shè)為從0000開始；

③

由求得的狀態(tài)，畫出狀態(tài)轉(zhuǎn)換圖（把所有的狀態(tài)都畫上）；

④

根據(jù)狀態(tài)轉(zhuǎn)換圖，可以畫出波形圖（時(shí)序圖）；

⑤

得出電路的功能結(jié)論（計(jì)數(shù)器的模、進(jìn)制數(shù)、能否自啟動(dòng)或其它結(jié)論）；

分析時(shí)序電路還可以用其它的方法，本題不一一列出。

題2.4.22

三相步進(jìn)馬達(dá)對(duì)電脈沖的要求如圖題2.4.22所示，要求正轉(zhuǎn)時(shí)，三相繞組Y0、Y1、Y2按A、B、C的信號(hào)順序通電，反轉(zhuǎn)時(shí)，Y0、Y1、Y2繞組按A、C、B的信號(hào)順序通電(分別如圖中的狀態(tài)轉(zhuǎn)換圖所示)。同時(shí)，三相繞組在任何時(shí)候都不允許同時(shí)通電或斷電。試用JK觸發(fā)器設(shè)計(jì)一個(gè)控制步進(jìn)馬達(dá)正反轉(zhuǎn)的三相脈沖分配電路。

圖題2.4.22

解：根據(jù)已知的波形圖，這是一個(gè)三相脈沖六個(gè)節(jié)拍波形，在令X=1正轉(zhuǎn)，X=0反轉(zhuǎn)時(shí)，其狀態(tài)轉(zhuǎn)的圖為：

X=1正轉(zhuǎn)時(shí)狀態(tài)圖

100→110→010

↑

↓

101←001←011

X=0反轉(zhuǎn)時(shí)的狀態(tài)圖

100→101→001

↑

↓

110←010←011

代表三相電脈沖A(Y0),B(Y1),C(Y2)需要三個(gè)JK觸發(fā)器驅(qū)動(dòng)，三相電脈沖ABC用表示后，列出真值表如下：

控制狀態(tài)與初態(tài)

次

態(tài)

各JK端狀態(tài)

0

0

0

0

×

0

0

×

×

0

0

0

0

×

0

×

×

0

0

0

0

0

0

×

×

×

0

0

0

0

0

0

×

×

0

×

0

0

0

0

×

×

0

0

×

0

0

0

0

×

0

×

0

×

0

0

0

×

0

×

0

×

0

0

0

×

×

0

0

×

0

0

0

0

×

×

0

×

0

0

0

0

×

×

×

0

0

0

0

×

0

×

×

0

0

0

0

×

0

0

×

×

用卡諾圖化簡后得：



同理：

同理：

當(dāng)三相線圈不允許同時(shí)為0，或?yàn)?時(shí)，用、進(jìn)行處理。則當(dāng)出現(xiàn)000或111時(shí)，利用,置成100狀態(tài)。

所以

電路如圖所示：

X

1J

Q

C1

1K

1J

Q

C1

1K

1J

Q

C1

1K

CP

QA

QB

QC

≥1

&

≥1

&

≥1

&

圖中不允許出現(xiàn)的狀態(tài)置成100部分電路圖沒有畫出來。

用D觸發(fā)器時(shí)，三個(gè)驅(qū)動(dòng)方程為：

不允許出現(xiàn)000和111狀態(tài)用置“0”置“1”處理，即：

題2.4.23

TTL電路組成的同步時(shí)序電路如圖題2.4.23所示。

1試分析圖中虛線框內(nèi)電路，畫出Q1、Q2、Q3波形，并說明虛線框內(nèi)電路的邏輯功能。

2若把電路中的Z輸出和各觸發(fā)器的置零端連接在一起，試說明當(dāng)X1X2X3

為110時(shí)，整個(gè)電路的邏輯功能是什么？

圖題2.4.23

解：

1.每級(jí)觸發(fā)器的狀態(tài)方程

經(jīng)分析后，其狀態(tài)轉(zhuǎn)換圖為：000→001→010→011→100

↑

↓

電路是一個(gè)同步五進(jìn)制可以自啟動(dòng)的加法計(jì)數(shù)器。（未畫出無效態(tài)）

2.,當(dāng)時(shí)，,當(dāng)出現(xiàn)011狀態(tài)時(shí)，使計(jì)數(shù)器的狀態(tài)清0，故此種情況下，整個(gè)電路功能為一個(gè)三進(jìn)制加法計(jì)數(shù)器。

題2.4.24

中規(guī)模集成計(jì)數(shù)器74LS193功能表和引腳圖分別如題表2.4.24和圖題2.4.24所示，其中和分別為進(jìn)位和錯(cuò)位輸出。

1請(qǐng)畫出進(jìn)行加法計(jì)數(shù)實(shí)驗(yàn)時(shí)的實(shí)際連接電路。

2試通過外部電路的適當(dāng)連接，將74LS193連接成8421編碼的十進(jìn)制減法計(jì)數(shù)器。

題表2.4.24

74LS193功能表

輸

入

輸

出

×

×

×

×

×

×

×

0

0

0

0

0

0

×

×

0

↑

×

×

×

×

四位二進(jìn)制加法計(jì)數(shù)

0

↑

×

×

×

×

四位二進(jìn)制減法計(jì)數(shù)

圖題2.4.24

解：1.電路是一個(gè)雙時(shí)鐘觸發(fā)的可逆計(jì)數(shù)器，要實(shí)現(xiàn)加法計(jì)數(shù)時(shí)，應(yīng)按功能表的第三行要求連接，其連接電路如圖：

“1”

“1”

四位二進(jìn)制加法計(jì)數(shù)連接圖

CP

2.連接成8421碼十進(jìn)制減法的方法有多種，可用反饋清“0”實(shí)現(xiàn)，也可用置數(shù)法實(shí)現(xiàn)，本例用置數(shù)法實(shí)現(xiàn)。

十進(jìn)制減法的狀態(tài)轉(zhuǎn)換圖為：

0000→1001→1000→0111→0110

↑

↓

0001←0010←0011←0100←0101

當(dāng)計(jì)數(shù)器在初始0000時(shí)，來一個(gè)減計(jì)數(shù)脈沖后，先變成1111，然后利用1111把計(jì)數(shù)器置成1001，然后再作減1計(jì)數(shù)。所以，或;連接后的電路圖為：

題2.4.25

電路如圖題2.4.25所示。

1.令觸發(fā)器的初始狀態(tài)為Q3Q2Q1=001，請(qǐng)指出計(jì)數(shù)器的模，并畫出狀態(tài)轉(zhuǎn)換圖和電路工作的時(shí)序圖。

2.若在使用過程中F2損壞，欲想用一個(gè)負(fù)邊沿D觸發(fā)器代替，問電路應(yīng)作如何修改，才能實(shí)現(xiàn)原電路的功能。畫出修改后的電路圖。(可只畫修改部分的電路)

圖題2.4.25

解：

1．寫出各級(jí)觸發(fā)器的狀態(tài)方程如下：

依次設(shè)定初態(tài)，代入狀態(tài)方程計(jì)算后得到狀態(tài)轉(zhuǎn)換圖為()：

↓

其狀態(tài)轉(zhuǎn)換圖為：

001→010→101→110→011←111←000

Q1

A

Q2

Q3

時(shí)序圖為：

計(jì)數(shù)器的模為5。

2．用D觸發(fā)器時(shí)，為保持功能相同，則F2的現(xiàn)次態(tài)狀態(tài)轉(zhuǎn)換應(yīng)不變，從而得到D2端的輸入狀態(tài)要求，求出D2的驅(qū)動(dòng)方程

D2

0

0

0

由卡諾圖化簡后得：

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1D

C1

F2

&

CP

修改后的電路如下：

題2.4.26

中規(guī)模同步四位二進(jìn)制計(jì)數(shù)器(74LS161)的功能表和引腳圖分別如表題2.4.26和圖題

2.4.26(a)所示；

1.請(qǐng)用置零法設(shè)計(jì)一個(gè)七進(jìn)制加法計(jì)數(shù)器，其狀態(tài)轉(zhuǎn)換要求如圖題2.4.26(b)所示。

2.試用一片74LS161及圖題2.4.26(c)電路設(shè)計(jì)成一個(gè)能自動(dòng)完成加、減循環(huán)計(jì)數(shù)的計(jì)數(shù)

器。即能從000加到111，再從111減到000循環(huán)。

題表2.4.26

74LS161功能表

×

0

×

×

×

×

×

×

×

0

0

0

0

↑

0

×

×

×

0

×

×

×

×

×

保

持

×

×

0

×

×

×

×

↑

0

×

×

×

×

計(jì)

數(shù)

圖題2.4.26

解：

1．電路是異步清除，所以，當(dāng)計(jì)數(shù)器計(jì)至0111時(shí)，應(yīng)使=0，計(jì)數(shù)器清“0”，然后重新開始計(jì)數(shù)。所以電路圖為：

2．由于74LS161只能作加法計(jì)數(shù)，要實(shí)現(xiàn)000→111→000加法/減循環(huán)計(jì)數(shù)時(shí)，其輸出只能取自圖2.4．26(c)電路，計(jì)數(shù)器輸出再經(jīng)圖2.4．26(c)電路作變換后輸出，變換電路真值表如下：

從該表可知，如把Q3作控制，當(dāng)Q3=0時(shí)，即二者一樣；

當(dāng)Q3=1時(shí)，又因74LS161為同步置數(shù)，所以只要利用Q3Q2Q1Q0

=0111狀態(tài)，在第8個(gè)CP后，將計(jì)數(shù)器置成1001，而跳開1000，然而送圖2.4．26(c)變換即可，電路如圖所示

74LS161輸出

加減計(jì)數(shù)輸出

Q3

Q2

Q1

Q0

Q31

Q21

Q11

Q01

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

LD

T

P

Q3

Q2

Q1

Q0

74LS161

D3

D2

D1

D0

cr

CP

&

=1

=1

=1

Q21

Q11

Q01

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

題2.4.27

請(qǐng)總結(jié)設(shè)計(jì)時(shí)序邏輯電路的一般過程或步驟。

①

分析題意，確定所需的狀態(tài)數(shù)和觸發(fā)器個(gè)數(shù)；

②

根據(jù)題意，畫出原始狀態(tài)轉(zhuǎn)換圖；

③

進(jìn)行狀態(tài)化簡，（合并狀態(tài)，二個(gè)以上狀態(tài)在輸入相同，輸出也相同時(shí)而轉(zhuǎn)向的次態(tài)也相同時(shí)，稱為二個(gè)狀態(tài)等價(jià)，可以合并成為一個(gè)狀態(tài)），狀態(tài)數(shù)越少電路一般越簡；

④

狀態(tài)分配（也稱狀態(tài)編碼）；

⑤

畫現(xiàn)次態(tài)狀態(tài)轉(zhuǎn)換和該轉(zhuǎn)換對(duì)各觸發(fā)器激勵(lì)端的狀態(tài)要求、輸出表；

⑥

求出各觸發(fā)器激勵(lì)端和輸出的函數(shù)（通常用卡諾圖求，并且把不出現(xiàn)的變量組合都當(dāng)作約束項(xiàng)處理；

⑦

根據(jù)所求的邏輯函數(shù)，畫出完整的電路圖；

⑧

校驗(yàn)?zāi)芊褡詥?dòng)，不能時(shí)要重新設(shè)計(jì)；

題2.4.28

參考教材圖2.4.44和圖2.4.45，試分析GAL16V8器件最大可實(shí)現(xiàn)模為幾的二進(jìn)制計(jì)數(shù)器?為什么?

解：

模256。

題2.4.29

參考教材圖2.4.44和圖2.4.45，試分析GAL16V8器件最多可

實(shí)現(xiàn)幾個(gè)邏輯變量輸入的邏輯函數(shù)?最多可實(shí)現(xiàn)幾個(gè)輸出?

解：

最多16個(gè)輸入，8個(gè)輸出。

題2.4.30

(上機(jī)題)設(shè)計(jì)一個(gè)可變模數(shù)減法計(jì)數(shù)器，要求當(dāng)S1S0=00時(shí)，模為4；S1S0=01時(shí)，模為7；S1S0=10時(shí)，模為10；S1S0=11時(shí)，模為16。要求

：

(1)在Lattice公司的ISP

Synario開發(fā)軟件環(huán)境下，用ABEL-HDL語言描述該電路的邏輯功能；

(2)給出各輸出邏輯函數(shù)的最簡“與或”表達(dá)式；

(3)給出邏輯功能的仿真波形。

解：