第一篇：數字電子課設報告汽車尾燈控制電路設計

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一.概述

汽車尾燈控制電路是很常用的工作電路,在日常的生活中有著很廣泛的應用.汽 車行駛時,會出現正常行駛,左轉彎,右轉彎,剎車四種情況,針對這四種情況可以 設計出汽車尾燈的控制電路來表示這四種狀態(tài).設計一個汽車尾燈控制電路,技術指標如下: 假設汽車尾部左右兩側各有 3 個指示燈(用發(fā)光二極管模擬);汽車正常運行時指示燈全滅;汽車左轉彎時,左側 3 個指示燈按左循環(huán)順序點亮;汽車右轉彎時,右側 3 個指示燈按右循環(huán)順序點亮;臨時剎車時所有指示燈同時閃爍.二.方案論證

方案一: 汽車尾燈控制電路主要由 D 觸發(fā)器邏輯電路,左轉,右轉控制電路,剎車控制電 路構成.首先將脈沖信號 CLK 提供給 D 觸發(fā)器邏輯電路.用三片 D 觸發(fā)器設計一個邏輯電路可以產生 001,010,100 的循環(huán)信號.將此信號作為左轉,右轉的原始信號.設置左轉控制開關和右轉控制開關.通過開關的控制將左轉,右轉的原始信號通過邏輯電路分別輸出到左,右的 3 個 汽車尾燈上.這部分電路起到信號分揀的作用.設置剎車控制開關,將脈沖信號 CLK 提供給剎車控制電路.當開關置為剎車信號時,分揀之后的信號通過邏輯電路實現剎車時所有指示燈隨 著時鐘信號 CLK 全部閃爍的功能.最終得到的信號即可輸出到發(fā)光二極管上,實現所需功能.方案一原理框圖如圖 1 所示.1 CLK D 圖 1 方案一原理框圖

方案二: 汽車尾燈控制電路主要由開關控制電路,三進制計數器,譯碼電路,顯示,驅動 電路構成.由于汽車左或右轉彎時,三個指示燈循環(huán)點亮,所以用三進制計數器控制譯碼器 電路順序輸出低電平,從而控制尾燈按要求點亮.首先,設置兩個可控制的開關,可產生 0 0,0 1,1 0,1 1 四種狀態(tài).開關置為 0 0 狀態(tài)時,表示汽車處于正常運行狀態(tài).開關置為 0 1 狀態(tài)時,表示汽車處于右轉彎的狀態(tài).開關置為 1 0 狀態(tài)時,表示汽車處于左轉彎的狀態(tài).開關置為 1 1 狀態(tài)時,表示汽車處于剎車的狀態(tài).其次,設計電路實現所需達到功能.三進制計數器可用兩片 D 觸發(fā)器構成.譯碼電路可用 3 線—8 線譯碼器 74LS138 和 6 個與非門構成.顯示,驅動電路由 6 個發(fā)光二極管和 6 個反向器構成.2 方案二原理框圖如圖 2 所示.顯示,驅動電路

開關控制電路

譯碼電路

三進制計數器

圖 2 方案二的原理框圖

最終方案為方案二.電路設計 三.電路設計

1.時鐘脈沖電路 由 555 定時器構成的多諧振蕩器電路如圖 3 所示.12V Vs 1 28.86k R1 4 8 VCC RST DIS THR TRI CON GND 1 OUT 3 6 57.72k R2 7 8 CP 7 6 2 5 10nF C 10nF Cf 0 LM555CM Timer 圖 3 由 555 構成的多諧振蕩器

接通電源后,電容 C 被充電,Vc 上升,當 Vc 上升到 2/3Vcc 時,觸發(fā)器被復位, 此時 Vo 為低電平,電容 C 通過 R2 和 T 放電,使 Vc 下降.當 Vc 下降到 1/3Vcc 時, 觸發(fā)器又被復位,Vo 翻轉為高電平.周期 T 為: T=(R1+2R2)Cln2≈0.7(R1+2R2)C 這樣,通過控制電容充放電時間,使多諧振蕩器產生時鐘信號.2.開關控制電路 開關控制電路如圖 4 所示.3 VCC 5V VCC J1 Key = A 10 R1 200? 0 U7B U15B 12 C G VCC 5V U3A VCC 74LS136D J2 Key = B 11 R2 200? 0 13 74LS00D 74LS04D U9B D U16A 14 74LS00D CP 74LS10D 圖 4 開關控制電路

電路通過控制開關 A,B 的斷開和閉合,實現正常行駛,左轉彎,右轉彎,剎車四 種狀態(tài).AB 置為 0 0 狀態(tài)時,表示汽車處于正常運行狀態(tài).AB 置為 0 1 狀態(tài)時,表示汽車處于右轉彎的狀態(tài).AB 置為 1 0 狀態(tài)時,表示汽車處于左轉彎的狀態(tài).AB 置為 1 1 狀態(tài)時,表示汽車處于剎車的狀態(tài).3.三進制計數器 原理圖如圖 5 所示.4 VCC 5V 2 ~1PR 4 1 1J 1CLK ~1Q ~1CLR 3 14 1Q 15 U2A A VCC 16 1K 74LS76D 1 3 2 2 U2B 1Q 15 ~1PR 4 1 1J 1CLK ~1Q ~1CLR 3 14 B 16 1K 74LS76D 圖 5 三進制計數器原理框圖

4.譯碼,顯示驅動電路 譯碼,顯示驅動電路如圖 6 所示.VCC U4A 74LS00D U5A 9 U10A LED1 23 R3 17 200 5V A B1 2 C 3 6 G4 5 U1 A B C G1 ~G2A ~G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 15 14 13 12 11 10 9 7 74LS04D U11A LED2 3 10 24 R4 18 16 200 74LS00D 74LS04D 4 U6A U12A 5 LED3 11 25 R5 19 6 7 8 200 74LS04D U13A LED4 R6 12 20 26 200 74LS00D 74LS04D U8A U14A LED5 R7 13 21 27 200 74LS00D 74LS04D U9A U15A LED6 R8 14 22 28 200 74LS00D 74LS04D 74LS00D U7A 0 74LS138D VCC 圖6 譯碼,顯示驅動電路 5 四,性能的測試

利用 Multisim10 進行測試和仿真.1.當汽車正常行駛時,AB 置為 0 0 狀態(tài),指示燈全滅.仿真結果如圖 7 所示.圖7 正常行駛仿真結果

2.當汽車左轉彎時,AB 置為 1 0 狀態(tài),左側 3 個指示燈按 LED1->LED2->LED3 順 序循環(huán)點亮.仿真結果如圖 8 所示.6 圖8 左轉彎仿真結果

3.當汽車右轉彎時,開關置為 0 1 狀態(tài),右側 3 個指示燈按 LED4->LED5->LED6 順 序循環(huán)點亮.仿真結果如圖 9 所示.7 圖9 右轉彎仿真結果

4.當汽車剎車時,AB 置為 1 1 狀態(tài),所有指示燈全部隨著時鐘信號閃爍.仿真結果如圖 10 所示.8 圖 10 剎車仿真結果

五.結論

電路的主要特點是選用簡單常見的元器件,充分利用所學知識.通過仿真結果可以看出,符合任務書中所要求的性能指標,完成所需功能.六.性價比

本電路采用的都是簡單且常見的元器件, 價格相對便宜, 性能基本符合技術要求.適用于對技術要求不是十分嚴格的電路.因此,本電路的性價比較高.七,課設體會及合理化建議 課設體會及合理化建議

這次總的說來收獲很大,但在獨立設計過程中著實也遇到了不少困難.比如開始 時不知用什么邏輯器件使輸出為 001,010,100 的循環(huán),以使指示燈按一定的順序依 次點亮, 后經過與同學的討論最終使問題得到了解決, 我想這也是最吸引我們的地方, 當真正投入時才發(fā)現樂在其中.一開始對軟件不熟悉,剛進行上機設計時很不順手,遇到不少麻煩,經過自己的 學習和老師的指導,才完成了電路的設計并成功進行了仿真.9 參考文獻

[1] 劉修文主編.實用電子電路設計制作.[M]北京:中國電力出版社,2005 年 [2] 朱定華主編.電子電路測試與實驗.[M]北京:清華大學出版社,2004 年 [3] 路勇主編.電子電路實驗及仿真.[M]北京:北京交通大學出版社,2004 年 [4] 閻石主編.數字電子技術.[M]北京:高等教育出版社,2006 年 [5] 謝自美主編.電子線路設計實驗測試.[M]武漢:華中科技大學出版社,2006 年 [6] 華滿清主編.電子技術實驗與課程設計.[M]北京:機械工業(yè)出版社,2005 年

附錄Ⅰ 附錄Ⅰ 總電路圖 11 附錄Ⅱ 附錄Ⅱ 元器件清單

序號 編號 名稱 型號 數量

R1, R2, R3, R4, R5, R6, 電阻 R7,R8, R9 R10 LED1,LED2, LED3,LED4, LED5,LED6, U2A,U2B, U10A,U11A, U12A,U13A, U14A,U15A, U15B, 電阻 電阻 200 8 2 3 28.86k 57.72k 1 1 4 發(fā)光二極管 LED 6 5 JK 觸發(fā)器 74LS76 2 6 非門 74LS04 7 7 U4A,U5A,U6A, U7A,U7B,U8A, 與非門 U9A,U9B 74LS00 8 9 10 11 12 U16A, 與非門 直流電源 直流電源 74LS10 5V 12V DIPSW1 1 4 1 2 J1,J2, 開關

U17, U1, U3A, 555 定時器 LM555CM 譯碼器 異或門 74LS138 74LS136 1 1 1 12 1

第二篇：汽車尾燈控制電路 verilog課設

可編程課程設計 實驗報告

一、設計題目

汽車尾燈控制電路

二、設計要求

用6個發(fā)光管模擬6個汽車尾燈（左右各3個），用4個開關作為汽車控制信號,分別為：左拐、右拐、故障和剎車。

車勻速行駛時，6個汽車尾燈全滅；右拐時，車右邊3個尾燈從左至右順序亮滅；左拐時，車左邊3個尾燈從右至左順序亮滅；

故障時車6個尾燈一起明滅閃爍；剎車時，6個尾燈全亮

三、設計語言簡介

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，或宣布自己的設計工具可以和VHDL接口。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，（簡稱93版）?，F在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔起大部分的數字系統(tǒng)設計任務。

VHDL設計的主要特點：

1.用VHDL代碼而不是用原理圖進行設計，意味著整個電路板的模型及性能可用計算機模擬進行驗證。

2.VHDL元件的設計與工藝無關，與工藝獨立，方便工藝轉換。

3.VHDL支持各種設計方法，自頂向下、自底向上或者混合的都可以。4.可以進行從系統(tǒng)級到邏輯級的描述，即混合描述。

5.VHDL區(qū)別于其他的HDL，已形成標準，其代碼在不同的系統(tǒng)中可交換建模。

四、程序代碼

module weideng(nrst,haz,left,right,brake,lc,lb,la,ra,rb,rc,/*CLOCK_50*/clk,vga);input haz,left,right,brake;//warning,turn left,turn right,braking input nrst,/*CLOCK_50*/clk;output lc,lb,la,ra,rb,rc;//6 light output vga;reg [3:0]vga;

wire lc,lb,la,ra,rb,rc;

//wire cp;//2 HZ reg [19:0]state,next_state;

//14 states

parameter [19:0]idle=20'b00_0000_0000_0001_000_000，l1=20'b00_0000_0000_0010_001_000，l2=20'b00_0000_0000_0100_010_000，l3=20'b00_0000_0000_1000_100_000，r1=20'b00_0000_0001_0000_000_100，r2=20'b00_0000_0010_0000_000_010，r3=20'b00_0000_0100_0000_000_001，full=20'b00_0000_1000_0000_111_111，bl1=20'b00_0001_0000_0000_001_111，bl2=20'b00_0010_0000_0000_010_111，bl3=20'b00_0100_0000_0000_100_111，br1=20'b00_1000_0000_0000_111_100，br2=20'b01_0000_0000_0000_111_010，br3=20'b10_0000_0000_0000_111_001;

//position of each state

parameter [4:0] idle_pos=5'd6，l1_pos=5'd7，l2_pos=5'd8，l3_pos=5'd9，r1_pos=5'd10，r2_pos=5'd11，r3_pos=5'd12，full_pos=5'd13，bl1_pos=5'd14，bl2_pos=5'd15，bl3_pos=5'd16，br1_pos=5'd17，br2_pos=5'd18，br3_pos=5'd19;

//store status

always @(posedge clk ,negedge nrst)

begin vga=4'b0001;

if(!nrst)

state<=idle;

else

state<=next_state;end

//state transition ***

always @(haz,left,right,brake)

begin

next_state=idle;

case(1'b1)

state[idle_pos]:if(left&~haz&~right&~brake)

next_state=l1;

else if(right&~haz&~left&~brake)

next_state=r1;

else if(brake|haz|left&right)

next_state=full;

else

next_state=idle;

state[l1_pos]:if(brake)

next_state=bl1;

else if(haz&~brake)

next_state=full;

else

next_state=l2;

state[l2_pos]:if(brake)

next_state=bl1;

else if(haz&~brake)

next_state=full;

else

next_state=l3;

state[l3_pos]:next_state=idle;

state[full_pos]:if(~brake)

next_state=idle;

else

next_state=full;

state[r1_pos]:if(brake)

next_state=br1;

else if(haz&~brake)

next_state=full;

else

next_state=r2;

state[r2_pos]:if(brake)

next_state=br1;

else if(haz&~brake)

next_state=full;

else

next_state=r3;

state[r3_pos]:next_state=idle;

state[br1_pos]:if(~brake)

next_state=r1;

//else if(~brake&haz)

//next_state=full;

else

next_state=br2;

state[br2_pos]:if(~brake)

next_state=r1;

//else if(~brake&haz)

//next_state=full;

else

next_state=br3;

state[br3_pos]:if(~brake)

next_state=r1;

else

next_state=br1;

state[bl1_pos]:if(~brake)

next_state=l1;

//else if(~brake&haz)

//next_state=full;

else

next_state=bl2;

state[bl2_pos]:if(~brake)

next_state=l1;

//else if(~brake&haz)

//next_state=full;

else

next_state=bl3;

state[bl3_pos]:if(~brake)

next_state=l1;

else

next_state=bl1;

default:next_state=idle;

endcase

end

//output logic

assign la=state[3]，lb=state[4]，lc=state[5]，ra=state[2]，rb=state[1]，rc=state[0];//2hz clock

/*

divn #(.WIDTH(25),.N(25000000))

CLOCK_50 u0（.clk(CLOCK_50)，.rst_n(nrst)，.o_clk(cp));

*/ endmodule

五、心得體會

Verilog語言是目前電路設計中不可缺少的語言之一，其在電子信息、通信、自動控制及計算機領域中的重要性日益突出。通過本次課程設計，使我對Verilog語言有了更深一步的了解，也對Quartus II軟件的使用方法和設計流程也有了更進一步的認識。在課程設計過程中，我和同組同學共同討論，期間遇到不少問題。但每一個問題我們都會認真修改、調試，并積極向老師和同學尋求幫助，直到沒有錯誤為止。這也提高了我們獨立思考與團隊合作的能力?？傊?，此次課程設計不僅對之前可編程設計的理論學習進行了實踐，更為我今后的專業(yè)學習打下了良好的基礎。

第三篇：數字電子技術課設(數字鐘)

太原理工大學現代科技學院學院《數字電子技術》課程設計報告

數字電子技術課程設計報告

題

目：

多功能數字鐘課程設計

學

年：2007

學

期：第二學期

專

業(yè)：自動化

班

級：0703

學

號：07100559 姓

名：劉磊

指導教師及職稱：

魏巍

時

間：

2009年7月9日

太原理工大學現代科技學院

第 0

頁 太原理工大學現代科技學院學院《數字電子技術》課程設計報告

數字電子技術課程設計報告

一、設計目的

數字鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。數字鐘從原理上講是一種典型的數字電路，其中包括了組合邏輯電路和時序電路。

因此，我們此次設計與制做數字鐘就是為了了解數字鐘的原理，從而學會制作數字鐘.而且通過數字鐘的制作進一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實用方法.且由于數字鐘包括組合邏輯電路和時敘電路.通過它可以進一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法.二、設計要求

（1）設計指標

① 時間以12小時為一個周期； ② 顯示時、分、秒；

③ 具有校時功能，可以分別對時及分進行單獨校時，使其校正到標準時間； ④ 計時過程具有報時功能，當時間到達整點前10秒進行蜂鳴報時； ⑤ 為了保證計時的穩(wěn)定及準確須由晶體振蕩器提供表針時間基準信號。（2）設計要求

① 畫出電路原理圖（或仿真電路圖）； ② 元器件及參數選擇； ③ 電路仿真與調試；

④ PCB文件生成與打印輸出。

（3）制作要求

自行裝配和調試，并能發(fā)現問題和解決問題。

（4）編寫設計報告

寫出設計與制作的全過程，附上有關資料和圖紙，有心得體會。

三、原理框圖

1．數字鐘的構成

數字鐘實際上是一個對標準頻率（1HZ）進行計數的計數電路。由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構成數字鐘。

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譯 碼 顯 示 電 路時計數器分計數器秒計數器振蕩器校時電路報時電路多級分頻器（a）數字鐘組成框圖

2．晶體振蕩器電路

晶體振蕩器電路給數字鐘提供一個頻率穩(wěn)定準確的32768Ｈz的方波信號，可保證數字鐘的走時準確及穩(wěn)定。不管是指針式的電子鐘還是數字顯示的電子鐘都使用了晶體振蕩器電路。一般輸出為方波的數字式晶體振蕩器電路通常有兩類，一類是用ＴＴＬ門電路構成；另一類是通過ＣＭＯＳ非門構成的電路，本次設計采用了后一種。如圖（b）所示，由ＣＭＯＳ非門Ｕ１與晶體、電容和電阻構成晶體振蕩器電路，Ｕ２實現整形功能，將振蕩器輸出的近似于正弦波的波形轉換為較理想的方波。輸出反饋電阻Ｒ１為非門提供偏置，使電路工作于放大區(qū)域，即非門的功能近似于一個高增益的反相放大器。電容Ｃ１、Ｃ２與晶體構成一個諧振型網絡，完成對振蕩頻率的控制功能，同時提供了一個１８０度相移，從而和非門構成一個正反饋網絡，實現了振蕩器的功能。由于晶體具有較高的頻率穩(wěn)定性及準確性，從而保證了輸出頻率的穩(wěn)定和準確。

（b）CMOS 晶體振蕩器（仿真電路）

3．時間記數電路

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一般采用10進制計數器如74HC290、74HC390等來實現時間計數單元的計數功能。本次設計中選擇74HC390。由其內部邏輯框圖可知，其為雙2-5-10異步計數器，并每一計數器均有一個異步清零端（高電平有效）。

秒個位計數單元為１０進制計數器，無需進制轉換，只需將ＱＡ與ＣＰＢ（下降沿有效）相連即可。ＣＰＡ（下降沒效）與１ＨZ秒輸入信號相連，Ｑ３可作為向上的進位信號與十位計數單元的ＣＰＡ相連。

秒十位計數單元為６進制計數器，需要進制轉換。將１０進制計數器轉換為６進制計數器的電路連接方法如圖 ２.４所示，其中Ｑ２可作為向上的進位信號與分個位的計數單元的ＣＰＡ相連。

十進制-六進制轉換電路

分個位和分十位計數單元電路結構分別與秒個位和秒十位計數單元完全相同，只不過分個位計數單元的Ｑ３作為向上的進位信號應與分十位計數單元的ＣＰＡ相連，分十位計數單元的Ｑ２作為向上的進位信號應與時個位計數單元的ＣＰＡ相連。

時個位計數單元電路結構仍與秒或個位計數單元相同，但是要求，整個時計數單元應為１２進制計數器，不是１０的整數倍，因此需將個位和十位計數單元合并為一個整體才能進行１２進制轉換。利用１片７４ＨＣ３９０實現１２進制計數功能的電路如圖（d）所示。

（d）十二進制電路

另外，圖（d）所示電路中，尚余－２進制計數單元，正好可作為分頻器２ＨZ輸出信號轉化為１ＨZ信號之用。

4．譯碼驅動及顯示單元電路

選擇ＣＤ４５１１作為顯示譯碼電路；選擇ＬＥＤ數碼管作為顯示單元電路。由CD4511把輸進來的二進制信號翻譯成十進制數字，再由數碼管顯示出來。這里的LED數碼管是采用共陰的方法連接的。

計數器實現了對時間的累計并以8421BCD碼的形式輸送到CD4511芯片，再由4511芯片把BCD碼轉變?yōu)槭M制數碼送到數碼管中顯示出來。

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5．校時電路

數字鐘應具有分校正和時校正功能，因此，應截斷分個位和時個位的直接計數通路，并采用正常計時信號與校正信號可以隨時切換的電路接入其中。即為用COMS與或非門實現的時或分校時電路，In1端與低位的進位信號相連；In2端與校正信號相連，校正信號可直接取自分頻器產生的1HZ或2HZ（不可太高或太低）信號；輸出端則與分或時個位計時輸入端相連。當開關打向下時，因為校正信號和0相與的輸出為0，而開關的另一端接高電平，正常輸入信號可以順利通過與或門，故校時電路處于正常計時狀態(tài)；當開關打向上時，情況正好與上述相反，這時校時電路處于校時狀態(tài)。

實際使用時，因為電路開關存在抖動問題，所以一般會接一個RS觸發(fā)器構成開關消抖動電路，所以整個較時電路就如圖（f）。

（f）帶有消抖電路的校正電路

6．整點報時電路

電路應在整點前10秒鐘內開始整點報時，即當時間在59分50秒到59分59秒期間時，報時電路報時控制信號。

當時間在59分50秒到59分59秒期間時，分十位、分個位和秒十位均保持不變，分別為5、9和5，因此可將分計數器十位的QＣ和QＡ、個位的QＤ和QＡ及秒計數器十位的QＣ和QＡ相與，從而產生報時控制信號。

報時電路可選74HC30來構成。74HC30為8輸入與非門。

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說明：當時間在59分50秒到59分59秒期間時 分十位、分個 位和秒十位均保持不變，分別為5，9和5；因此，可以將分計數器十位的Qc和QA，個位的QD和QA及秒計數器十位的QC和QA相與，從而產生報時控制信號。IO1分計數器十位的Qc和QAIO2U11VCCIO35VVCCX182345V分計數器個位的QD和QAIO456114V_0.5WIO512秒計數器十位的QC和QAIO674HC30D數字鐘設計－整點報時電路部分

四、元器件

1．四連面包板1塊（編號A45）

2．鑷子1把 3．剪刀1把

4．共陰八段數碼管6個 5．網絡線2米/人 6．CD4511集成塊6塊 7．CD4060集成塊1塊 8．74HC390集成塊3塊 9．74HC51集成塊1塊 10．74HC00集成塊4塊 11．74HC30集成塊1塊 12．10MΩ電阻5個 13．500Ω電阻14個 14．30p電容2個

15．32.768k時鐘晶體1個 16．蜂鳴器10個（每班）1）芯片連接圖

1)74HC00D

2)CD4511

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3)74HC390D

4)74HC51D

2．面包板的介紹

面包板一塊總共由五部分組成，一豎四橫，面包板本身就是一種免焊電板。面包板的樣式是：

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面包板的注意事項：

1． 面包板旁一般附有香蕉插座，用來輸入電壓、信號及接地。2． 上圖中連著的黑線表示插孔是相通的。

3． 拉線時，盡量將線緊貼面包板，把線成直角，避免交叉，也不要跨越元件。4． 面包板使用久后，有時插孔間連接銅線會發(fā)生脫落現象，此時要將此排插孔做記號。并不再使用。

五、各功能塊電路圖

數字鐘從原理上講是一種典型的數字電路，可以由許多中小規(guī)模集成電路組成，所以可以分成許多獨立的電路。

（一）六進制電路

由74HC390、7400、數碼管與4511組成，電路如圖一。

U1A3123U2A12Com74HC00D74HC00DU5SEVEN_SEG_COM_KABCDEFGU3AV1 32Hz 5V141INA1INB21CLR31QA1QB1QC1QD5677126U413DADBDCDD5OAOBOCODOE1211109151474HC390D43~ELOF~BIOG~LTVCC5V4511BD將十進制計數器轉換為六進制的連接方法

（二）十進制電路

由74HC390、7400、數碼管與4511組成，電路如圖二。

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U4A3126U4B4574HC00D74HC00DComU3SEVEN_SEG_COM_KU1AV1 60Hz 5V141INA1INB21CLR31QA1QB1QC1QD5677126U213DADBDCDD5OAOBOCODOE12111091514ABCDEFGVCC5V74HC390D43~ELOF~BIOG~LT4511BD十進制接法測試仿真電路

（三）六十進制電路

由兩個數碼管、兩4511、一個74HC390與一個7400芯片組成，電路如圖三。

（四）雙六十進制電路

由2個六十進制連接而成，把分個位的輸入信號與秒十位的Qc相連，使其產生進位，電路圖如圖四。

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ComComSEVEN_SEG_COM_KU1B6453U1A12U4SEVEN_SEG_COM_KU7U11BABCDEFG64513DADBDCDD5OAOBOCODOE~ELOF~BI~LTOG1211109151421CLR141INA1INB3U10A12ABCDEFG74HC00D74HC00DU3B15122INA2INB142CLR132QA2QB2QC2QD11109U2712674HC00D74HC00DU8A31QA1QB1QC1QD5677126U913DADBDCDD5OAOBOCODOE12111091514VCC5V74HC390D43U1C891011U1D12134511BD74HC390DComVCCU643~ELOF~BI~LTOG5VSEVEN_SEG_COM_K74HC00D74HC00DABCDEFG84511BDComU15C91011U16DSEVEN_SEG_COM_K1213U14U3A131INA1INB21CLR1QA1QB1QC1QD5677126U513DADBDCDD5OAOBOCODOE1211109151474HC00D74HC00DU12B15122INA2INB142CLR132QA2QB2QC2QD111097126U13DADBDCDD5OAOBOCODOEABCDEFG***14V1 100kHz 5V474HC390D43~ELOF~BI~LTOGVCC74HC390D5V43~ELOF~BI~LTOG4511BD4511BD

（五）時間計數電路

由1個十二進制電路、2個六十進制電路組成，因上面已有一個雙六十電路，只要把它與十二進制電路相連即可，詳細電路見圖五。

ComComComComComComU1SEVEN_SEG_COM_KU2SEVEN_SEG_COM_KU4SEVEN_SEG_COM_KU3SEVEN_SEG_COM_KU5SEVEN_SEG_COM_KU6SEVEN_SEG_COM_KABCDEFGABCDEFGABCDEFGVCCVCCABCDEFGABCDEFGABCDEFG5V***45VVCCVCC***49***45V***3121110***01514145V9VCCOG995V99OAOBODOAOBODOAOBODOEOEOCOCOCOFOFOEOGOAOBODOAOBODOAOBODOEOEOCOCOCOFOFOEOGOG~LT~LT~EL~EL~BI~BI~ELDADCDDDADCDDDADC~LT~LT~LTDBDB~EL~EL~EL~BI~BIDADCDDDADCDDDADCDBDB3DBDD~BI5V73DBDD4511BD54511BD******12643U23CU25A74HC00D***8U21A74HC00D13111038U20C74HC00D3U19A74HC00D131110974HC00D9356356772QB1QD2QD2QD1QB1QC2QB2QC2QB2QC1QB1QA2QA2QA1QA1QC1QD2QA2QC2QD61QB2INA1CLR2CLR2CLR1INA1INB2INA2INB2INA2INB1INA1INA1INB74HC00D161CLR74HC390D6151INB74HC00D111CLRU26B74HC390D74HC390N1174HC390N74HC390DU20B1574HC00D1262INB74HC00D74HC00D***242V1 1000Hz 5V時，分，秒計時電路圖

（六）校正電路

由74CH51D、74HC00D與電阻組成，校正電路有分校正和時校正兩部分，電路如圖六。

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142CLRU13AU16B1QA1QC1QDU24DU22BU14AU17BU20DU15AU18B74HC390N43~BI~LT4511BDOGU7U8OFU10VCC4511BDOGU9U114511BDOFU124511BD1010921921254***254太原理工大學現代科技學院學院《數字電子技術》課程設計報告

IO1VCC正常輸入信號5V校正信號R1IO2U2C9108小時校正電路J110Mohm74HC00D注意：分校時時，不會進位到小時。U11111213910U2DKey = A12R210MohmIO313U2A8123時計數器IO574HC00D1123674HC00D正常輸入信號校正信號R3U3A10Mohm12U2B456分計數器IO6IO44574HC00D74HC51D3J274HC00DKey = B分鐘校正電路分校正時鎖定小時信號輸入R410MohmU3B456圖中采用基本RS觸發(fā)器構成開關消抖動電路，其中與非門選用74HC00；對J1和J2，因為校正信號與0相與為0，而開關的另一端接高電平，正常輸入信號可以順利通過與或門，故校時電路處于正常計時狀態(tài)，當開關打向上時，情況正好與上述相反，這時電路處于校時狀態(tài)。74HC00D數字鐘設計－校時電路部分

（七）晶體振蕩電路

由晶體與2個30pF電容、1個4060、一個10兆的電阻組成，芯片3腳輸出2Hz的方波信號，電路如圖七。

（八）整點報時電路

由74HC30D和蜂鳴器組成，當時間在59:50到59:59時，蜂鳴報時，電路如圖八。

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說明：當時間在59分50秒到59分59秒期間時 分十位、分個 位和秒十位均保持不變，分別為5，9和5；因此，可以將分計數器十位的Qc和QA，個位的QD和QA及秒計數器十位的QC和QA相與，從而產生報時控制信號。IO1分計數器十位的Qc和QAIO2U11VCCIO35VVCCX182345V分計數器個位的QD和QAIO456114V_0.5WIO512秒計數器十位的QC和QAIO674HC30D數字鐘設計－整點報時電路部分

六、總接線元件布局簡圖

整個數字鐘由時間計數電路、晶體振蕩電路、校正電路、整點報時電路組成。

其中以校正電路代替時間計數電路中的時、分、秒之間的進位，當校時電路處于正常輸入信號時，時間計數電路正常計時，但當分校正時，其不會產生向時進位，而分與時的校位是分開的，而校正電路也是一個獨立的電路。

電路的信號輸入由晶振電路產生，并輸入各電路。簡圖如圖九。

七、芯片連接總圖

因仿真與實際元件上的差異，所以在原有的簡圖的基礎上，又按實際布局畫了這張按實際芯片布局的接線圖，如圖十。

八、總結

1． 實驗過程中遇到的問題及解決方法

① 面包板測試

測試面包板各觸點是否接通。

② 七段顯示器與七段譯碼器的測量

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把顯示器與CD4511相連，第一次接時，數碼管完全沒有顯示數字，檢查后發(fā)現是數碼管未接地而造成的，接地后發(fā)現還是無法正確顯示數字，用萬用表檢測后，發(fā)現是因芯片引腳有些接觸不良而造成的，所以確認芯片是否接觸良好是非常重要的一件事。

③ 時間計數電路的連接與測試

六進制、十進制都沒有什么大的問題，只是芯片引腳的老問題，只要重新插過芯片就可以解決了。但在六十進制時，按圖接線后發(fā)現，顯示器上的數字總是100進制的，而不是六十進制，檢測后發(fā)現無論是線路的連通還是芯片的接觸都沒有問題。最后，在重對連線時發(fā)現是線路接錯引腳造成的，改過之后，顯示就正常了。

④ 校正電路

因上面程因引腳接錯而造成錯誤，所以校正電路是完全按照仿真圖所連的，在測試時，開始進行時校時時，沒有出現問題，但當進行到分校時時，發(fā)現計數電路的秒電路開始亂跳出錯。因此，電路一定是有地方出錯了，在反復對照后，發(fā)現是因為在接入校正電路時忘了把秒十位和分個位之間的連線拿掉而造成的，因此，在接線時一定要注意把不要的多余的線拿掉。

2． 設計體會

通過這次對數字鐘的設計與制作，讓我了解了設計電路的程序，也讓我了解了關于數字鐘的原理與設計理念，要設計一個電路總要先用仿真仿真成功之后才實際接線的。但是最后的成品卻不一定與仿真時完全一樣，因為，再實際接線中有著各種各樣的條件制約著。而且，在仿真中無法成功的電路接法，在實際中因為芯片本身的特性而能夠成功。所以，在設計時應考慮兩者的差異，從中找出最適合的設計方法。通過這次學習，讓我對各種電路都有了大概的了解，所以說，坐而言不如立而行，對于這些電路還是應該自己動手實際操作才會有深刻理解。

3． 對設計的建議

我希望老師在我們動手制作之前應先告訴我們一些關于所做電路的資料、原理，以及如何檢測電路的方法，還有關于檢測芯片的方法。這樣會有助于我們進一步的進入狀況，完成設計

參考文獻：

《數字電路硬件設計實踐》 賈秀美 主編 高等教育出版社 《電子線路設計、實驗、測試》 謝自美主編 華中理工出版社。《數字電子技術基礎》 閻 石 主編 高等教育出版社

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第四篇：電子課設 心得體會

電子課設心得體會

本次課設的任務是完成一個電子鐘，要求有計時，周顯示與整點報時功能。整個電路系統(tǒng)大體由秒脈沖發(fā)生器，計數譯碼顯示功能模塊，整點報時蜂鳴器電路模塊組成。

在設計過程中，主要的感受有幾點：

第一，理論基礎要扎實。電子鐘的課設最基礎的部分就是電子課上的計時器內容，在清楚計時器，觸發(fā)器，邏輯電路等集成元器件和相關電路工作原理的前提下，才能對任務有一個清晰明確的了解和設想出解決方案。

第二，線路布局要有全局觀念。在明確電子鐘整體工作原理和組成部分以及它們的相互聯系后，才能規(guī)劃出合理，操作性強的布線布局。這一點我深有體會，當初布局時一味強調緊湊，想為后來的電路留出空間，結果造成了整體電路布線的疏密不均，大量導線集中在一塊區(qū)域內，為日后的排查調試工作帶來了巨大的工作量。

第三，要用模塊化的思想來處理具體任務。所謂復雜，不過是簡單的堆砌。整個系統(tǒng)的電路紛繁復雜，所以要用模塊化的思想來拆分具體任務，之后再逐一解決。我將電路系統(tǒng)拆分為秒脈沖發(fā)生器，計數譯碼顯示功能模塊和整點報時蜂鳴器電路模塊，化整為零，大大提高了設計效率。

在制作過程中，明顯感覺到，知易行難。真正的工程遠沒有理想的設計模型那么簡單。尤其是插線，極端需要細致耐心，剪線頭時稍有疏忽，就容易造成接觸不良，而對錯面包板上的洞眼，更是令人欲哭無淚的差錯。

在調試過程中，對排錯的不易深有體會。經過不斷摸索，總結出了一套流程。

一旦出現問題，第一，由現象分析問題的來源。第二，通過初步電位測試，縮小和確定故障的范圍。第三，對照圖紙，注意檢查芯片各引腳的結線。第四，檢查引腳的線頭，芯片的引腳等是否存在接觸問題。第五，改動后再次上電觀察故障的表現情況有無變化。第六，當以上一切都不起作用時，向老師匯報電位測量結果，請教老師的經驗，或者參照同學類似問題的結局方法。

通過這次課設的工程鍛煉，我感到，行百里者半八十，面對浩大復雜的具體工程，一定要有信心，恒心，耐心和決心。打好基礎，從小到大，由淺入深，從局部到整體，以弄清工作原理為第一要務，在這一基礎上，小心謹慎，細致耐心地動手搭建。遇見問題要多觀察，多思考，用邏輯分析和經驗來分析解決問題。最后覺得，小小一個電子鐘就有如此復雜的工作量，確實應該使用Proteus等電路電子設計仿真軟件進行設計和仿真調試，這能極大地解放設計人員，減輕勞動量，提高工作效率和成品質量。

05101064

江一帆

第五篇：電力電子課設

武漢理工大學《電力電子》課程設計說明書

摘要

整流電路是電力電子電路中出現最早的一種，它的作用是將交流電能變?yōu)橹绷麟娔芄┙o直流用電設備。整流電路的應用十分廣泛，例如直流電動機，電鍍、電解電源、同步發(fā)電機勵磁、通信系統(tǒng)電源等。

整流電路可從各種角度進行分類，主要分類方法有：按組成的器件可分為不可控、半控、全控三種；按電路結構可分為橋式電路和零式電路；按交流輸入相數可分為單相電路和多相電路；按變壓器二次電流方向是單相或多向，又可分為單拍電路和雙拍電路。

本次課程設計主要討論單相橋式整流電路帶反電動勢負載，分析和研究其工作原理。在分析原理的基礎上對有關參數進行計算。

武漢理工大學《電力電子》課程設計說明書

目錄

1設計任務及要求....................................................3 1.1設計條件.....................................................3 1.2設計要求.....................................................3 2設計步驟..........................................................3 3電路原理..........................................................3 3.1電路原理圖...................................................3 3.2電路分析.....................................................4 3.3仿真結果.....................................................4 3.3.1 u2和ud波形............................................5 3.3.2 i2和id波形.............................................5 4參數計算..........................................................6 5心得體會..........................................................7 參考文獻............................................................8

武漢理工大學《電力電子》課程設計說明書

單相橋式全控帶反電動勢負載

1設計任務及要求

1.1設計條件

單相橋式全控整流電路，U2＝150V，負載中勢負載E=40V。

R＝2Ω，觸發(fā)角90°，反電動1.2設計要求

①仿真輸出ud、id、和i2的波形；

②求整流輸出平均電壓Ud、電流Id，變壓器二次電流有效值I2； ③考慮安全裕量，確定晶閘管的額定電壓和額定電流。

2設計步驟

1在PSIM軟件上畫出電路原理圖 ○2設置各個元器件參數 ○3分析電路 ○4調試電路，仿真輸出所需參數波形 ○5根據要求，求所需參數 ○

3電路原理

3.1電路原理圖

武漢理工大學《電力電子》課程設計說明書

圖2.1 電路原理圖

3.2電路分析

當負載為蓄電池、直流電動機的電樞（忽略其中的電感)等時，負載可看成是一個直流電壓源，對于整流電路，它們就是反電動勢負載。

當忽略主電路各部分的電感時，只有在u2瞬時值的絕對值大于反電動勢負載即u2?E時，才有晶閘管承受正電壓，有導通的可能。晶閘管導通之后，ud?u2，id?ud?E，直至u2?E，id即將至0使得晶閘管關斷，此后ud?E。與電阻負R載時相比，晶閘管提前了電度角?停止導電。

E ??arcsin2U2

3.3仿真結果

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3.3.1 u2和ud波形

圖3.1U2和Ud波形

3.3.2 i2和id波形

武漢理工大學《電力電子》課程設計說明書

圖3.2Id和I2波形

4參數計算

停止導電角

E40??arcsin?arcsin?10.87? 2U22?150電壓平均值

??1???Ud?E?E??2sin?td(?t)?89.07V

????電流平均值

Id?Ud89.07??44.54A R2考慮安全裕量： 晶閘管額定電壓

UN?(2~3)?2U2?424.26V

晶閘管額定電流

IN?(1.5~2)?

Id?20.06A

2?1.57

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5心得體會

通過這次電力電子課程設計學到了很多很多的的東西，同時不僅可以鞏固了以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。而且我第一次感受到自己設計電路圖然后在仿真軟件上驗證自己分析成果的喜悅。

本次課程設計的過程中遇到的問題比較少，這可能跟我的課程設計題目有關。最大的難題是如何熟練的運用PSIM仿真軟件。在軟件上畫圖發(fā)過程中我不斷摸索總算是對這個軟件有了初步掌握。

到此為止，我們接近兩周的課程設計也告一段落。通過這次課程設計，使我認識到理論與實際相結合的重要性，對課本上的只是在實際生活中的運用也有了進一步的了解，同時基本上能夠掌握PSIM軟件的使用方法，可以說是從中受益匪淺。

通過本次課設我也學到很多課堂上學不到的調試知識。很感謝學校給我們提供了這么好的學習機會，感謝老師的指導，從老師的身上學到了對知識真正嚴謹細致的態(tài)度，讓我受益匪淺。

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參考文獻

【1】王兆安 劉進軍.電力電子技術.機械工業(yè)出版社2009(5)