第一篇：EDA實(shí)訓(xùn)課學(xué)習(xí)體會

EDA實(shí)訓(xùn)課學(xué)習(xí)體會

時光飛逝，眨眼間一個學(xué)期即將過去。在這一學(xué)期我們進(jìn)行“EDA”實(shí)訓(xùn)課的學(xué)習(xí)，這門課不僅有趣，而且更好地培養(yǎng)了我們的動手動腦能力。剛開始我對這門課一無所知，對于老師的講課自己聽的稀里糊涂的。當(dāng)老師開始教我們?nèi)绾稳ピO(shè)計(jì)一些簡單電路圖時，自己卻沒有專心去聽課，因此，自己根本不知道老師為什么要那樣去連接電路，所以從那時起，在很長的一段時間里自己都是在復(fù)制老師設(shè)計(jì)的電路圖。

當(dāng)老師把六十進(jìn)制計(jì)數(shù)器的原理講了，并把電路圖的鏈接演示之后，接著就是我們自己動手設(shè)計(jì)一個六十進(jìn)制計(jì)數(shù)器。我憑著自己的記憶，把兩個74160芯片鏈接好，大概的把老師演示的電路圖復(fù)制了出來，結(jié)果，經(jīng)過仿真后得出的卻是六十一進(jìn)制。于是，自己就把電路的鏈接改了一遍又一遍，最后還是得不到六十進(jìn)制，因此只能請教旁邊的同學(xué)了。后來經(jīng)過他的指正，終于得到正確的仿真波形圖了。然而那時自己依然不明白其中的原理。

經(jīng)過幾節(jié)課去練習(xí)六十進(jìn)制計(jì)數(shù)器電路圖的鏈接方法，老師叫我們把兩個六十進(jìn)制計(jì)數(shù)器鏈接起來組成一個“5959”的計(jì)數(shù)器。然而老師并沒有演示，而是我們自己先去做，這事令我很頭痛，因?yàn)樽约翰恢獜哪娜胧郑宰约褐缓萌?fù)制其他同學(xué)的。我知道這樣下去是不行的。于是請教會做的同學(xué)，然而他們講了其中的原理，不過我還是不懂，最后實(shí)在沒辦法，只能去請教老師了。本以為老師知道我不認(rèn)真聽課會生氣，然而老師并沒有生氣，恰好相反，老師很耐心地給我重新講解了其中的原理，使我終于明白74160芯片的作用，原來LDN是預(yù)置端，A、B、C、D是預(yù)置數(shù)端，ENT、ENP是使能端，CLRN是清零端，CLK是時鐘脈沖輸入端，QA、QB、QC、QD、RCO是輸出端，當(dāng)然也知道它們這些端口的作用是什么。至此，我才明白老師所設(shè)計(jì)的電路的作用和原理。接著我們就去設(shè)計(jì)一個二十四進(jìn)制計(jì)數(shù)器，本來以為自己明白了74160芯片的作用，設(shè)計(jì)二十四進(jìn)制計(jì)數(shù)器肯定沒問題。于是，按照自己所想的把電路圖鏈接好，結(jié)果，仿真波形圖的第一段還是倒23結(jié)束是正確的，而第二段從4開始就錯誤了，后來把電路圖改了很多遍，但還是錯誤。最后，聽老師講解后才知道我在那里錯誤了。原來高位和低位74160芯片的LDN端口都要接與非門的輸出端口，這樣二十四進(jìn)制計(jì)數(shù)器在計(jì)數(shù)到23時才會從0開始。

最后，把它們做成數(shù)字時鐘時，我還是失敗了，后來還是在老師的幫助下才成功完成數(shù)字時鐘的設(shè)計(jì)。這讓我知道自己存在很大的不足，自己只學(xué)到“EDA”的一點(diǎn)皮毛而已。通過對“EDA”實(shí)訓(xùn)課的學(xué)習(xí)，我認(rèn)識到理論要與實(shí)際結(jié)合，培養(yǎng)動手動腦能力的重要性，而在另外兩門實(shí)訓(xùn)課上是學(xué)不到那么多的。它們只需按照電路圖動手去操作，在實(shí)際中鏈接好，然后驗(yàn)證理論是否正確，一旦接錯了，還要去查找，如果電路復(fù)雜一點(diǎn)就要花上大半天的時間，甚至更長時間，十分的不方便。而“EDA”技術(shù)正好克服了這些缺點(diǎn)，這也是“EDA”的強(qiáng)大之處。

在這一學(xué)期里，有失敗時的煩惱，也有成功時的喜悅。雖然自己一開始什么也不懂，但是通過自己的努力以及老師和同學(xué)們的幫助，我基本上掌握了如何去設(shè)計(jì)數(shù)字時鐘，這也許就是自己努力的結(jié)果吧。所以，今后我要加倍努力去學(xué)好“EDA”這門技術(shù)。

第二篇：EDA實(shí)訓(xùn)心得

實(shí)訓(xùn)心得

短暫的一周實(shí)訓(xùn)已經(jīng)過去了，對于我來說這一周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動手能力，下面談一下就這一周實(shí)訓(xùn)中我自己的一些心得體會。

一周的實(shí)訓(xùn)已經(jīng)過去了，我們在老師提供的實(shí)踐平臺上通過自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設(shè)計(jì)思路和方法，我想這些會對我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知識學(xué)習(xí)過程中要一步一個腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識這樣才能在以后出去工作的實(shí)踐過程中有所成果。

最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助?？偟膩碚f，這次實(shí)訓(xùn)我收獲很大。

同時，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識，更教會我做人的道理。

實(shí)訓(xùn)心得

這次EDA實(shí)訓(xùn)讓我感覺收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過的知識，而且還學(xué)到了怎樣運(yùn)用ＥＤＡ設(shè)計(jì)三種波形的整個過程和思路，更加強(qiáng)了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學(xué)會要改程序，根據(jù)錯誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì)，利用Verilog HDL語言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開發(fā)工具對電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過嚴(yán)格的波形仿真，以確保功能正常。

從整體上看來，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。通過此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學(xué)生有多少，他都細(xì)心的為每個學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。最后祝愿甕老師身體健康，全家幸福。

實(shí)訓(xùn)心得

通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語言的結(jié)構(gòu)，語言規(guī)則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無法解決的困難與問題的時候，要有耐心，要學(xué)會一步步的去找問題的根源，才能解決問題，還請教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們在程序設(shè)計(jì)方面還有不足之處。

在此次實(shí)訓(xùn)的過程中，我了解到了要加強(qiáng)培養(yǎng)動手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識也是不夠的，只有把理論知識和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動手能力與獨(dú)立思考的能力。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會，感謝甕老師對我們的指導(dǎo)，他是為了教會我們?nèi)绾芜\(yùn)用所學(xué)的知識去解決實(shí)際的問題，此外，還得出一個結(jié)論：知識必須通過應(yīng)用才能實(shí)現(xiàn)其價值！有些東西以為學(xué)會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會用的時候才是真的學(xué)會了。

本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠摯地向甕老師致謝。

第三篇：EDA實(shí)訓(xùn)心得體會

EDA實(shí)訓(xùn)心得體會

經(jīng)過一周的EDA實(shí)訓(xùn)，我也基本掌握了這個軟件的使用方法，也體會到了這款軟件的實(shí)用性。如下是小編給大家整理的EDA實(shí)訓(xùn)心得體會，希望對大家有所作用。

EDA實(shí)訓(xùn)心得體會篇【一】

大三時候開始了專業(yè)課的學(xué)習(xí)，其中EDA就是要學(xué)的一門專業(yè)課，課程剛開始的時候，對EDA技術(shù)很陌生，也感到很茫然，也非常沒有信心，當(dāng)接觸到可編程器件的時候，看到大家同樣感到很迷惘。首先，通過對這門課程相關(guān)理論的學(xué)習(xí)，我掌握了EDA的一些基本的的知識，現(xiàn)代電子產(chǎn)品的性能越來越高，復(fù)雜度越來越大，更新步伐也越來越快。實(shí)現(xiàn)這種進(jìn)步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個晶體管；后者的核心就是電子設(shè)計(jì)自動化EDA技術(shù),由于本門課程是一門硬件學(xué)習(xí)課程，所以實(shí)驗(yàn)必不可少。通過課程最后實(shí)驗(yàn)，我體會一些VHDL語言相對于其他編程語言的特點(diǎn)。

在接觸VHDL語言之前，我已經(jīng)學(xué)習(xí)了C語言，匯編語言，而相對于這些語言的學(xué)習(xí)，VHDL 具有明顯的特點(diǎn)。這不僅僅是由于VHDL 作為一種硬件描述語言的學(xué)習(xí)需要了解較多的數(shù)字邏輯方面的硬件電路知識，包括目標(biāo)芯片基本結(jié)構(gòu)方面的知識更重要的是由于VHDL 描述的對象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的，也可以是互為因果的。這表明，在任一時刻，電路系統(tǒng)可以有許多相關(guān)和不相關(guān)的事件同時并行發(fā)生。因此，任何復(fù)雜的程序在一個單CPU 的計(jì)算機(jī)中的運(yùn)行，永遠(yuǎn)是單向和一維的。因而程序設(shè)計(jì)者也幾乎只需以一維的思維模式就可以編程和工作了。

在學(xué)習(xí)的過程中，我深深體會到，學(xué)習(xí)不單單要將理論知識學(xué)扎實(shí)了，更重要的是實(shí)際動手操作能力，學(xué)完了課本知識，我并沒有覺得自己有多大的提高，感覺學(xué)到的很沒用，我們現(xiàn)在學(xué)到的還很少，只是編寫一些簡單的程序。相反的，每次做完實(shí)驗(yàn)之后，都會感覺自己收獲不少，每次都會有問題，因此，我認(rèn)為在老師今后的教學(xué)當(dāng)中，應(yīng)當(dāng)更加注重動手實(shí)驗(yàn)，把理論與實(shí)踐很好的結(jié)合起來，才能使同學(xué)融會貫通?，F(xiàn)在感覺到對這門課還只有很少的認(rèn)識，所以希望很認(rèn)真的續(xù)下去。

EDA實(shí)訓(xùn)心得體會篇【二】

短暫的一周實(shí)訓(xùn)已經(jīng)過去了，對于我來說這一周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動手能力，下面談一下就這一周實(shí)訓(xùn)中我自己的一些心得體會。一周的實(shí)訓(xùn)已經(jīng)過去了，我們在老師提供的實(shí)踐平臺上通過自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設(shè)計(jì)思路和方法，我想這些會對我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知識學(xué)習(xí)過程中要一步一個腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識這樣才能在以后出去工作的實(shí)踐過程中有所成果。

最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助?？偟膩碚f，這次實(shí)訓(xùn)我收獲很大。

同時，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識，更教會我做人的道理。

這次EDA實(shí)訓(xùn)讓我感覺收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過的知識，而且還學(xué)到了怎樣運(yùn)用ＥＤＡ設(shè)計(jì)三種波形的整個過程和思路，更加強(qiáng)了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學(xué)會要改程序，根據(jù)錯誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì)，利用Verilog HDL語言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開發(fā)工具對電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過嚴(yán)格的波形仿真，以確保功能正常。

從整體上看來，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。通過此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺，非常感謝甕老師這一學(xué)期來的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學(xué)生有多少，他都細(xì)心的為每個學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。最后祝愿甕老師身體健康，全家幸福。

通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語言的結(jié)構(gòu)，語言規(guī)則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無法解決的困難與問題的時候，要有耐心，要學(xué)會一步步的去找問題的根源，才能解決問題，還請教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們在程序設(shè)計(jì)方面還有不足之處。

在此次實(shí)訓(xùn)的過程中，我了解到了要加強(qiáng)培養(yǎng)動手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識也是不夠的，只有把理論知識和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動手能力與獨(dú)立思考的能力。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會，感謝甕老師對我們的指導(dǎo)，他是為了教會我們?nèi)绾芜\(yùn)用所學(xué)的知識去解決實(shí)際的問題，此外，還得出一個結(jié)論：知識必須通過應(yīng)用才能實(shí)現(xiàn)其價值！有些東西以為學(xué)會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會用的時候才是真的學(xué)會了。

本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠摯地向甕老師致謝。

第四篇：EDA實(shí)訓(xùn)報告

《EDA技術(shù)及其應(yīng)用》

實(shí) 訓(xùn) 報 告

班 級 08級電子信息工程技術(shù)2班 姓 名 學(xué) 號

指導(dǎo)教師

2010年 5 月 26 日 鄭州信息科技職業(yè)學(xué)院 機(jī)械電子工程系

目錄

一、實(shí)訓(xùn)名稱????????????????3

二、實(shí)訓(xùn)目的????????????????3

三、實(shí)訓(xùn)器材、場地?????????????3

四、設(shè)計(jì)思想????????????????3

五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)源程序與模塊????31、2、3、4、5、設(shè)計(jì)任務(wù)????????????????3 設(shè)計(jì)要求????????????????4 設(shè)計(jì)源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15

六、實(shí)訓(xùn)方法????????????????16

七、實(shí)訓(xùn)心得體會??????????????16

一、實(shí)訓(xùn)名稱：百年歷的設(shè)計(jì)與制作

二、實(shí)訓(xùn)目的：1、2、3、4、5、掌握VHDL設(shè)計(jì)數(shù)字系統(tǒng)的應(yīng)用。掌握宏功能模塊的應(yīng)用。

掌握系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器的應(yīng)用。

明確設(shè)計(jì)任務(wù)和要求，了解EDA技術(shù)的基本應(yīng)用過程及領(lǐng)域。

理解百年歷的設(shè)計(jì)原理及分析方法。

三、實(shí)訓(xùn)器材與場地：

EDA實(shí)驗(yàn)箱、計(jì)算機(jī)，EDA實(shí)驗(yàn)室

四、設(shè)計(jì)思路：

先設(shè)計(jì)“秒”、“分”、“時”、“日”、“月”、“年”、“選擇”及“調(diào)整”等模塊，然后把各模塊按照生活中日歷時鐘走動的規(guī)律連接在一起，最后調(diào)試并下載、綁定引腳、調(diào)整。

五、設(shè)計(jì)任務(wù)與要求、設(shè)計(jì)原理與模塊

設(shè)計(jì)任務(wù)：1、2、3、4、5、6、7、8、9、用VHDL語言設(shè)計(jì)“秒鐘”即六十進(jìn)制計(jì)數(shù)器。用VHDL語言設(shè)計(jì)“分鐘” 即六十進(jìn)制計(jì)數(shù)器。用VHDL語言設(shè)計(jì)“時鐘” 即二十四進(jìn)制計(jì)數(shù)器。用VHDL語言設(shè)計(jì)“日”系統(tǒng)。用VHDL語言設(shè)計(jì)“月”系統(tǒng)。用VHDL語言設(shè)計(jì)“年”系統(tǒng)。用VHDL語言設(shè)計(jì)“選擇”系統(tǒng)。用VHDL語言設(shè)計(jì)“調(diào)整”系統(tǒng)。

調(diào)用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來即百年歷系統(tǒng)。

設(shè)計(jì)要求：

在現(xiàn)實(shí)生活中，年份有平閏之分，當(dāng)平年的2月份有28天，閏年的2月份29天，每年的1、3、5、7、8、10、12月份都是31天，4、6、9、11月份都是30天，故在設(shè)計(jì)“年、月、日”系統(tǒng)時必須考慮它們之間的關(guān)系，由于手中的EDA實(shí)驗(yàn)箱上的數(shù)碼管不足，必須設(shè)計(jì)一個“選擇”系統(tǒng)，讓“年月日時分秒”分成兩屏顯示。在現(xiàn)實(shí)生活中，日期和時間在不同的地方時間不同，故需設(shè)計(jì)一個“調(diào)整”系統(tǒng)用來調(diào)整日期及時間。設(shè)計(jì)源程序及其生成的模塊：

1、六十進(jìn)制計(jì)數(shù)器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(clk:in std_logic;

m1:out std_logic_vector(3 downto 0);

m2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt60;architecture behav of cnt60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=5 and cq1=9 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';

end if;end if;m1<=cq1;m2<=cq2;end process;end;

2、二十四進(jìn)制計(jì)數(shù)器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 is port(clk:in std_logic;

q1:out std_logic_vector(3 downto 0);

q2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt24;architecture behav of cnt24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;

if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=2 and cq1>3 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';end if;end if;q1<=cq1;q2<=cq2;end process;end;

3、“日”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tian is

port(clk:in std_logic;

a: in std_logic;

b:in std_logic;

t1:out std_logic_vector(3 downto 0);

t2:out std_logic_vector(3 downto 0);

cout:out std_logic);end tian;architecture behav of tian is signal Q1,Q2: std_logic_vector(3 downto 0);

signal ab: std_logic_vector(1 downto 0);begin process(clk,a,b)begin if clk'event and clk='1'

then Q1<=Q1+1;

if Q1=9 then Q1<=“0000”;Q2<=Q2+1;

end if;

ab<=a&b;

case ab is

when“00” =>

if Q2=3 and Q1=1 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“01” =>

if Q2=3 and Q1=0 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“10” =>

if Q2=2 and Q1=8 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“11” =>

if Q2=2 and Q1=9 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when others =>null;

end case;

end if;

end process;

t1<=Q1;t2<=Q2;end;

4、“月”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yue is

port(clk:in std_logic;

run:in std_logic;

y1:out std_logic_vector(3 downto 0);

y2:out std_logic_vector(3 downto 0);

a,b,cout:out std_logic);end yue;architecture behav of yue is signal q1,q2 : std_logic_vector(3 downto 0);signal q1q2 : std_logic_vector(7 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

end if;

if q2=1 and q1=2 then q1<=“0001”;q2<=(others=>'0');

cout<='1';

else cout<='0';

end if;

end if;end process;process(clk)begin

q1q2<=q1&q2;case q1q2 is

when “00000001” => a<='0';b<='0';

when “00000010” =>

if run='0' then a<='1';b<='0';

else a<='1';b<='1';

end if;when “00000011” => a<='0';b<='0';when “00000100” => a<='0';b<='1';when “00000101” => a<='0';b<='0';when “00000110” => a<='0';b<='1';when “00000111” => a<='0';b<='0';when “00001000” => a<='0';b<='0';when “00001001” => a<='0';b<='1';when “00010000” => a<='0';b<='0';when “00010001” => a<='0';b<='1';when “00010010” => a<='0';b<='0';when others =>NULL;end case;end process;y1<=q1;

y2<=q2;end behav;

5、“年”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity nian is

port(clk:in std_logic;

run:out std_logic;

n1:out std_logic_vector(3 downto 0);

n2:out std_logic_vector(3 downto 0));end nian;architecture behav of nian is signal q1,q2,q: std_logic_vector(3 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

if q1=9 and q2=9

then q1<=“0000”;q2<=“0000”;

end if;

end if;

end if;end process;process(clk)

begin if clk'event and clk='1' then

q<=q+1;

if q=4 then run<='1';q<=“0000”;

else run<='0';

end if;

end if;end process;n1<=q1;n2<=q2;

end;

6、“調(diào)整”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tiao is

port(m0,f0,s0,t0,y0:in std_logic;

k2:in std_logic;

k3:in std_logic;

fi,si,ti,yi,ni:out std_logic;

l2,l3,l4,l5,l6:out std_logic);end;architecture behav of tiao is signal a:std_logic_vector(3 downto 0);begin process(k2)begin if k2'event and k2='1' then

a<=a+1;

if a=5

then a<=“0000”;

end if;end if;case a is

when “0000”=>fi<=m0;si<=f0;ti<=s0;yi<=t0;ni<=y0;l2<='0';l3<='0';l4<='0';l5<='0';l6<='0';when “0001”=>fi<=k3;si<='0';ti<='0';yi<='0';ni<='0';l2<='1';l3<='0';l4<='0';l5<='0';l6<='0';when “0010”=>fi<='0';si<=k3;ti<='0';yi<='0';ni<='0';l2<='0';l3<='1';l4<='0';l5<='0';l6<='0';when “0011”=>fi<='0';si<='0';ti<=k3;yi<='0';ni<='0';l2<='0';l3<='0';l4<='1';l5<='0';l6<='0';when “0100”=>fi<='0';si<='0';ti<='0';yi<=k3;ni<='0';l2<='0';l3<='0';l4<='0';l5<='1';l6<='0';when “0101”=>fi<='0';si<='0';ti<='0';yi<='0';ni<=k3;l2<='0';l3<='0';l4<='0';l5<='0';l6<='1';when others=>null;end case;end process;end;12

7、“選擇”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kong is port(k:in std_logic;

s1,s2,f1,f2,m1,m2,n1,n2,y1,y2,t1,t2:in std_logic_vector(3 downto 0);

q:out std_logic;

a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0));end;architecture behav of kong is begin process(k)begin if k='1' then

a0<=m1;a1<=m2;a2<=f1;a3<=f2;a4<=s1;a5<=s2;q<='0';else

a0<=t1;a1<=t2;a2<=y1;a3<=y2;a4<=n1;a5<=n2;q<='1';end if;end process;13

end;

模塊連接截圖：

模塊是按照生活中的日歷與時鐘的走動規(guī)律來連接的，“選擇”模塊的作用是讓時間和日期分屏顯示，“調(diào)整”模塊的作用是調(diào)整時間和日期的。

引腳綁定圖：

經(jīng)過分析，我們選擇按照實(shí)驗(yàn)電路結(jié)構(gòu)圖No.7進(jìn)行引腳的綁定，可知每個控制引腳在EDA實(shí)驗(yàn)箱上對應(yīng)的按鍵。

六、實(shí)訓(xùn)方法

1、設(shè)計(jì)每個小系統(tǒng)，調(diào)試、仿真、生成模塊。

2、按照各模塊的功能連接，調(diào)試。

3、引腳綁定，下載，調(diào)試。

4、調(diào)整，把日期時間調(diào)整到現(xiàn)在的日期時間上。按選擇鍵切換屏顯時間和日期。

七、實(shí)訓(xùn)心得體會：

通過本次EDA課程設(shè)計(jì)實(shí)訓(xùn)，在了解到百年歷的基本原理的同時，我還熟練掌握了Quartus II 軟件的使用方法，學(xué)會了怎么設(shè)計(jì)一個完整的系統(tǒng)，并且意識到作為二十一世紀(jì)的跨世紀(jì)電子信息工程專業(yè)人才，這些軟硬件的應(yīng)用操作常識是必不可少的。在此次實(shí)訓(xùn)的過程中，我雖然碰到不少困難和問題，到最后還是經(jīng)過自己的不懈努力和在老師的指導(dǎo)與幫助下全部解決了。這次實(shí)訓(xùn)給我的最深的印象就是擴(kuò)大自己的知識面，了解更多與本專業(yè)有關(guān)的科技信息，與時代共同進(jìn)步，才能在將來成為有用的科技人才。

第五篇：EDA實(shí)訓(xùn)心得

實(shí)訓(xùn)心得

本學(xué)期末我們進(jìn)行了EDA實(shí)訓(xùn)，我們組做的是四路智能搶答器，不過本次實(shí)訓(xùn)與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎(chǔ)上，運(yùn)用Quartus軟件,對其進(jìn)行波形以及功能的仿真。我們組搶答器的設(shè)計(jì)要求是：可容納四組參賽者，每組設(shè)置一個搶答按鈕供搶答者使用，電路具有第一搶答信號的鑒別和鎖存功能，系統(tǒng)具有計(jì)分、倒計(jì)時和倒計(jì)時鎖存等電路，輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時預(yù)置控制端LDN，計(jì)時使能端EN，計(jì)時預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個組搶答時的計(jì)時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計(jì)分動態(tài)顯示的控制信號若干。整個系統(tǒng)至少有三個主要模塊：搶答鑒別模塊、搶答計(jì)時模塊、搶答計(jì)分模塊。

實(shí)訓(xùn)的第一天我們組三個人就開始對搶答器的各部分源程序進(jìn)行調(diào)試，由于剛開始對于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進(jìn)展，一直都在改程序中的錯誤。在不停的重復(fù)的編譯、改錯。拿著EDA修改稿、資料書檢查出錯的地方，一邊又一遍的校對分析其中的錯誤。

在實(shí)訓(xùn)中我們遇到了很多的問題。為了解決這些問題我和他們

兩個都在的想辦法通過各種渠道尋找解決問題的方法。上網(wǎng)查資料、問同學(xué)、圖書館查資料、問老師、自己想辦法，其實(shí)最有效的方法還是自己去想那樣學(xué)到的東西才會更加的深刻記得時間也是最長的，他人的幫助當(dāng)然是很好的，但只是暫時的要想真正的學(xué)到東西還是要靠自己去想辦法。不能一有問題就希望要他人幫忙，一定自己先好好想想實(shí)在解決不了的再去問老師找同學(xué)。

由于在一開始的時候?qū)uartus2軟件的不熟悉耽誤了很多的時間，在接下來的幾天里遇到了不少的問題。剛開始的時候是源程序中的錯誤一直在那改，好不容易幾個模塊中的錯誤都一個個排除了，但當(dāng)把他們放到一起時問題就又出現(xiàn)了。于是又開始了檢查修改，可是弄了好長時間也沒有弄明白，最后找了一個在實(shí)驗(yàn)室的同學(xué)說是頂層文件有問題。于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。最后對步驟已經(jīng)有了很熟練的掌握，很快就完成了程序編譯、仿真、下載到最后的調(diào)試。

“紙上談來終覺淺，絕知此事要躬行?！痹谶@短暫的兩周實(shí)訓(xùn)中深深的感覺到了自己要學(xué)的東西實(shí)在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識的欠缺導(dǎo)致了這次實(shí)訓(xùn)不是進(jìn)行的很順利，通過這次實(shí)訓(xùn)暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應(yīng)該努力的學(xué)習(xí)。

雖然實(shí)訓(xùn)僅僅進(jìn)行了兩個星期就匆匆的結(jié)束了，但在這兩個星期中收獲還是很多的。實(shí)訓(xùn)的目的是要把學(xué)過的東西拿出來用這一個星期的實(shí)訓(xùn)中不僅用了而且對于quartus2軟件的使用也更加的得

心應(yīng)手，這次實(shí)訓(xùn)提高了我們的動手能力、理論聯(lián)系實(shí)際的能力、發(fā)現(xiàn)問題分析問題解決問題的能力。實(shí)訓(xùn)只要你認(rèn)真做了都是對自己能力一次很大的提高。

本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥，時刻在幫助著我們?nèi)ヌ岣咦约?。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅是我學(xué)習(xí)的楷模，并將積極影響我今后的學(xué)習(xí)和工作。在此誠摯地向甕老師致謝。