第一篇：FPGA教學(xué)大綱

四 川 大 學(xué) 錦 城 學(xué) 院

本科課程《現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA》

電子類(lèi)專(zhuān)業(yè)教學(xué)大綱

一、課程基本信息

課程名稱(chēng)（中、英文）：《現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA》, Field Programmable Gate Array 課程類(lèi)別：必修專(zhuān)業(yè)課

學(xué)時(shí)：

學(xué)分：2

二、預(yù)前知識(shí)

數(shù)字電子技術(shù)基礎(chǔ)

三、課程目的及要求

1．了解FPGA的應(yīng)用場(chǎng)合、發(fā)展歷程、主要廠(chǎng)家。2．熟悉典型FPGA的基本結(jié)構(gòu)。

3．掌握FPGA設(shè)計(jì)流程及其中涉及到的重要概念與工具軟件。4．熟練掌握可綜合的Verilog語(yǔ)法語(yǔ)句。

5．掌握常用的基本電路結(jié)構(gòu)，并能用Verilog語(yǔ)言進(jìn)行描述。

四、教學(xué)內(nèi)容及進(jìn)度

第1章 課程簡(jiǎn)介（本章2課時(shí)）

掌握FPGA的概念、用途及生產(chǎn)廠(chǎng)家，掌握FPGA的學(xué)習(xí)方法。重點(diǎn)：FPGA的學(xué)習(xí)方法 難點(diǎn)：芯片可編程的理解 1.什么是FPGA 2.FPGA有何用途 3.為什么要學(xué)習(xí)FPGA 4.如何學(xué)習(xí)FPGA 第二章 可編程邏輯器件基礎(chǔ)（本章2課時(shí)）

掌握與或陣列及查找表用于實(shí)現(xiàn)邏輯函數(shù)的方法，了解基于與或陣列結(jié)構(gòu)可編程邏輯器件的發(fā)展歷程，掌握典型FPGA的基本結(jié)構(gòu)及使用上的特點(diǎn)，了解FPGA的發(fā)展趨勢(shì)。

重點(diǎn)：與或陣列及查找表用于實(shí)現(xiàn)邏輯函數(shù) 難點(diǎn)：典型FPGA的基本結(jié)構(gòu) 1.知識(shí)準(zhǔn)備：與或陣列、查找表 2.可編程邏輯器件結(jié)構(gòu)發(fā)展歷程 3.FPGA結(jié)構(gòu)介紹

第3章 硬件描述語(yǔ)言基礎(chǔ)（本章2課時(shí)）

掌握硬件描述的思想，了解常用的硬件描述語(yǔ)言及Verilog的歷史，掌握可綜合的概念及對(duì)應(yīng)的設(shè)計(jì)思路，掌握數(shù)字芯片系統(tǒng)結(jié)構(gòu)及自頂向下分層設(shè)計(jì)的方法，掌握Verilog描述程序的基本結(jié)構(gòu)及Verilog基本語(yǔ)法。

重點(diǎn)：數(shù)字芯片系統(tǒng)結(jié)構(gòu)及Verilog基本語(yǔ)法 難點(diǎn)：可綜合的理解

1.硬件描述語(yǔ)言及Verilog簡(jiǎn)介 2.可綜合簡(jiǎn)介

3.自頂向下分層設(shè)計(jì)的思路 4.Verilog基本語(yǔ)法

第4章 Verilog基本描述語(yǔ)句（本章4課時(shí)）

掌握常用的可綜合Verilog描述語(yǔ)句：always過(guò)程語(yǔ)句；串行塊begin-end；連續(xù)賦值 assign；過(guò)程賦值 =、<=；條件語(yǔ)句if-else、case；循環(huán)語(yǔ)句for 重點(diǎn)：常用的可綜合Verilog描述語(yǔ)句

難點(diǎn)：阻塞賦值與非阻塞賦值的區(qū)別，順序執(zhí)行與并發(fā)執(zhí)行的區(qū)分 1.always過(guò)程語(yǔ)句 2.串行塊begin-end 3.連續(xù)賦值 assign 4.過(guò)程賦值 =、<= 5.條件語(yǔ)句if-else、case 6.循環(huán)語(yǔ)句for 第5章 運(yùn)算符及表達(dá)式（本章4課時(shí)）

掌握Verilog中注釋的格式；掌握Verilog中整數(shù)常量的表示法；掌握Verilog中常用的可綜合運(yùn)算符的使用：邏輯運(yùn)算符、關(guān)系運(yùn)算符、相等與全等運(yùn)算符、位運(yùn)算符、歸約（縮減）運(yùn)算符、移位運(yùn)算符、條件運(yùn)算符、連接（位拼接）運(yùn)算符、算術(shù)運(yùn)算符 重點(diǎn)：常用的可綜合運(yùn)算符的使用

難點(diǎn)：各運(yùn)算符的優(yōu)先級(jí)別及對(duì)有符號(hào)數(shù)和無(wú)符號(hào)數(shù)處理的差別 1.注釋的格式 2.整數(shù)常量表示法 3.邏輯運(yùn)算符 4.關(guān)系運(yùn)算符 5.相等與全等運(yùn)算符 6.位運(yùn)算符

7.歸約（縮減）運(yùn)算符 8.移位運(yùn)算符 9.條件運(yùn)算符

10.連接（位拼接）運(yùn)算符 11.算術(shù)運(yùn)算符

第6章 基本電路設(shè)計(jì)（本章2課時(shí)）

掌握電路描述方法，掌握按端口位置對(duì)應(yīng)及按端口名稱(chēng)對(duì)應(yīng)的模塊例 化方式，掌握常用基本電路的結(jié)構(gòu)及描述方法 重點(diǎn)：常用基本電路的結(jié)構(gòu)及描述方法

難點(diǎn)：按端口位置對(duì)應(yīng)及按端口名稱(chēng)對(duì)應(yīng)的模塊例化方式

1.電路描述方法，按端口位置對(duì)應(yīng)及按端口名稱(chēng)對(duì)應(yīng)的模塊例化方式 2.2選1多路選擇器 3.優(yōu)先編碼器 4.多路選擇器 5.譯碼器 6.D觸發(fā)器 7.移位寄存器 8.上升沿檢測(cè) 9.下降沿檢測(cè) 10.計(jì)數(shù)器

11.兩級(jí)單時(shí)鐘使能計(jì)數(shù)器結(jié)構(gòu)

第7章 有限狀態(tài)機(jī)設(shè)計(jì)（本章2課時(shí)）

掌握狀態(tài)機(jī)設(shè)計(jì)及描述方法，掌握起始狀態(tài)、剩余狀態(tài)的處理，掌握各狀態(tài)編碼方式之間的差別及各自的優(yōu)缺點(diǎn)。重點(diǎn)：狀態(tài)機(jī)設(shè)計(jì)及描述方法

難點(diǎn)：格雷碼及“one-hot”狀態(tài)值編碼 1.有限狀態(tài)機(jī)介紹及其優(yōu)點(diǎn) 2.狀態(tài)機(jī)設(shè)計(jì)思路 3.起始狀態(tài)處理 4.狀態(tài)編碼方式 5.剩余狀態(tài)與容錯(cuò)技術(shù)

第8章 雙向端口及存儲(chǔ)器（本章2課時(shí)）

掌握雙向端口的定義及使用，掌握使用D觸發(fā)器組及調(diào)用庫(kù)單元實(shí)現(xiàn) 存儲(chǔ)器的描述方式。重點(diǎn)：存儲(chǔ)器的描述 難點(diǎn)：雙向端口的使用 1.雙向端口的定義及使用 2.存儲(chǔ)器描述方式

第9章 設(shè)計(jì)方法與技巧（本章4課時(shí)）

掌握可編程邏輯設(shè)計(jì)的基本原則，掌握可編程邏輯設(shè)計(jì)常用設(shè)計(jì)思想和技巧，掌握良好的編碼風(fēng)格。重點(diǎn)：時(shí)鐘的最小周期定義 難點(diǎn)：流水線(xiàn)、寄存器配平1.可編程邏輯設(shè)計(jì)的基本原則 2.可編程邏輯設(shè)計(jì)常用設(shè)計(jì)思想和技巧 3.Altera公司推薦的編碼風(fēng)格 4.面積優(yōu)化 5.速度優(yōu)化

五、教材

《CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程》 主編：陳 賾

編著：朱如琪、羅 杰、王建明、魯 放 出版社：科學(xué)出版社 出版日期：2005-8 書(shū)號(hào)：ISBN-978-7-03-016036-2/TP.332.1

六、主要參考資料

[1] 陳云洽，CPLD應(yīng)用技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)，北京：電子工業(yè)出版社，2003 [2] 黃智偉，F(xiàn)PGA系統(tǒng)設(shè)計(jì)與實(shí)踐，北京：電子工業(yè)出版社，2005 [3] 李國(guó)麗，EDA與數(shù)字系統(tǒng)設(shè)計(jì)，北京：機(jī)械工業(yè)出版社，2004 [4] 王金明，數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL，北京：電子工業(yè)出版社，2002

七、成績(jī)?cè)u(píng)定

學(xué)科成績(jī)總分100分：

期末閉卷考試，考查學(xué)生對(duì)基本理論、能力的掌握程度，100分，占70％

平時(shí)成績(jī)100分（包括考勤，課堂提問(wèn)，作業(yè)）占

30%

第二篇：教學(xué)大綱-FPGA及硬件描述語(yǔ)言

《FPGA與硬件描述語(yǔ)言》教學(xué)大綱

課程名稱(chēng)：FPGA與硬件描述語(yǔ)言

英文名稱(chēng)： FPGA and hardware description language 課程類(lèi)別：實(shí)踐教學(xué)課 課程編號(hào)： 學(xué)

分： 4

學(xué)

時(shí)：68 課程簡(jiǎn)介：

FPGA與硬件描述語(yǔ)言該課程主要講授數(shù)字邏輯電路的基本知識(shí)、基本理論和基本分析、設(shè)計(jì)方法，并利用現(xiàn)代EDA技術(shù)的verilog和Multisim進(jìn)行數(shù)字邏輯電路分析與設(shè)計(jì)，它起到由專(zhuān)業(yè)基礎(chǔ)課向?qū)I(yè)課過(guò)渡的承上啟下的作用。本課程的教學(xué)任務(wù)是通過(guò)本課程的理論學(xué)習(xí)，使學(xué)生掌握有關(guān)數(shù)字邏輯的基本理論，熟悉數(shù)字邏輯電路基本器件的電路結(jié)構(gòu)、功能和使用方法，掌握數(shù)字邏輯電路的分析方法和設(shè)計(jì)方法。通過(guò)課堂教學(xué)演示環(huán)節(jié)及課程設(shè)計(jì)，使學(xué)生掌握利用Verilog和EDA工具進(jìn)行數(shù)字邏輯電路設(shè)計(jì)的方法.課程內(nèi)容：

1.概論：EDA設(shè)計(jì)方法以及FPGA/CPLD特點(diǎn) 2.層次建模的概念 3.基本概念 4.模塊和端口 5.門(mén)級(jí)建模 6.數(shù)據(jù)流建模 7.行為級(jí)建模 8.任務(wù)與函數(shù) 9.實(shí)用建模技術(shù) 10.時(shí)序和延遲 11.開(kāi)關(guān)級(jí)建模 12.用戶(hù)自定義原語(yǔ) 先修課程：《C語(yǔ)言程序設(shè)計(jì)》、《數(shù)字邏輯電路》 適用專(zhuān)業(yè)：電子信息技術(shù)

教材（暫定）：《Verilog HDL 數(shù)字設(shè)計(jì)與綜合》 作者：(美)Sanir Palnitkar，譯者: 夏宇聞 胡燕祥 刁嵐松

電子工業(yè)出版社

參考教材：

1、《Verilog HDL數(shù)字設(shè)計(jì)與綜合(第二版)》，電子工業(yè)出版社

夏宇聞

2、《電子工程師創(chuàng)新設(shè)計(jì)必備寶典系列之FPGA開(kāi)發(fā)全攻略》，張國(guó)斌

3、《Verilong數(shù)字系統(tǒng)設(shè)計(jì)教程 》，北航出版社

夏宇聞

開(kāi)課學(xué)院：信息技術(shù)學(xué)院

具體課程內(nèi)容與安排

第一章 概述

第一節(jié) 課程介紹

第二節(jié) 學(xué)習(xí)重點(diǎn)及學(xué)習(xí)方法

第三節(jié) EDA技術(shù)及發(fā)展與實(shí)現(xiàn)目標(biāo) 第四節(jié) 硬件描述語(yǔ)言及IEEE標(biāo)準(zhǔn) 第五節(jié) EDA設(shè)計(jì)流程及優(yōu)點(diǎn) 第六節(jié) 常用EDA工具

第七節(jié) 電子設(shè)計(jì)自動(dòng)化系統(tǒng)軟件與器件

第八節(jié) 數(shù)字系統(tǒng)設(shè)計(jì)方法

第九節(jié) 九節(jié) FPGA/CPLD的特點(diǎn)及發(fā)展

（一）采用多媒體，講解與演示相結(jié)合

（二）內(nèi)容及基本要求 主要內(nèi)容： 【重點(diǎn)掌握】：FPGA/CPLD的優(yōu)缺點(diǎn)，采用硬件描述語(yǔ)言(Verilog HDL)的設(shè)計(jì)流程?！菊莆铡浚篍DA設(shè)計(jì)流程方法及數(shù)字系統(tǒng)設(shè)計(jì)方法的比較和優(yōu)點(diǎn)，自頂向下的設(shè)計(jì)方法； 【了解】：EDA工具的發(fā)展以及特點(diǎn)，【一般了解】：EDA技術(shù)及發(fā)展

第二章 層次建模的概念

第一節(jié) 自底向上和自頂向下設(shè)計(jì)方法 第二節(jié) 模塊的基本概念 第三節(jié) 四種不同的描述方式 第四節(jié) 邏輯仿真的構(gòu)成

（一）采用多媒體，講解與演示相結(jié)合

（二）內(nèi)容及基本要求 主要內(nèi)容： 【重點(diǎn)掌握】：數(shù)字電路自頂向下設(shè)計(jì)方法以及模塊相關(guān)內(nèi)容的學(xué)習(xí)； 【難點(diǎn)】：自頂向下以及自底向上的設(shè)計(jì)思路；

第三章 verilog基本概念

第一節(jié) 模塊的結(jié)構(gòu) 第二節(jié) 數(shù)據(jù)類(lèi)型及其常量和變量 第三節(jié) 運(yùn)算符及表達(dá)式

（一）采用多媒體，講解與演示相結(jié)合

（二）內(nèi)容及基本要求

主要內(nèi)容：verilog基本語(yǔ)法和結(jié)構(gòu) 【重點(diǎn)掌握】：基本語(yǔ)法和概念以及詞法約定 【掌握】：各種數(shù)據(jù)類(lèi)型 【了解】：系統(tǒng)任務(wù)和編譯指令 【一般了解】： 【難點(diǎn)】：各類(lèi)寄存器數(shù)據(jù)類(lèi)型

第四章 模塊和端口

第四節(jié)

模塊 第五節(jié)

端口列表 第六節(jié)

端口聲明

第四節(jié) 端口連接規(guī)則 第七節(jié)

端口與外部信號(hào)的連接 第八節(jié)

層次命名

（一）采用多媒體，講解與實(shí)驗(yàn)相結(jié)合

（二）內(nèi)容及基本要求

主要內(nèi)容：verilog的模塊定義、組成部分以及端口列表以及聲明和端口連接。

【了解】：verilog標(biāo)示符的層次引用 【重點(diǎn)掌握】：模塊各部分的定義和應(yīng)用 【難點(diǎn)】：端口連接的命名規(guī)則

第五章 門(mén)級(jí)建模

第一節(jié)

門(mén)的類(lèi)型 第二節(jié) 門(mén)延遲

（一）采用多媒體，講解與實(shí)驗(yàn)相結(jié)合

（二）內(nèi)容及基本要求

主要內(nèi)容：verilog如何用門(mén)級(jí)對(duì)實(shí)際電路做硬件電路建模 【重點(diǎn)掌握】：門(mén)的類(lèi)型與延遲，門(mén)級(jí)建模的具體設(shè)計(jì)電路 【掌握】： 上升、下降和關(guān)斷延遲 以及最小/典型/最大延遲 【難點(diǎn)】：門(mén)級(jí)建模的具體電路實(shí)現(xiàn)

第六章 數(shù)據(jù)流建模

第一節(jié) 連續(xù)賦值語(yǔ)句assign 第二節(jié) 延遲

第三節(jié) 表達(dá)式、操作符和操作數(shù) 第四節(jié) 操作符類(lèi)型

（一）采用多媒體，講解與演示相結(jié)合

（二）內(nèi)容及基本要求

主要內(nèi)容：連續(xù)賦值語(yǔ)句以及使用數(shù)據(jù)流結(jié)構(gòu)對(duì)實(shí)際電路的數(shù)字電路建模?！局攸c(diǎn)掌握】：連續(xù)賦值的定義及應(yīng)用；操作符的類(lèi)型 【掌握】： 延遲的概念和應(yīng)用 【難點(diǎn)】：用數(shù)據(jù)流語(yǔ)句設(shè)計(jì)電路，掌握門(mén)級(jí)建模與數(shù)據(jù)流建模的區(qū)別

第七章 行為級(jí)建模

第一節(jié) 結(jié)構(gòu)化過(guò)程語(yǔ)句 第二節(jié) 過(guò)程賦值語(yǔ)句 第三節(jié) 條件語(yǔ)句 第四節(jié) 多路分支語(yǔ)句

第五節(jié) 循環(huán)語(yǔ)句

第六節(jié) 順序塊和并行塊 第七節(jié) 生成塊

（一）采用多媒體，講解與實(shí)驗(yàn)相結(jié)合

（二）內(nèi)容及基本要求

主要內(nèi)容：行為級(jí)建模的語(yǔ)法以及結(jié)構(gòu) 【重點(diǎn)掌握】： 在實(shí)際電路中進(jìn)行行為級(jí)建模以及時(shí)序控制機(jī)制 【掌握】：行為級(jí)建模的語(yǔ)法和語(yǔ)句，always、initial，阻塞和非阻塞以及 4 過(guò)程性賦值語(yǔ)句。

【難點(diǎn)】：行為級(jí)建模的具體實(shí)現(xiàn)

第八章 結(jié)構(gòu)語(yǔ)句、系統(tǒng)任務(wù)、函數(shù)語(yǔ)句和顯示系統(tǒng)任務(wù)

第一節(jié) 結(jié)構(gòu)說(shuō)明語(yǔ)句 第二節(jié) 任務(wù)和函數(shù)語(yǔ)句 第三節(jié) 其他任務(wù)和函數(shù)語(yǔ)句

（一）采用多媒體，講解與演示相結(jié)合

（二）內(nèi)容及基本要求

主要內(nèi)容：任務(wù)與函數(shù)的定義 區(qū)別以及應(yīng)用 【重點(diǎn)掌握】：任務(wù)和函數(shù)語(yǔ)句的使用 【掌握】： 模塊、任務(wù)、函數(shù)和命名塊定義和聯(lián)系，任務(wù)與函數(shù)所需要的條件。

【難點(diǎn)】：任務(wù)和函數(shù)語(yǔ)句的使用

第九章 實(shí)用建模技術(shù)

第一節(jié) 過(guò)程連續(xù)賦值 第二節(jié) 改寫(xiě)（覆蓋）參數(shù)

第三節(jié) 條件編譯和執(zhí)行 第四節(jié) 時(shí)間尺度

第五節(jié) 常用的系統(tǒng)任務(wù)

（一）采用多媒體，講解與演示相結(jié)合

（二）內(nèi)容及基本要求 主要內(nèi)容： 【重點(diǎn)掌握】：assign deassign force 和release的定義和使用 【掌握】：在模塊調(diào)用時(shí)用defparam語(yǔ)句重新定義參數(shù)值 【了解】：認(rèn)識(shí)和理解系統(tǒng)任務(wù)，如文件輸出、顯示層次、選通顯示、隨機(jī)數(shù)生成、存儲(chǔ)器初始化和值變轉(zhuǎn)儲(chǔ)等系統(tǒng)任務(wù) 【一般了解】： 【難點(diǎn)】： 條件編譯和verilog描述部件的執(zhí)行。

第十章 時(shí)序和延遲

第一節(jié) 延遲模型 第二節(jié) 路徑延遲建模 第三節(jié) 時(shí)序檢查

第四節(jié) 延遲反標(biāo)注

（一）采用多媒體，講解與演示相結(jié)合

（二）內(nèi)容及基本要求 主要內(nèi)容： 【重點(diǎn)掌握】：如何在仿真過(guò)程中用specify塊設(shè)置路徑延遲 【掌握】：延遲模型的類(lèi)型和定義 【了解】：時(shí)序檢查定義系統(tǒng)任務(wù) 【一般了解】： 延遲反標(biāo)注 【難點(diǎn)】： 路徑延遲建模的連接

第十一章 開(kāi)關(guān)級(jí)建模

第一節(jié)：開(kāi)關(guān)級(jí)建模元件

主要內(nèi)容：開(kāi)關(guān)級(jí)建模的基本知識(shí) 【一般了解】：僅作大概了解 【難點(diǎn)】：

第十二章 用戶(hù)自定義原語(yǔ)

第一節(jié)：UDP的基本知識(shí) 第二節(jié)：表示組合邏輯的UDP 第三節(jié)：表示時(shí)序邏輯的UDP 第四節(jié)：UDP表中的縮寫(xiě)符號(hào) 第五節(jié)：UDP設(shè)計(jì)指南 主要內(nèi)容：

【重點(diǎn)掌握】編寫(xiě)時(shí)序和組合邏輯UDP： 【難點(diǎn)】：UDP設(shè)計(jì)的原則以及與門(mén)級(jí)建模的區(qū)別

第十三章 編程語(yǔ)言接口 第一節(jié)：PLI的使用

第二節(jié)：PLI任務(wù)的連接和調(diào)用 第三節(jié)：內(nèi)部數(shù)據(jù)表示 第四節(jié)：PLI庫(kù)子程序 主要內(nèi)容： 【重點(diǎn)掌握】：如何在仿真中使用任務(wù)和函數(shù) 【難點(diǎn)】：用戶(hù)如何創(chuàng)建自定義系統(tǒng)任務(wù)和函數(shù)，6 第十四章 使用vrilog進(jìn)行邏輯綜合

第一節(jié)：什么是邏輯綜合

第二節(jié)：邏輯綜合對(duì)數(shù)字設(shè)計(jì)行業(yè)的影響 第三節(jié)：verilogHDL綜合 第四節(jié)：邏輯綜合流程 第五節(jié)：門(mén)級(jí)網(wǎng)表的驗(yàn)證 第六節(jié)：邏輯綜合建模技巧 第七節(jié)：時(shí)序電路綜合舉例

主要內(nèi)容：了解邏輯綜合的方法和問(wèn)題?！玖私狻浚哼壿嬀C合編寫(xiě)RTL的技巧 【一般了解】： 邏輯綜合的概念和優(yōu)點(diǎn) 【重點(diǎn)掌握】：可綜合的結(jié)構(gòu)和操作符以及邏輯綜合的最佳門(mén)級(jí)網(wǎng)表分隔技術(shù) 【難點(diǎn)】：使用邏輯綜合進(jìn)行組合電路和時(shí)序電路的設(shè)計(jì)

三、課程考核

（一）基本要求及比例：考試是對(duì)學(xué)生掌握知識(shí)水平的檢驗(yàn)，重點(diǎn)掌握內(nèi)容占考試內(nèi)容的70％、掌握內(nèi)容占20％、了解及一般了解內(nèi)容占10％。

（二）成績(jī)構(gòu)成與說(shuō)明： 總評(píng)成績(jī) =平時(shí)學(xué)習(xí)表現(xiàn)（10%）+上機(jī)實(shí)驗(yàn)（20%）+實(shí)訓(xùn)項(xiàng)目（20%）+期末考試成績(jī)（50%）

期末考試：

考試形式：上機(jī)閉卷考試 時(shí)間長(zhǎng)度（120分鐘）

制定人：賈政亞

審定人：

批準(zhǔn)人：

日

期： 2014年10月1日

第三篇：FPGA學(xué)習(xí)心得

回想起自己學(xué)FPGA，已經(jīng)有一段時(shí)間了，從開(kāi)始的茫然，到后來(lái)的瘋狂看書(shū)，設(shè)計(jì)開(kāi)發(fā)板，調(diào)電路，練習(xí)各種FPGA實(shí)例，到最后能獨(dú)立完成項(xiàng)目，一路走來(lái)，感受頗多，拿出來(lái)和大家分享，順便介紹下自己的一點(diǎn)經(jīng)驗(yàn)所得，希望對(duì)初學(xué)者有所幫助。

廢話(huà)不說(shuō)了，下面進(jìn)入正題，學(xué)習(xí)FPGA我主要經(jīng)歷了這么幾個(gè)階段：

①、Verilog語(yǔ)言的學(xué)習(xí)，熟悉Verilog語(yǔ)言的各種語(yǔ)法。

②、FPGA的學(xué)習(xí)，熟悉QuartusII軟件的各種功能，各種邏輯算法設(shè)計(jì)，接口模塊(RS232,LCD,VGA,SPI,I2c等)的設(shè)計(jì)，時(shí)序分析，硬件優(yōu)化等，自己開(kāi)始設(shè)計(jì)簡(jiǎn)單的FPGA板子。

③、NiosII的學(xué)習(xí)，熟悉NiosII的開(kāi)發(fā)流程，熟悉開(kāi)發(fā)軟件(SOPC,NiosII IDE),了解NiosII的基本結(jié)構(gòu)，設(shè)計(jì)NiosII開(kāi)發(fā)板，編寫(xiě)NiosII C語(yǔ)言程序，調(diào)試板子各模塊功能。

先來(lái)說(shuō)說(shuō)第一個(gè)階段，現(xiàn)在主要的硬件描述語(yǔ)言有VHDL，Verilog兩種，在本科時(shí)老師一般教VHDL，不過(guò)現(xiàn)在

Verilog用的人越來(lái)越多，其更容易上手(與C語(yǔ)言語(yǔ)法比較類(lèi)似),也更靈活，現(xiàn)在的IC設(shè)計(jì)基本都用Verilog。像systemC，systemVerilog之類(lèi)的應(yīng)該還在萌芽階段，以后可能會(huì)有較大發(fā)展。鑒于以上原因我選擇了Verilog作為我學(xué)習(xí)的硬件描述語(yǔ)言。

其實(shí)有C語(yǔ)言的基礎(chǔ)，學(xué)起Verilog的語(yǔ)言很簡(jiǎn)單，關(guān)鍵要有并行的概念，所有的module，assign，always都是并行的，這一點(diǎn)與軟件語(yǔ)言有明顯不同。這里推薦幾本評(píng)價(jià)比較好的學(xué)習(xí)Verilog的書(shū)籍：

①、《verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程》，這本書(shū)對(duì)于入門(mén)是一本很好的書(shū)，通俗易懂，讓人很快上手，它里面的例子也不錯(cuò)。但本書(shū)對(duì)于資源優(yōu)化方面的編程沒(méi)有多少涉及到。

②、《設(shè)計(jì)與驗(yàn)證Verilog HDL》，這本書(shū)雖然比較薄，但是相當(dāng)精辟，講解的也很深入，很多概念看了這本書(shū)有種豁然開(kāi)朗的感覺(jué)，呵呵。

學(xué)習(xí)Verilog其實(shí)不用看很多書(shū)，基本的語(yǔ)法部分大家都一樣，關(guān)鍵是要自己會(huì)靈活應(yīng)用，多做練習(xí)。

Verilog語(yǔ)言學(xué)了一段時(shí)間，感覺(jué)自己可以編點(diǎn)東西，希望自己編的程序在板子上運(yùn)行看看結(jié)果，下面就介紹我學(xué)習(xí)的第二個(gè)階段。

剛開(kāi)始我拿了實(shí)驗(yàn)室一塊CPLD的開(kāi)發(fā)板做練習(xí)，熟悉QuartusII的各種功能，比如IP的調(diào)用，各種約束設(shè)置，時(shí)序分析，Logiclock設(shè)計(jì)方法等，不過(guò)做到后面發(fā)現(xiàn)CPLD的資源不太夠(沒(méi)有內(nèi)嵌的RAM、不能用SignalTapII，LE太少等)，而實(shí)驗(yàn)室沒(méi)有FPGA開(kāi)發(fā)板，所以就萌生了自己做FPGA開(kāi)發(fā)板的意圖，剛好Cadence我也學(xué)的差不多了，就花了幾天時(shí)間主要研究了FPGA配置電路的設(shè)計(jì)，在板子上做了Jtag和AS下載口，在做了幾個(gè)用戶(hù)按鍵和LED，其他的口全部引出作為IO口，電路比較簡(jiǎn)單，板子焊好后一調(diào)就通了(心里那個(gè)爽啊...)。我選的FPGA是cycloneII系列的EP2C5，資源比以前的FPGA多了好幾倍，還有PLL，內(nèi)嵌的RAM，可以試試SignalTapII，用內(nèi)嵌的邏輯分析儀測(cè)試引腳波形，對(duì)于FPGA的調(diào)試，邏輯分析儀是至關(guān)重要的。利用這塊板子我完成了項(xiàng)目中的幾個(gè)主要功能：RS232通信，指令譯碼，配置DDS，AD數(shù)據(jù)高速緩存，電子開(kāi)關(guān)狀態(tài)設(shè)置等，在實(shí)踐中學(xué)習(xí)起來(lái)真的比平時(shí)快很多，用到什么學(xué)什么動(dòng)力更大。這個(gè)時(shí)候我主要看的數(shù)據(jù)有這幾本感覺(jué)比較好：

①、《Altera FPGA/CPLD 設(shè)計(jì)（基礎(chǔ)篇）》：講解一些基本的FPGA設(shè)計(jì)技術(shù)，以及QuartusII中各個(gè)工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），對(duì)于入門(mén)非常好。

②、《Altera FPGA/CPLD 設(shè)計(jì)（高級(jí)篇）》：講解了一些高級(jí)工具的應(yīng)用，LogicLock，時(shí)序約束很分析，設(shè)計(jì)優(yōu)化，也講述了一些硬件編程的思想，作為提高用。

③、《FPGA設(shè)計(jì)指南--器件，工具和流程》：這本書(shū)看了他的目錄忍不住就買(mǎi)了，這本書(shū)講述了FPGA設(shè)計(jì)的各個(gè)方面，雖然每個(gè)方面都是點(diǎn)到為止，但能讓你有個(gè)整體的概念，了解FPGA的所有設(shè)計(jì)功能，了解FPGA開(kāi)發(fā)的整個(gè)流程。

④、在這里也推薦幾個(gè)學(xué)習(xí)FPGA比較好的論壇

http://004km.cnt信號(hào)控制著w_fifo_rden、aes_ready等信號(hào)，是該模塊的關(guān)鍵信號(hào)，通過(guò)將它們之間的時(shí)序關(guān)系通過(guò)時(shí)序圖反應(yīng)出來(lái)，寫(xiě)代碼時(shí)就可以做到胸有成竹，減少出現(xiàn)邏輯混亂的情況。

聽(tīng)起來(lái)似乎很簡(jiǎn)單，但是執(zhí)行起來(lái)卻不容易，因?yàn)楫?huà)波形圖是一件很煩鎖的事(有一次一個(gè)模塊因?yàn)椴僮鞅容^多我畫(huà)了8張時(shí)序圖)。但是請(qǐng)相信我，如果不這樣做，因?yàn)闀r(shí)序關(guān)系沒(méi)有處理好引起設(shè)計(jì)多次迭代所花的時(shí)間遠(yuǎn)多于畫(huà)波形圖的時(shí)間。

時(shí)序設(shè)計(jì)好之后，模塊內(nèi)部各個(gè)信號(hào)之間的關(guān)系就理得差不多了，之后就是將它翻譯成代碼了，這個(gè)過(guò)程以體力勞動(dòng)為主，我就不多說(shuō)了。

補(bǔ)充一下，畫(huà)波形圖推薦用TimingDesigner這個(gè)軟件，如果有更好的，請(qǐng)告訴我，我也不喜歡TimingDesigner:)。

另一個(gè)就是約束。

這里的約束是針對(duì)綜合軟件和布局布線(xiàn)軟件而言的。

為什么會(huì)有約束這個(gè)東西出現(xiàn)呢？主要原因是EDA軟件比較笨，難以明白我們的心思，如果我們不把更詳細(xì)的信息告訴它的話(huà)它就干不好活，比如需要將輸出寄存器放的與輸出管腳近一點(diǎn)，如果不加約束，EDA軟件可能布通之后就不管了，導(dǎo)致Tco狂大，一點(diǎn)也不善解人意。所以我們需要約束這個(gè)東西，告訴EDA軟件要怎么干活，工程驗(yàn)收的標(biāo)準(zhǔn)又是什么。

在加約束之前，我們首先要定義一些術(shù)語(yǔ)好告訴EDA軟件我們想干什么，這些術(shù)語(yǔ)便是Fmax、Tsu、Tco等等這些東西。這些東西的含義這里就不多說(shuō)了，網(wǎng)上的討論已經(jīng)很多了。

有了術(shù)語(yǔ)，還要有一種通信方式與EDA軟件通信，腳本語(yǔ)言充當(dāng)了這一角色。不過(guò)現(xiàn)在像quartus這類(lèi)軟件做的比較智能化了，提供了圖形化界面，但是這背后支撐的還是些腳本語(yǔ)言，大家可以用UltraEdit打加*.qsf文件去看看我們加的約束用腳本語(yǔ)言是怎么寫(xiě)的。在加了約束之后，EDA工具就可以更好地按照我們的意愿去干活了，比較我們加了Fmax的約束，它就會(huì)盡可能地將關(guān)鍵路徑放的靠近一些，以提高電路工作頻率。當(dāng)然，這是有代價(jià)的，尋找路徑是需要時(shí)間的，要求越苛刻，時(shí)間花的越多，因此加約束的原則的適用就行。如果約束加的過(guò)高，就相當(dāng)于讓EDA工具去做一件不可能完成的事，找更短的路徑的時(shí)候說(shuō)不定找著找著就掉下懸崖了，效果反而更差。

雖然有約束這個(gè)好東西，不過(guò)提醒一下，在項(xiàng)目之前千萬(wàn)對(duì)它抱有太多的幻想，把希望寄托在別人的身上并不是每一次都很可靠的，出了問(wèn)題還是要麻煩自己，加約束只能做一些錦上添花的事情。所以，我們?cè)谧龇桨傅臅r(shí)候就需要對(duì)關(guān)鍵路徑進(jìn)行預(yù)估，要通過(guò)設(shè)計(jì)而不是約束解決這些問(wèn)題。

第四篇：FPGA學(xué)習(xí)心得

回想起自己學(xué)FPGA，已經(jīng)有一段時(shí)間了，從開(kāi)始的茫然，到后來(lái)的瘋狂看書(shū)，設(shè)計(jì)開(kāi)發(fā)板，調(diào)電路，練習(xí)各種FPGA實(shí)例，到最后能獨(dú)立完成項(xiàng)目，一路走來(lái)，感受頗多，拿出來(lái)和大家分享，順便介紹下自己的一點(diǎn)經(jīng)驗(yàn)所得，希望對(duì)初學(xué)者有所幫助。

廢話(huà)不說(shuō)了，下面進(jìn)入正題，學(xué)習(xí)FPGA我主要經(jīng)歷了這么幾個(gè)階段：

①、Verilog語(yǔ)言的學(xué)習(xí)，熟悉Verilog語(yǔ)言的各種語(yǔ)法。

②、FPGA的學(xué)習(xí)，熟悉QuartusII軟件的各種功能，各種邏輯算法設(shè)計(jì)，接口模塊(RS232,LCD,VGA,SPI,I2c等)的設(shè)計(jì)，時(shí)序分析，硬件優(yōu)化等，自己開(kāi)始設(shè)計(jì)簡(jiǎn)單的FPGA板子。

③、NiosII的學(xué)習(xí)，熟悉NiosII的開(kāi)發(fā)流程，熟悉開(kāi)發(fā)軟件(SOPC,NiosII IDE),了解NiosII的基本結(jié)構(gòu)，設(shè)計(jì)NiosII開(kāi)發(fā)板，編寫(xiě)NiosII C語(yǔ)言程序，調(diào)試板子各模塊功能。

先來(lái)說(shuō)說(shuō)第一個(gè)階段，現(xiàn)在主要的硬件描述語(yǔ)言有VHDL，Verilog兩種，在本科時(shí)老師一般教VHDL，不過(guò)現(xiàn)在Verilog用的人越來(lái)越多，其更容易上手(與C語(yǔ)言語(yǔ)法比較類(lèi)似),也更靈活，現(xiàn)在的IC設(shè)計(jì)基本都用Verilog。像systemC，systemVerilog之類(lèi)的應(yīng)該還在萌芽階段，以后可能會(huì)有較大發(fā)展。鑒于以上原因我選擇了Verilog作為我學(xué)習(xí)的硬件描述語(yǔ)言。

其實(shí)有C語(yǔ)言的基礎(chǔ)，學(xué)起Verilog的語(yǔ)言很簡(jiǎn)單，關(guān)鍵要有并行的概念，所有的module，assign，always都是并行的，這一點(diǎn)與軟件語(yǔ)言有明顯不同。這里推薦幾本評(píng)價(jià)比較好的學(xué)習(xí)Verilog的書(shū)籍：

①、《verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程》，這本書(shū)對(duì)于入門(mén)是一本很好的書(shū)，通俗易懂，讓人很快上手，它里面的例子也不錯(cuò)。但本書(shū)對(duì)于資源優(yōu)化方面的編程沒(méi)有多少涉及到。

②、《設(shè)計(jì)與驗(yàn)證Verilog HDL》，這本書(shū)雖然比較薄，但是相當(dāng)精辟，講解的也很深入，很多概念看了這本書(shū)有種豁然開(kāi)朗的感覺(jué)，呵呵。

學(xué)習(xí)Verilog其實(shí)不用看很多書(shū)，基本的語(yǔ)法部分大家都一樣，關(guān)鍵是要自己會(huì)靈活應(yīng)用，多做練習(xí)。

Verilog語(yǔ)言學(xué)了一段時(shí)間，感覺(jué)自己可以編點(diǎn)東西，希望自己編的程序在板子上運(yùn)行看看結(jié)果，下面就介紹我學(xué)習(xí)的第二個(gè)階段。

剛開(kāi)始我拿了實(shí)驗(yàn)室一塊CPLD的開(kāi)發(fā)板做練習(xí)，熟悉QuartusII的各種功能，比如IP的調(diào)用，各種約束設(shè)置，時(shí)序分析，Logiclock設(shè)計(jì)方法等，不過(guò)做到后面發(fā)現(xiàn)CPLD的資源不太夠(沒(méi)有內(nèi)嵌的RAM、不能用SignalTapII，LE太少等)，而實(shí)驗(yàn)室沒(méi)有FPGA開(kāi)發(fā)板，所以就萌生了自己做FPGA開(kāi)發(fā)板的意圖，剛好Cadence我也學(xué)的差不多了，就花了幾天時(shí)間主要研究了FPGA配置電路的設(shè)計(jì)，在板子上做了Jtag和AS下載口，在做了幾個(gè)用戶(hù)按鍵和LED，其他的口全部引出作為IO口，電路比較簡(jiǎn)單，板子焊好后一調(diào)就通了(心里那個(gè)爽啊...)。我選的FPGA是cycloneII系列的EP2C5，資源比以前的FPGA多了好幾倍，還有PLL，內(nèi)嵌的RAM，可以試試SignalTapII，用內(nèi)嵌的邏輯分析儀測(cè)試引腳波形，對(duì)于FPGA的調(diào)試，邏輯分析儀是至關(guān)重要的。利用這塊板子我完成了項(xiàng)目中的幾個(gè)主要功能：RS232通信，指令譯碼，配置DDS，AD數(shù)據(jù)高速緩存，電子開(kāi)關(guān)狀態(tài)設(shè)置等，在實(shí)踐中學(xué)習(xí)起來(lái)真的比平時(shí)快很多，用到什么學(xué)什么動(dòng)力更大。這個(gè)時(shí)候我主要看的數(shù)據(jù)有這幾本感覺(jué)比較好：

①、《Altera FPGA/CPLD 設(shè)計(jì)（基礎(chǔ)篇）》：講解一些基本的FPGA設(shè)計(jì)技術(shù)，以及QuartusII中各個(gè)工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），對(duì)于入門(mén)非常好。

②、《Altera FPGA/CPLD 設(shè)計(jì)（高級(jí)篇）》：講解了一些高級(jí)工具的應(yīng)用，LogicLock，時(shí)序約束很分析，設(shè)計(jì)優(yōu)化，也講述了一些硬件編程的思想，作為提高用。

③、《FPGA設(shè)計(jì)指南--器件，工具和流程》：這本書(shū)看了他的目錄忍不住就買(mǎi)了，這本書(shū)講述了FPGA設(shè)計(jì)的各個(gè)方面，雖然每個(gè)方面都是點(diǎn)到為止，但能讓你有個(gè)整體的概念，了解FPGA的所有設(shè)計(jì)功能，了解FPGA開(kāi)發(fā)的整個(gè)流程。

④、在這里也推薦幾個(gè)學(xué)習(xí)FPGA比較好的論壇

⑤、其實(shí)最好的學(xué)習(xí)網(wǎng)站莫過(guò)于A(yíng)ltera的官方網(wǎng)站，不過(guò)很多人一看到英語(yǔ)就不想看，其實(shí)上面的英文很簡(jiǎn)單，很多時(shí)候不敢看是因?yàn)閷?duì)自己沒(méi)信心或心靜不下來(lái)看。不過(guò)官方網(wǎng)站上資料很多，剛開(kāi)始可能會(huì)覺(jué)得資料安排的有點(diǎn)亂，不方便查找，以后有時(shí)間我列個(gè)資料的鏈接目錄，整理一下，方便大家查找。

到這里，自己最FPGA的學(xué)習(xí)有一段時(shí)間了，練習(xí)了很多實(shí)例，自己也編寫(xiě)了不少程序，也有了一些項(xiàng)目經(jīng)驗(yàn)，算是對(duì)FPGA有些了解了。在不斷的學(xué)習(xí)中發(fā)現(xiàn)FPGA不僅可以做邏輯設(shè)計(jì)，算法設(shè)計(jì)等，還能做嵌入式開(kāi)發(fā)，altera先后開(kāi)發(fā)了Nios，NiosII兩款FPGA的嵌入式軟核，并有配套的軟件，剛開(kāi)始看到這些我真是心中突然豁然開(kāi)朗，學(xué)習(xí)真的是無(wú)止境，又一個(gè)全新的領(lǐng)域擺在我面前，我決定學(xué)習(xí)NiosII，要學(xué)就要學(xué)最好。

剛開(kāi)始入門(mén)是很痛苦的，嵌入式設(shè)計(jì)需要從硬件到驅(qū)動(dòng)到軟件全部熟悉，硬件系統(tǒng)問(wèn)題還不是很大(以前做過(guò)單片機(jī)，DSP等MCU),處理器的架構(gòu)心里還有點(diǎn)數(shù)，對(duì)于驅(qū)動(dòng)和軟件工程，剛開(kāi)始學(xué)習(xí)真的很頭痛。NiosII應(yīng)該還算比較新的內(nèi)容(應(yīng)該是2004年出的)，國(guó)內(nèi)的書(shū)籍不算很多，網(wǎng)上這方面的資料也比較零碎，所以我就開(kāi)始將Altera網(wǎng)站上這方面的資料系統(tǒng)的看一邊，這里推薦幾本網(wǎng)站上的handbook：

①、Embedded Design Handbook

②、Nios II Processor Reference Handbook

③、Nios II Software Developer's Handbook

④、Quartus II Handbook, Volume 4: SOPC Builder

⑤、Quartus II Handbook, Volume 5: Embedded Peripherals

看完這些handbook，總算基本明白整個(gè)架構(gòu)，軟硬件設(shè)計(jì)方法，驅(qū)動(dòng)的編寫(xiě)等，感覺(jué)自己可以編一些嵌入式的程序了，不過(guò)雖然前面做的那塊ep2c5的板子支持NiosII系統(tǒng)，不過(guò)對(duì)于嵌入式設(shè)計(jì)來(lái)說(shuō)還是顯得單薄了一點(diǎn)，沒(méi)有SDRAM，F(xiàn)lash這兩個(gè)比較基本的模塊，Ep2C5內(nèi)嵌的RAM太小，程序?qū)懖淮?，而且每次總要絞盡腦汁優(yōu)化程序代碼大小，很多時(shí)候優(yōu)化了后函數(shù)功能會(huì)受到限制，不利于初學(xué)者，也不利于調(diào)試。所以到這里我有產(chǎn)生了自己做一塊Nios開(kāi)發(fā)板的想法(直接買(mǎi)比較貴，自己做便宜，而且還能鍛煉自己，一舉兩得)，通過(guò)借鑒其他開(kāi)發(fā)板，選擇自己開(kāi)發(fā)板上需要包含什么模塊，確定各個(gè)模塊使用什么芯片，閱讀各個(gè)芯片的datasheet，畫(huà)出原理圖并做出PCB圖，這塊板子我選的是

Ep2c8Q208，比上一塊資源又將近多了一倍，板子上還有以下模塊：SDRAM，F(xiàn)lash，EPCS4，RS232，USB,VGA,PS2,AD,DA,LCD等，滿(mǎn)足了一般開(kāi)發(fā)板的配置要求。板子回來(lái)以后調(diào)試了四五天，(flash工作了，LCD顯示了，RS232通了，USB通了，AD，DA工作了，SDRAM正常了...)，真是每天都有驚喜，每個(gè)模塊都編寫(xiě)了NiosII軟件測(cè)試程序，調(diào)試硬件的時(shí)候?qū)浖倪\(yùn)行也更熟悉了。在這次調(diào)試的過(guò)程中真的學(xué)到了很多，為此專(zhuān)門(mén)寫(xiě)了好幾頁(yè)調(diào)試筆記，下次拿出來(lái)和大家一起分享?，F(xiàn)在硬件平臺(tái)有了，NiosII也了解的差不多了，終于可以自己編寫(xiě)一些規(guī)模大一點(diǎn)的程序了。

以后的路還很長(zhǎng)，不過(guò)也有很多驚喜在等著我們......

第五篇：FPGA常用術(shù)語(yǔ)

標(biāo)題：FPGA常用術(shù)語(yǔ)

2010-05-13 11:16:29

FPGA常用術(shù)語(yǔ)

1：LCA(Logic Cell Array)：邏輯單元陣列，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內(nèi)部連線(xiàn)(Interconnect)三個(gè)部分。

2： IOB(Input Output Block)：可編程輸入輸出單元，為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組(bank)，每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。

3：CLB(Configurable Logic Block)：可配置邏輯模塊，是FPGA內(nèi)的基本邏輯單元，每個(gè)CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)器組成。在賽靈思公司公司的FPGA器件中，CLB由多個(gè)(一般為4個(gè)或2個(gè))相同的Slice和附加邏輯構(gòu)成。

4：Slice：是賽靈思公司公司定義的基本邏輯單位，一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。

5：LUT(Look-Up-Table)：查找表。本質(zhì)上就是一個(gè)RAM，目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線(xiàn)的 的RAM。

6：DCM（數(shù)字時(shí)鐘管理模塊）：提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。

7：BRAM（嵌入式塊RAM）：塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器(CAM)以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿(mǎn)足兩個(gè)原則：首先，修改后的容量(位寬 深度)不能大于18k比特；其次，位寬最大不能超過(guò)36比特。當(dāng)然，可以將多片塊RAM級(jí)聯(lián)起來(lái)形成更大的RAM，此時(shí)只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。