第一篇：FPGA程序總結(jié)

1流水燈程序

module ww(clk,led,rst);

input clk,rst;

output [3:0]led;

reg [3:0]led;

reg [24:0] cnt;

always@(posedge clk or negedge rst)

begin

if(!rst)cnt<=25'd0;

else

begin

if(cnt==25'd24999999)cnt<=25'd0;

else cnt<=cnt+25'd1;

end

end

通過cnt對(duì)時(shí)鐘的計(jì)數(shù)實(shí)現(xiàn)0.5s定時(shí)。設(shè)輸入時(shí)鐘是50M always@(posedge clk or negedge rst)

begin

if(!rst)led<=4'b1111;

else

begin

if(cnt==25'd24999999)

begin

led<=led<<1;

if(led==4'b0000)led<=4'b1111;

end

else led<=led;

end

end endmodule

學(xué)會(huì)計(jì)數(shù)判斷實(shí)現(xiàn)定時(shí)，和移位的使用

將第二個(gè)always改為下面的，就是跑馬燈了。（相當(dāng)向左循環(huán)移位）always@(posedge clk or negedge rst)

begin

if(!rst)led<=4'b0101;

else

begin

if(cnt==25'd24999999)

led<={led[2:0],led[3]};

else led<=led;

end

end

2共陰數(shù)碼管

3FH,06H,5BH,4FH,66H,6DH,7DH,07H[0-7]7FH,6FH ,77H,7CH,39H,5EH,79H,71H[8-F]注意：easyfpga板獨(dú)立的2個(gè)數(shù)碼管是共陰的，斷碼8位順序：dp,g,f,e,d,c,b,a//dp在高位 0—F顯示 輸入時(shí)鐘50M

module ww(clk,seg,wei,rst);

input clk,rst;

output [7:0]seg;

output [1:0]wei;

reg [7:0]seg;

reg [3:0]dat;reg [25:0] cnt;

always@(posedge clk or negedge rst)//1秒定時(shí) begin

if(!rst)cnt<=26'd0;

else

begin

if(cnt==26'd49999999)cnt<=26'd0;else cnt<=cnt+26'd1;

end

end

always@(posedge clk or negedge rst)begin

if(!rst)dat<=4'b0000;

else

begin

if(cnt==26'd49999999)begin

dat<=dat+1'b1;

if(dat==4'hf)dat<=0;end

end

always@(dat)

begin

case(dat)

4'h0:seg=8'h3f;

4'h1:seg=8'h06;

4'h2:seg=8'h5b;else dat<=dat;end

4'h3:seg=8'h4f;4'h4:seg=8'h66;4'h5:seg=8'h6d;4'h6:seg=8'h7d;4'h7:seg=8'h07;4'h8:seg=8'h7f;4'h9:seg=8'h6f;4'ha:seg=8'h77;4'hb:seg=8'h7c;4'hc:seg=8'h39;4'hd:seg=8'h5e;4'he:seg=8'h79;4'hf:seg=8'h71;endcase end

assign wei=2'b00;endmodule

第二篇：FPGA高手總結(jié)

一個(gè)FPGA高手的總結(jié)

很早之前就想對(duì)這幾個(gè)月工作經(jīng)歷寫的東西，一是作為自己的總結(jié)，二是自己也很想將自己這段時(shí)間的一些經(jīng)歷和大家分享一下，希望對(duì)初學(xué)者而言能使得他們能少走一些彎路。只是公司里的事情很多，最近經(jīng)常加班，所以一直拖到現(xiàn)在。

能來到這家公司應(yīng)該是一種緣份--緣起NIOS。當(dāng)初三月份altera來我們學(xué)校建立SOPC實(shí)驗(yàn)室的時(shí)候自己還不知道NIOS是什么東西，只是想在altera的FAE講完NIOS后多問他幾個(gè)時(shí)序約束的問題，然后拷一份PPT回去。但是想不到因?yàn)槟且环軳IOS的培訓(xùn)資料，我認(rèn)識(shí)了edacn上的cawan，他給我講了很多NIOS的東西，之后是丁哥在SOC版帖了位NIOS大賽的通知，然后我和隊(duì)友就去報(bào)了名，并去川大參加了NIOS的培訓(xùn)，認(rèn)識(shí)了峻龍的FAE----也是我現(xiàn)在的boss。在這里要謝謝cawan、丁哥、和我一起參加NIOS競(jìng)賽的隊(duì)友劉科以及我的BOSS，是他們讓我有了這一段的經(jīng)歷。在公司里的幾個(gè)月，做的項(xiàng)目其實(shí)不多，但是收獲還是有一些，我覺得收獲最大的是設(shè)計(jì)理念的改變，這也是我這段時(shí)間最想總結(jié)的，我會(huì)在后面逐漸闡述。

時(shí)序是設(shè)計(jì)出來的我的boss有在華為及峻龍工作的背景，自然就給我們講了一些華為及altera做邏輯的一些東西，而我們的項(xiàng)目規(guī)范，也基本上是按華為的那一套去做。在工作這幾個(gè)月中，給我感觸最深的是華為的那句話：時(shí)序是設(shè)計(jì)出來的，不是仿出來的，更不是湊出來的。在我們公司，每一個(gè)項(xiàng)目都有很嚴(yán)格的評(píng)審，只有評(píng)審?fù)ㄟ^了，才能做下一步的工作。以做邏輯為例，并不是一上來就開始寫代碼，而是要先寫總體設(shè)計(jì)方案和邏輯詳細(xì)設(shè)計(jì)方案，要等這些方案評(píng)審?fù)ㄟ^，認(rèn)為可行了，才能進(jìn)行編碼，一般來說這部分工作所占的時(shí)間要遠(yuǎn)大于編碼的時(shí)間?？傮w方案主要是涉及模塊劃分，一級(jí)模塊和二級(jí)模塊的接口信號(hào)和時(shí)序（我們要求把接口信號(hào)的時(shí)序波形描述出來）以及將來如何測(cè)試設(shè)計(jì)。在這一級(jí)方案中，要保證在今后的設(shè)計(jì)中時(shí)序要收斂到一級(jí)模塊（最后是在二級(jí)模塊中）。什么意思呢？我們?cè)谧鲈敿?xì)設(shè)計(jì)的時(shí)候，對(duì)于一些信號(hào)的時(shí)序肯定會(huì)做一些調(diào)整的，但是這種時(shí)序的調(diào)整最多只能波及到本一級(jí)模塊，而不能影響到整個(gè)設(shè)計(jì)。記得以前在學(xué)校做設(shè)計(jì)的時(shí)候，由于不懂得設(shè)計(jì)時(shí)序，經(jīng)常因?yàn)橛幸惶幮盘?hào)的時(shí)序不滿足，結(jié)果不得不將其它模塊信號(hào)的時(shí)序也改一下，搞得人很郁悶。在邏輯詳細(xì)設(shè)計(jì)方案這一級(jí)的時(shí)候，我們已經(jīng)將各級(jí)模塊的接口時(shí)序都設(shè)計(jì)出來了，各級(jí)模塊內(nèi)部是怎么實(shí)現(xiàn)的也基本上確定下來了。由于做到這一點(diǎn)，在編碼的時(shí)候自然就很快了，最重要的是這樣做后可以讓設(shè)計(jì)會(huì)一直處于可控的狀態(tài)，不會(huì)因?yàn)槟骋惶幍腻e(cuò)誤引起整個(gè)設(shè)計(jì)從頭進(jìn)行。做邏輯的難點(diǎn)在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證剛?cè)ス镜臅r(shí)候BOSS就和我講，做邏輯的難點(diǎn)不在于RTL級(jí)代碼的設(shè)計(jì)，而在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面。目前國內(nèi)對(duì)可綜合的設(shè)計(jì)強(qiáng)調(diào)的比較多，而對(duì)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面似乎還沒有什么資料，這或許也從一個(gè)側(cè)面反映了國內(nèi)目前的設(shè)計(jì)水平還比較低下吧。

以前在學(xué)校的時(shí)候，總是覺得將RTL級(jí)代碼做好就行了，仿真驗(yàn)證只是形式而已，所以對(duì)HDL的行為描述方面的語法不屑一顧，對(duì)testbench也一直不愿意去學(xué)--因?yàn)橛X得畫波形圖方便；對(duì)于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)更是一點(diǎn)都不懂了。到了公司接觸了些東西才發(fā)現(xiàn)完全不是這樣。其實(shí)在國外，花在仿真驗(yàn)證上的時(shí)間和人力大概是花在RTL級(jí)代碼上的兩倍，現(xiàn)在仿真驗(yàn)證才是百萬門級(jí)芯片設(shè)計(jì)的關(guān)鍵路徑。仿真驗(yàn)證的難點(diǎn)主要在于怎么建模才能完全和準(zhǔn)確地去驗(yàn)證設(shè)計(jì)的正確性（主要是提高代碼覆蓋），在這過程中，驗(yàn)證速度也是很重要的。驗(yàn)證說白了也就是怎么產(chǎn)生足夠覆蓋率的激勵(lì)源，然后怎么去檢測(cè)錯(cuò)誤。我個(gè)人認(rèn)為，在仿真驗(yàn)證中，最基本就是要做到驗(yàn)證的自動(dòng)化。這也是為什么我們要寫testbench的原因。在我現(xiàn)在的一個(gè)設(shè)計(jì)中，每次跑仿真都要一個(gè)小時(shí)左右（這其實(shí)算小設(shè)計(jì)）。由于畫波形圖無法做到驗(yàn)證自動(dòng)化，如果用通過畫波形圖來仿真的話，一是畫波形會(huì)畫死（特別是對(duì)于算法

復(fù)雜的、輸入呈統(tǒng)計(jì)分布的設(shè)計(jì)），二是看波形圖要看死，三是檢錯(cuò)率幾乎為零。

那么怎么做到自動(dòng)化呢？我個(gè)人的水平還很有限，只能簡(jiǎn)單地談下BFM（bus function model，總線功能模型）。以做一個(gè)MAC的core為例（背板是PCI總線），那么我們需要一個(gè)MAC_BFM和PCI_BFM及PCI_BM（PCI behavior.model）。MAC_BFM的主要功能是產(chǎn)生以太網(wǎng)幀(激勵(lì)源），隨機(jī)的長度和幀頭，內(nèi)容也是隨機(jī)的,在發(fā)送的同時(shí)也將其復(fù)制一份到PCI_BM中；PCI_BFM的功能則是仿PCI總線的行為，比如被測(cè)收到了一個(gè)正確幀后會(huì)向PCI總線發(fā)送一個(gè)請(qǐng)求，PCI_BFM則會(huì)去響應(yīng)它，并將數(shù)據(jù)收進(jìn)來；PCI_BM的主要功能是將MAC_BFM發(fā)送出來的東西與PCI_BFM接收到的東西做比較，由于它具有了MAC_BFM的發(fā)送信息和PCI_BFM的接收信息，只要設(shè)計(jì)合理，它總是可以自動(dòng)地、完全地去測(cè)試被測(cè)是否工作正常，從而實(shí)現(xiàn)自動(dòng)檢測(cè)。華為在仿真驗(yàn)證方面估計(jì)在國內(nèi)來說是做的比較好的，他們已建立起了比較好的驗(yàn)證平臺(tái)，大部分與通信有關(guān)的BFM都做好了，聽我朋友說，現(xiàn)在他們只需要將被測(cè)放在測(cè)試平臺(tái)中，并配置好參數(shù)，就可以自動(dòng)地檢測(cè)被測(cè)功能的正確與否。在功能仿真做完后，由于我們做在是FPGA的設(shè)計(jì)，在設(shè)計(jì)時(shí)已經(jīng)基本保證RTL級(jí)代碼在綜合結(jié)果和功能仿真結(jié)果的一致性，只要綜合布局布線后的靜態(tài)時(shí)序報(bào)告沒有違反時(shí)序約束的警告，就可以下到板子上去調(diào)試了。事實(shí)上，在華為中興，他們做FPGA的設(shè)計(jì)時(shí)也是不做時(shí)序仿真的，因?yàn)樽鰰r(shí)序仿真很花時(shí)間，且效果也不見得比看靜態(tài)時(shí)序分析報(bào)告好。當(dāng)然了，如果是ASIC的設(shè)計(jì)話，它們的仿真驗(yàn)證的工作量要大一些，在涉及到多時(shí)鐘域的設(shè)計(jì)時(shí)，一般還是做后仿的。不過在做后仿之前，也一般會(huì)先用形式驗(yàn)證工具和通過靜態(tài)時(shí)序分序報(bào)告去查看有沒有違反設(shè)計(jì)要求的地方，這樣做了之后，后仿的工作量可以小很多。

在HDL語言方面，國內(nèi)語言很多人都在爭(zhēng)論VHDL和verilog哪個(gè)好，其實(shí)我個(gè)人認(rèn)為這并沒有多大的意義，外面的大公司基本上都是用verilog在做RTL級(jí)的代碼，所以還是建議大家盡量學(xué)verilog。在仿真方面，由于VHDL在行為級(jí)建模方面弱于verilog，用VHDL做仿真模型的很少，當(dāng)然也不是說verilog就好，其實(shí)verilog在復(fù)雜的行為級(jí)建模方面的能力也是有限的，比如目前它還不支持?jǐn)?shù)組。在一些復(fù)雜的算法設(shè)計(jì)中，需要高級(jí)語言做抽象才能描述出行為級(jí)模型。在國外，仿真建模很多都是用System C和E語言，用verilog的都算是很落后的了，國內(nèi)華為的驗(yàn)證平臺(tái)好像是用System C寫。

在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)方面，由于我做的設(shè)計(jì)還不夠大，還談不上什么經(jīng)驗(yàn)，只是覺得必須要具備一些計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的知識(shí)才行。劃分的首要依據(jù)是功能，之后是選擇合適的總線結(jié)構(gòu)、存儲(chǔ)結(jié)構(gòu)和處理器架構(gòu)，通過系統(tǒng)結(jié)構(gòu)劃分要使各部分功能模塊清晰，易于實(shí)現(xiàn)。這一部分我想過段時(shí)間有一點(diǎn)體會(huì)了再和大家分享，就先不誤導(dǎo)大家了。

規(guī)范很重要

工作過的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的，特別是對(duì)于大的設(shè)計(jì)（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話，過一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)，回頭再看自己寫的代碼，估計(jì)很多信號(hào)功能都忘了，更不要說檢錯(cuò)了；如果一個(gè)項(xiàng)目做了一半一個(gè)人走了，接班的估計(jì)得從頭開始設(shè)計(jì)；如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計(jì)的可重用性。

在邏輯方面，我覺得比較重要的規(guī)范有這些：

1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路，詳細(xì)實(shí)現(xiàn)等寫入文檔，然后經(jīng)過嚴(yán)格評(píng)審?fù)ㄟ^后才能進(jìn)行下一步的工作。這樣做乍看起來很花時(shí)間，但是從整個(gè)項(xiàng)目過程來看，絕對(duì)要比一上來就寫代碼要節(jié)約時(shí)間，且這種做法可以使項(xiàng)目處于可控、可實(shí)現(xiàn)的狀態(tài)。

2.代碼規(guī)范。

a.設(shè)計(jì)要參數(shù)化。比如一開始的設(shè)計(jì)時(shí)鐘周期是30ns，復(fù)位周期是5個(gè)時(shí)鐘周期，我們可以這么寫：

重

parameter CLK_PERIOD = 30;parameter RST_MUL_TIME = 5;parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;...rst_n = 1'b0;# RST_TIME rst_n = 1'b1;...# CLK_PERIOD/2 clk <= ~clk;如果在另一個(gè)設(shè)計(jì)中的時(shí)鐘是40ns，復(fù)位周期不變，我們只需對(duì)CLK_PERIOD進(jìn)行新例化就行了，從而使得代碼更加易于重用。b.信號(hào)命名要規(guī)范化。1)信號(hào)名一律小寫，參數(shù)用大寫。2)對(duì)于低電平有效的信號(hào)結(jié)尾要用_n標(biāo)記，如rst_n。3)端口

第三篇：FPGA芯片配置總結(jié)

FPGA芯片配置總結(jié)

[日期:2010-05-22 ] [來源:本站編輯 作者:佚名] [字體：大 中 小](投遞新聞)

1.FPGA器件有三類配置下載方式：主動(dòng)配置方式（AS）和被動(dòng)配置方式（PS）和最常用的(JTAG)配置方式。

AS由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲(chǔ)器和初始化過程，EPCS系列.如EPCS1,EPCS4配置器件專供AS模式，目前只支持Cyclone系列。使用Altera串行配置器件來完成。Cyclone期間處于主動(dòng)地位，配置期間處于從屬地位。配置數(shù)據(jù)通過DATA0引腳送入 FPGA。配置數(shù)據(jù)被同步在DCLK輸入上，1個(gè)時(shí)鐘周期傳送1位數(shù)據(jù)。(見附圖)

PS則由外部計(jì)算機(jī)或控制器控制配置過程。通過加強(qiáng)型配置器件（EPC16，EPC8，EPC4）等配置器件來完成，在PS配置期間，配置數(shù)據(jù)從外部?jī)?chǔ)存部件，通過DATA0引腳送入FPGA。配置數(shù)據(jù)在DCLK上升沿鎖存，1個(gè)時(shí)鐘周期傳送1位數(shù)據(jù)。(見附圖)

JTAG接口是一個(gè)業(yè)界標(biāo)準(zhǔn),主要用于芯片測(cè)試等功能,使用IEEE Std 1149.1聯(lián)合邊界掃描接口引腳，支持JAM STAPL標(biāo)準(zhǔn)，可以使用Altera下載電纜或主控器來完成。

FPGA在正常工作時(shí)，它的配置數(shù)據(jù)存儲(chǔ)在SRAM中，加電時(shí)須重新下載。在實(shí)驗(yàn)系統(tǒng)中，通常用計(jì)算機(jī)或控制器進(jìn)行調(diào)試，因此可以使用PS。在實(shí)用系統(tǒng) 中，多數(shù)情況下必須由FPGA主動(dòng)引導(dǎo)配置操作過程，這時(shí)FPGA將主動(dòng)從外圍專用存儲(chǔ)芯片中獲得配置數(shù)據(jù)，而此芯片中fpga配置信息是用普通編程器將設(shè)計(jì)所得的pof格式的文件燒錄進(jìn)去。專用配置器件：epc型號(hào)的存儲(chǔ)器

常用配置器件：epc2,epc1,epc4,epc8,epc1441(現(xiàn)在好象已經(jīng)被逐步淘汰了)等

對(duì)于cyclone cycloneII系列器件,ALTERA還提供了針對(duì)AS方式的配置器件,EPCS系列.如EPCS1,EPCS4配置器件也是串行配置的.注意,他們只適用于cyclone系列.除了AS和PS等單BIT配置外，現(xiàn)在的一些器件已經(jīng)支持PPS，F(xiàn)PS等一些并行配置方式，提升配置了配置速度。當(dāng)然所外掛的電路也和PS有一些區(qū)別。還有處理器配置比如JRUNNER 等等，如果需要再baidu吧，至少不下十種。比如Altera公司的配置方式主要有Passive Serial(PS),Active Serial(AS),Fast Passive Parallel(FPP),Passive Parallel Synchronous(PPS),Passive Parallel Asynchronous(PPA),Passive Serial Asynchronous(PSA),JTAG等七種配置方式，其中Cyclone支持的配置方式有PS，AS，JTAG三種.對(duì)FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通過一條下載線進(jìn)行燒寫的話，那么開始的“nCONFIG,nSTATUS”應(yīng)該上拉，要是考慮多種配置模式，可以采用跳線設(shè)計(jì)。讓配置方式在跳線中切換,上拉電阻的阻值可以采用10K

3,在PS模式下tip:如果你用電纜線配置板上的FPGA芯片,而這個(gè)FPGA芯片已經(jīng)有配置芯片在板上,那你就必須隔離纜線與配置芯片的信號(hào).(祥見 下圖).一般平時(shí)調(diào)試時(shí)不會(huì)把配置芯片焊上的,這時(shí)候用纜線下載程序.只有在調(diào)試完成以后,才把程序燒在配置芯片中, 然后將芯片焊上.或者配置芯片就是可以方便取下焊上的那種.這樣出了問題還可以方便地調(diào)試.在AS模式下tip: 用過一塊板子用的AS下載，配置芯片一直是焊在板子上的，原來AS方式在用線纜對(duì)配置芯片進(jìn)行下載的時(shí)候，會(huì)自動(dòng)禁止對(duì)FPGA的配置，而PS方式需要電路上隔離。

4，一般是用jtag配置epc2和flex10k,然后 epc2用ps方式配置flex10k.這樣用比較好.（這是我在網(wǎng)上看到的,可以這樣用嗎?懷疑中）望達(dá)人告知.5,下載電纜,Altera下的下載電纜分為byteblaster和byteblasterMV,以及ByteBlaster II,現(xiàn)在還

推出了基于USB-blaster.由于BB基本已經(jīng)很少有人使用,而USB-Blaster現(xiàn)在又過于昂貴,這里就說一下BBII和 BBMV的區(qū)別.BBII支持多電壓供電5.5v,3.3v,2.5v,1.8v;

BBII支持三種下載模式:AS,可對(duì)Altera的As串行配置芯片(EPCS系列)進(jìn)行編程PS,可對(duì)FPGA進(jìn)行配置

JTAG,可對(duì)FPGA,CPLD,即Altera配置芯片(EPC系列)編程而BBMV只支持PS和JTAG6,一般在做FPGA實(shí)驗(yàn)板,(如cyclone系列)的時(shí)候,用AS+JTAG方式,這樣可以用JTAG方式調(diào)試,而最后程序已經(jīng)調(diào)試無誤了后,再用 AS模式把程序燒到配置芯片里去,而且這樣有一個(gè)明顯的優(yōu)點(diǎn),就是在AS模式不能下載的時(shí)候,可以利用Quartus自帶的工具生成JTAG模式下可以利用jic文件來驗(yàn)證配置芯片是否已經(jīng)損壞,方法祥見附件.7.Altera的FPGA可以通過單片機(jī),CPLD等加以配置,主要原理是滿足datasheet中的時(shí)序即可,這里我就不多說了,有興趣的朋友可以看看下面幾篇文章,應(yīng)該就能夠明白是怎么回事了.8.配置時(shí),quartus軟件操作部分：

(1).assignment-->device-->device&pin options-->選擇configuration scheme,configuaration mode,configuration device,注

意在不支持遠(yuǎn)程和本地更新的機(jī)器中configuration mode不可選擇,而configuration device中會(huì)根據(jù)不同的配置芯片產(chǎn)生pof文件,如果選擇自動(dòng),會(huì)選擇最小密度的器件和適合設(shè)計(jì)

(2).可以定義雙口引腳在配置完畢后的作用,在剛才的device&pin option-->dual-purpose pins-->,可以在配置完畢后繼續(xù)當(dāng)I/O口使用

(3).在general菜單下也有很多可鉤選項(xiàng),默認(rèn)情況下一般不做改動(dòng),具體用法參見altera configuration handbook,volume2,sectionII.(4)關(guān)于不同后綴名的文件的適用范圍:

sof(SRAM Object File)當(dāng)直接用PS模式下將配置數(shù)據(jù)下到FPGA里用到,USB BLASTER,MASTERBLASER,BBII,BBMV適用,quartusII會(huì)自動(dòng)生成,所有其他的配置文件都是由sof生成的.pof(Programmer Object File)也是由quartusII自動(dòng)生成的,BBII適用,AS模式下將配置數(shù)據(jù)下到配置芯片中

rbf(Raw Binary File)用于微處理器的二進(jìn)制文件.在PS,FPP,PPS,PPA配置下有用處

rpd(Raw Programing Data File)包含bitstream的二進(jìn)制文件,可用AS模式配置,只能由pof文件生成hex(hexadecimal file)這個(gè)就不多說了,單片機(jī)里很多

ttf(Tabular Text File)適用于FPP,PPS,PPA,和bit-wide PS配置方式

sbf(Serial Bitstream File)用PS模式配置Flex 10k和Flex6000的jam(Jam File)專門用于program,verigy,blank-check

參考鏈接：http:///news/2010-05/2141.htm

第四篇：FPGA常用術(shù)語

標(biāo)題：FPGA常用術(shù)語

2010-05-13 11:16:29

FPGA常用術(shù)語

1：LCA(Logic Cell Array)：邏輯單元陣列，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個(gè)部分。

2： IOB(Input Output Block)：可編程輸入輸出單元，為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組(bank)，每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。

3：CLB(Configurable Logic Block)：可配置邏輯模塊，是FPGA內(nèi)的基本邏輯單元，每個(gè)CLB都包含一個(gè)可配置開關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)器組成。在賽靈思公司公司的FPGA器件中，CLB由多個(gè)(一般為4個(gè)或2個(gè))相同的Slice和附加邏輯構(gòu)成。

4：Slice：是賽靈思公司公司定義的基本邏輯單位，一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。

5：LUT(Look-Up-Table)：查找表。本質(zhì)上就是一個(gè)RAM，目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的 的RAM。

6：DCM（數(shù)字時(shí)鐘管理模塊）：提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。

7：BRAM（嵌入式塊RAM）：塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器(CAM)以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量(位寬 深度)不能大于18k比特；其次，位寬最大不能超過36比特。當(dāng)然，可以將多片塊RAM級(jí)聯(lián)起來形成更大的RAM，此時(shí)只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。

第五篇：如何學(xué)習(xí)fpga

如何學(xué)習(xí)FPGA

關(guān)鍵詞：工作人員, 硬件, 設(shè)計(jì), FPGA

掌握FPGA可以找到一份很好的工作，對(duì)于有經(jīng)驗(yàn)的工作人員，使用FPGA可以讓設(shè)計(jì)變得非常有靈活性。掌握了FPGA設(shè)計(jì)，單板硬件設(shè)計(jì)就非常容易(不是系統(tǒng)設(shè)計(jì))，特別是上大學(xué)時(shí)如同天書的邏輯時(shí)序圖，看起來就非常親切。但FPGA入門卻有一定難度，因?yàn)樗幌褴浖O(shè)計(jì)，只要有一臺(tái)計(jì)算機(jī)，幾乎就可以完成所有的設(shè)計(jì)。FPGA設(shè)計(jì)與硬件直接相關(guān)，需要實(shí)實(shí)在在的調(diào)試儀器，譬如示波器等。這些硬件設(shè)備一般比較昂貴，這就造成一定的入門門檻，新人在入門時(shí)遇到一點(diǎn)問題或者困難，由于沒有調(diào)試設(shè)備，無法定位問題，最后可能就會(huì)放棄。其實(shí)這時(shí)如果有人稍微指點(diǎn)一下，這個(gè)門檻很容易就過去。我用FPGA做設(shè)計(jì)很多年了，遠(yuǎn)達(dá)不到精通的境界，只是熟悉使用，在這里把我對(duì)FPGA學(xué)習(xí)步驟理解寫出來，僅是作為一個(gè)參考，不對(duì)的地方，歡迎大家討論和指正。

FPGA學(xué)習(xí)步驟

1、工欲善其事，必先利其器。

計(jì)算機(jī)必不可少。目前FPGA應(yīng)用較多的是Altera和xilinx這兩個(gè)公司，可以選擇安裝quartusII或者ISE軟件。這是必備的軟件環(huán)境。

硬件環(huán)境還需要下載器、目標(biāo)板。雖然有人說沒有下載器和目標(biāo)板也可學(xué)習(xí)fpga，但那總是紙上談兵。這就像談女朋友，總是嘴上說說，通個(gè)電話，連個(gè)手都沒牽，能說人家是你朋友?雖說搭建硬件環(huán)境需要花費(fèi)，但想想，硬件環(huán)境至多幾百元錢，你要真的掌握FPGA的設(shè)計(jì)，起薪比別人都不止高出這么多。這點(diǎn)花費(fèi)算什么?

FPGA學(xué)習(xí)步驟

2、熟悉verilog語言或者vhdl語言，熟練使用quartusII或者ISE軟件。

VHDL和verilog各有優(yōu)點(diǎn)，選擇一個(gè)，建議選擇verilog。熟練使用設(shè)計(jì)軟件，知道怎樣編譯、仿真、下載等過程。

起步階段不希望報(bào)一些培訓(xùn)班，除非你有錢，或者運(yùn)氣好，碰到一個(gè)水平高、又想把自己的經(jīng)驗(yàn)和別人共享的培訓(xùn)老師，不然的話，培訓(xùn)完后總會(huì)感覺自己是一個(gè)冤大頭。入門階段可以在利用網(wǎng)絡(luò)資源完成。

FPGA學(xué)習(xí)步驟

3、設(shè)計(jì)一個(gè)小代碼，下載到目標(biāo)板看看結(jié)果

此時(shí)可以設(shè)計(jì)一個(gè)最簡(jiǎn)答的程序，譬如點(diǎn)燈。如果燈在閃爍了，表示基本入門了。如果此時(shí)能夠下載到FPGA外掛的flash，F(xiàn)PGA程序能夠從flash啟動(dòng),表明FPGA的最簡(jiǎn)單設(shè)計(jì)你已經(jīng)成功，可以到下一步。

FPGA學(xué)習(xí)步驟

4、設(shè)計(jì)稍微復(fù)雜的代碼，下載到目標(biāo)板看看結(jié)果。

可以設(shè)計(jì)一個(gè)UART程序，網(wǎng)上有參考，你要懂RS232協(xié)議和FPGA內(nèi)置的邏輯分析儀。網(wǎng)上下載一個(gè)串口調(diào)試助手，調(diào)試一番，如果通信成功了，恭喜，水平有提高。進(jìn)入下一步。

FPGA學(xué)習(xí)步驟

5、設(shè)計(jì)復(fù)雜的代碼，下載到目標(biāo)板看看結(jié)果。

譬如sdram的程序，網(wǎng)上也有參考，這個(gè)設(shè)計(jì)難度有點(diǎn)大?？捎么趤碚{(diào)試sdram，把串口的數(shù)據(jù)存儲(chǔ)到sdram，然后讀回，如果成功，那你就比較熟悉FPGA設(shè)計(jì)了

FPGA學(xué)習(xí)步驟

6、設(shè)計(jì)高速接口，譬如ddr2或者高速串行接口

這要對(duì)FPGA的物理特性非常了解，而且要懂得是時(shí)序約束等設(shè)計(jì)方法，要看大量的原廠文檔，這部分成功了，那就對(duì)FPGA的物理接口掌握很深，你就是設(shè)計(jì)高手了

FPGA學(xué)習(xí)步驟

7、設(shè)計(jì)一個(gè)復(fù)雜的協(xié)議

譬如USB、PCIexpress、圖像編解碼等，鍛煉對(duì)系統(tǒng)的整體把握和邏輯劃分。完成這些，你就是一個(gè)一流的高手、FPGA學(xué)習(xí)步驟

8、學(xué)習(xí)再學(xué)習(xí)

學(xué)習(xí)什么，我也不知道，我只知道“學(xué)無止境，山外有山”。

現(xiàn)在很多FPGA工程師，沒找到合適，我覺得很多人從開始的時(shí)候就誤入歧途了，對(duì)新手學(xué)習(xí)FPGA設(shè)計(jì)我也說一點(diǎn)看法吧。我認(rèn)為要從基礎(chǔ)開始做，基礎(chǔ)牢，才有成為高手的可能。

我覺得FPGA學(xué)習(xí)有以下幾步必須要走：

第一步：學(xué)習(xí)了解FPGA結(jié)構(gòu)，F(xiàn)PGA到底是什么東西，芯片里面有什么，不要開始就拿個(gè)開發(fā)板照著別人的東西去編程。很多開發(fā)板的程序?qū)懙暮軤€，我也做過一段時(shí)間的開發(fā)板設(shè)計(jì)，我覺得很大程度上，開發(fā)板在誤人子弟。不過原廠提供的正品開發(fā)板，代碼很優(yōu)秀的，可以借鑒。只有了解了FPGA內(nèi)部的結(jié)構(gòu)才能明白為什么寫Verilog和寫C整體思路是不一樣的。

第二步：掌握FPGA設(shè)計(jì)的流程。了解每一步在做什么，為什么要那么做。很多人都是不就是那幾步嗎，有什么奇怪的?呵呵，我想至少有一半以上的人不知道synthesize和traslate的區(qū)別吧。

了解了FPGA的結(jié)構(gòu)和設(shè)計(jì)流程才有可能知道怎么去優(yōu)化設(shè)計(jì)，提高速度，減少資源，不要急躁，不要去在為選擇什么語言和選擇哪個(gè)公司的芯片上下功夫。語言只是一個(gè)表達(dá)的方式，重要的是你的思維，沒有一個(gè)好的指導(dǎo)思想，語言用得再好，不過是個(gè)懂語言的人。

第三步：開始學(xué)習(xí)代碼了。我建議要學(xué)代碼的人都去Altera或Xilinx的網(wǎng)站上下原廠工程師的代碼學(xué)習(xí)。不要一開始就走入誤區(qū)。

第四步：template很重要。能不能高效利用FPGA資源，一是了解fpga結(jié)構(gòu)，二是了解欲實(shí)現(xiàn)的邏輯功能和基本機(jī)構(gòu)，三是使用正確的模板。FPGA內(nèi)部器件種類相對(duì)較單一，用好模板，你的邏輯才能被高效的綜合成FPGA擅長表達(dá)的結(jié)構(gòu)：)

做FPGA主要是要有電路的思想，作為初學(xué)者，往往對(duì)器件可能不是熟悉，那么應(yīng)該對(duì)于數(shù)字電路的知識(shí)很熟悉吧，F(xiàn)PGA中是由觸發(fā)器和查找表以及互聯(lián)線等基本結(jié)構(gòu)組成的，其實(shí)在我們?cè)诖a里面能夠看到的就是與非門以及觸發(fā)器，不要把verilog和c語言等同起來，根本就是不同的東西，沒有什么可比性，在寫一句程序的時(shí)候應(yīng)該想到出來的是一個(gè)什么樣的電路，計(jì)數(shù)

器 選擇器 三態(tài)門等等，理解時(shí)序，邏輯是一拍一拍的東西，在設(shè)計(jì)初期想的不是很清楚的時(shí)候可以畫畫時(shí)序圖，這樣思路會(huì)更加的清晰，還有就是仿真很重要，不要寫完程序就去往FPGA中去加載，首先要仿真，尤其是對(duì)比較大型一點(diǎn)的程序，想像自己是在做asic，是沒有二次機(jī)會(huì)的，所以一定要把仿真做好，還有很多新手對(duì)于語言的學(xué)習(xí)不知道選vhdl好還是verilog好，個(gè)人偏好verilog，當(dāng)然不是說vhdl不好，反正寫出來的都是電路，那當(dāng)然就不要在語言的語法上面花太多的功夫了，verilog 言簡(jiǎn)意賅assign always case if else 掌握這些幾乎可以寫出90%的電路了，上面是我對(duì)FPGA學(xué)習(xí)的一些愚見，希望對(duì)大家有所幫助。