第一篇：EDA實(shí)驗(yàn)報(bào)告(四位全加器的實(shí)現(xiàn))

計(jì)算機(jī)09-3班

鄭秀楓

09081311 實(shí)驗(yàn)一

四位全加器的實(shí)現(xiàn)

一、實(shí)驗(yàn)?zāi)康?/p>

1、掌握Quartus9.0圖形編輯輸入法

2、掌握Quartus環(huán)境下文件的編譯、仿真及下載方法

3、了解VHDL語(yǔ)言的設(shè)計(jì)流程

4、掌握quartus環(huán)境下VHDL的使用方法

二、實(shí)驗(yàn)內(nèi)容

1、用圖形/原理圖法實(shí)現(xiàn)4位全加器。

2、用VHDL語(yǔ)言實(shí)現(xiàn)4位全加器，必須使用元件例化。

3、仿真并通過。

3、下載到實(shí)驗(yàn)板，并驗(yàn)收

三、實(shí)驗(yàn)步驟

1、圖形編輯發(fā)設(shè)計(jì)4位加法器

（1）新建圖形文件，設(shè)計(jì)一位全加器，邏輯電路圖如下圖（圖1-1）所示。

圖1-1（2）將設(shè)計(jì)好的一位全加器進(jìn)行例化，操作為file?Create/Update?Create symbol files for currentfile，完成此操作后會(huì)在元器件符號(hào)表里找到剛剛做好的一位全加器。

（3）再新建一個(gè)圖形文件，用四個(gè)已經(jīng)做好的一位全加器級(jí)聯(lián)成一個(gè)四位全加器，其邏輯原理圖如圖1-2所示。編輯好后保存文件，在文件列表里找到該文件，右鍵?Set as Top-level Entity，將其設(shè)置為頂層文件，點(diǎn)擊編譯按鈕就行編譯。

計(jì)算機(jī)09-3班

鄭秀楓

09081311

圖1-2（4）新建波形文件，賦予每個(gè)輸入端口某種輸入信號(hào)，保存波形文件，進(jìn)行功能仿真，觀察輸出端波形與輸入信號(hào)關(guān)系是否正確。若不正確，查找問題所在并解決問題；若正確，則進(jìn)行管腳分配，分配完畢后再編譯一次使分配生效，連接DE2開發(fā)板到電腦，將文件下載到開發(fā)板進(jìn)行驗(yàn)證。

2、用VHDL語(yǔ)言設(shè)計(jì)4位加法器

（1）新建一個(gè)VHDL源文件，文件名為adder1.vhd，使用VHDL實(shí)現(xiàn)一位全加器，其VHDL代碼如下：

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;

ENTITY adde1r IS PORT(A,B,Ci:IN STD_LOGIC;

S,Co:OUT STD_LOGIC);END adder1;ARCHITECTURE qadder OF adder1 IS BEGIN PROCESS(A,B,Ci)

VARIABLE n1,n2,n3:STD_LOGIC;BEGIN

n1:=A AND B;

n2:=A XOR B;

計(jì)算機(jī)09-3班

鄭秀楓

09081311

n3:=Ci AND n2;

Co<=n3 OR n1;

S<=n2 XOR Ci;END PROCESS;END qadder;（2）再新建一個(gè)VHDL源文件，命名為adder4.vhd，在這里將adder一位全加器例化并使用它，做成四位全加器，代碼如下：

library ieee;use ieee.std_logic_1164.all;entity adder4 is port(A,B:in std_logic_vector(3 downto 0);

S:out std_logic_vector(3 downto 0);Co:out std_logic;Ci:in std_logic);end adder4;architecture adder_4 of adder4 is component adder port（A:in std_logic;

B:in std_logic;

Ci:in std_logic;

Co:out std_logic;

S:out std_logic);

end component;signal c1,c2,c3:std_logic;begin u1:adder port map(A(0),B(0),Ci,c1,S(0));u2:adder port map(A(1),B(1),c1,c2,S(1));

u3:adder port map(A(2),B(2),c2,c3,S(2));

u4:adder port map(A(3),B(3),c3,Co,S(3));end adder_4;（3）保存文件后將adder4設(shè)置為頂層文件并編譯，編譯通過后按照與圖形編輯發(fā)一樣的仿真、管腳分配方式進(jìn)行操作，最后下載到開發(fā)板驗(yàn)證

四、實(shí)驗(yàn)現(xiàn)象

兩種方式實(shí)現(xiàn)的四位加法器下載到DE2開發(fā)板后都可正常工作，其中使用SW0作為低位的進(jìn)位，SW4~1作為數(shù)據(jù)B，SW8~5作為數(shù)據(jù)A，LDG3~0作為輸出的結(jié)果，LEDG4作為輸出的進(jìn)位。當(dāng)SW4~1閉合 SW8~5和SW0斷開時(shí)，只有LEDG3~0這四個(gè)燈亮；當(dāng)SW8~0全閉合時(shí)，LEDG4~0燈全亮。

計(jì)算機(jī)09-3班

鄭秀楓

09081311

中國(guó)石油大學(xué)（華東）

實(shí)

課題名稱

實(shí)驗(yàn)項(xiàng)目名稱 專業(yè)

姓名

驗(yàn)

報(bào)

告

EDA設(shè)計(jì)

實(shí)驗(yàn)一四位全加器的設(shè)計(jì)

計(jì)算機(jī)科學(xué)與技術(shù)

孫文吉

第二篇：全加器實(shí)驗(yàn)報(bào)告

4位全加器的設(shè)計(jì)實(shí)驗(yàn)報(bào)告

班級(jí)：通信12-2班 學(xué)號(hào)：12090216 姓名：韋建萍

一、實(shí)驗(yàn)?zāi)康?/p>

熟悉利用Quartus II 的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單組合電路，掌握層次化設(shè)計(jì)的方法，并通過一個(gè)4位全加器的設(shè)計(jì)，掌握利用EDA軟件進(jìn)行原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程。

二、實(shí)驗(yàn)原理

一個(gè)4位全加器可以由4個(gè)一位全加器構(gòu)成，加法器間的進(jìn)位可以串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出 cout 與相鄰的高位加法器的最低進(jìn)位輸入信號(hào) cin 相接。

加法器舉例說明：設(shè)M = 1101，N = 1110，CIN=0，則

1、半加器（設(shè)其名為h_adder）的電路：

2、全加器（設(shè)其名為f_adder）的電路：

三、實(shí)驗(yàn)內(nèi)容和步驟

1、完成半加器和全加器的設(shè)計(jì)，包括原理圖輸入、編譯、綜合、適配、仿真； 半加器電路原理設(shè)計(jì)圖如圖：

半加器電路仿真圖如圖：

全加器電路原理設(shè)計(jì)圖如圖：

全加器電路仿真圖如圖：

2、建立一個(gè)更高層次的原理圖設(shè)計(jì)，利用以上獲得的1位全加器構(gòu)成4位全加器，并完成編譯、綜合、適配、仿真。4位全加器電路原理圖如圖：

4位全加器仿真圖如圖：

四、仿真分析及心得體會(huì) 仿真分析：

四位全加器S0為和位，C0為進(jìn)位，當(dāng)a0=1，b0=1時(shí)，S0=0，C0=1,就是和位為零，進(jìn)位進(jìn)1。以此類推，當(dāng)a1=1，b1=0，C0=1時(shí)，和位S0=0,進(jìn)位C0=1。

實(shí)驗(yàn)體會(huì)：

通過這次實(shí)驗(yàn)讓我學(xué)會(huì)了如何掌握利用EDA軟件進(jìn)行原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程，利用Quartus II 的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單組合電路，掌握層次化設(shè)計(jì)的方法。

第三篇：EDA實(shí)驗(yàn)報(bào)告

EDA課程實(shí)驗(yàn)報(bào)告

----移位相加8位硬件乘法器電路計(jì)

ou 1

移位相加硬件乘法器設(shè)計(jì)

一．實(shí)驗(yàn)?zāi)康?/p>

1、學(xué)習(xí)移位相加8 位硬件乘法器電路設(shè)計(jì)；

2、學(xué)習(xí)應(yīng)用EDA 技術(shù)進(jìn)行項(xiàng)目設(shè)計(jì)的能力

二．實(shí)驗(yàn)原理

該乘法器是由8位加法器構(gòu)成的以時(shí)序方式設(shè)計(jì)的8位乘法器。其乘法原理是：乘法通過逐項(xiàng)移位相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若

為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。

實(shí)驗(yàn)箱內(nèi)部結(jié)構(gòu)圖

：

三．實(shí)驗(yàn)設(shè)備

1.安裝QUARTUS II 軟件的PC一臺(tái)；

2.實(shí)驗(yàn)箱一個(gè) 四．實(shí)驗(yàn)步驟

1.輸入下列VHDL程序：

2.編譯程序，并連接實(shí)驗(yàn)箱并下載 3.在實(shí)驗(yàn)箱上按下列要求進(jìn)行設(shè)置：

①選擇模式1 ②CLKK控制移位相加速度，接clock0=4Hz ③A[7..0]、B[7..0]輸入數(shù)據(jù) 顯示于此4個(gè)數(shù)碼管上

④DOUT[15..0]接數(shù)碼管8/7/6/5，顯示16位乘積：PIO31—PIO16 ⑤接鍵8（PIO49）：高電平清0，低電平計(jì)算允許

⑥A[7..0]接鍵2/1，輸入8位乘數(shù) PIO7—PIO0（模式1）⑦B[7..0]接鍵2/1，輸入8位被乘數(shù) PIO7—PIO0（模式1）

五．實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)程序編譯運(yùn)行后RTL電路圖

ou 1）2

（模式

實(shí)驗(yàn)RTL電路

A[7..0]接鍵2/1，輸入8位乘數(shù)：A2（十六進(jìn)制）B[7..0]接鍵4/3，輸入8位被乘數(shù)：33（十六進(jìn)制）可得結(jié)果DOUT[15..0]：2046（十六進(jìn)制）六：心得體會(huì)

通過電子設(shè)計(jì)的數(shù)字部分EDA設(shè)計(jì)，我們掌握了系統(tǒng)的數(shù)字電子設(shè)計(jì)的方法，也知道了實(shí)驗(yàn)調(diào)試適配的具體操作方法。

通過實(shí)驗(yàn)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了濃厚的興趣。但是在調(diào)試程序時(shí)，遇到了不少問題，編譯下載程序時(shí)，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。

ou 3

第四篇：EDA實(shí)驗(yàn)報(bào)告

EDA 實(shí)驗(yàn)報(bào)告

張佳興 2220131738 電氣工程及其自動(dòng)化1班

一、Verilog語(yǔ)言反應(yīng)硬件特性舉例

1.module cc(clk,en,cout)、input、output，這三個(gè)語(yǔ)句用Verilog語(yǔ)言定義了一個(gè)邏輯器件，module后邊括號(hào)內(nèi)為端口名稱，每個(gè)端口都對(duì)應(yīng)硬件的一個(gè)引腳，引腳的輸入輸出性質(zhì)都由input、output所定義，C語(yǔ)言中對(duì)變量的定義，都是int等反應(yīng)數(shù)據(jù)大小的數(shù)據(jù)類型，不能反映硬件特性。

2.reg寄存器類型，表示一個(gè)具有保持作用的數(shù)據(jù)儲(chǔ)存單元，它只能在always語(yǔ)句和initial語(yǔ)句中被賦值，并且它的值從一個(gè)賦值到另一個(gè)賦值被保存下來。這種類型就和實(shí)際芯片中的寄存器作用一樣，可以將其中數(shù)據(jù)狀態(tài)保存一定時(shí)間，C語(yǔ)言中沒有這一類型。

3.always語(yǔ)句當(dāng)其檢測(cè)到適當(dāng)狀態(tài)時(shí)，執(zhí)行其中內(nèi)容。Always @（posedge clk）語(yǔ)句就表明，檢測(cè)到高電平執(zhí)行，和實(shí)際芯片引腳狀態(tài)變化引起內(nèi)部變化原理一致，C語(yǔ)言中沒有過程賦值這種語(yǔ)句，C中也沒有對(duì)高低電平、上升下降沿的判斷條件。

4.Verilog語(yǔ)言中的模塊例化，將各個(gè)模塊程序在例化程序里結(jié)合起來，在硬件層面就相當(dāng)于將各個(gè)小的模塊互相連接，構(gòu)成一個(gè)大的模塊，C語(yǔ)言中類似的形式是函數(shù)，一個(gè)函數(shù)可以有子函數(shù)，但是C中的函數(shù)不能反應(yīng)硬件特性。

二、數(shù)字頻率計(jì)設(shè)計(jì)與調(diào)試總結(jié)

在進(jìn)行課程設(shè)計(jì)的過程中我遇到了以下幾點(diǎn)困難：

1.在最初設(shè)計(jì)時(shí)，沒能利用硬件的思想來設(shè)計(jì)這個(gè)題目，導(dǎo)致頻率頻率計(jì)數(shù)的邏輯控制部分設(shè)計(jì)不清。在參考老師所提供的框圖后了解應(yīng)將邏輯控制部分單獨(dú)設(shè)計(jì)成一個(gè)模塊，通過en和clr來控制計(jì)數(shù)，這樣技術(shù)部分就可以將之前的實(shí)驗(yàn)內(nèi)容移植過來，十分簡(jiǎn)便。

2.在設(shè)計(jì)過程中的，鎖存部分原理沒有搞懂。按照老師的框圖，從前向后分析，發(fā)現(xiàn)鎖存的時(shí)鐘clk是之前邏輯控制部分的lock引腳所提供，這樣就將每個(gè)周期所計(jì)得的頻率結(jié)果在同一個(gè)時(shí)序通過鎖存器向后傳輸。

3.配置引腳時(shí)出錯(cuò)，將數(shù)碼管的位選引腳順序弄反，導(dǎo)致數(shù)碼管顯示錯(cuò)誤。仔細(xì)檢查，發(fā)現(xiàn)錯(cuò)誤，改正后正常運(yùn)行。4.在拓展功能一的設(shè)計(jì)中，將十分頻部分弄錯(cuò)，最后出來的結(jié)果和預(yù)期差了一些。在當(dāng)堂實(shí)驗(yàn)課中，這個(gè)錯(cuò)誤我沒能及時(shí)糾正，回來之后，我對(duì)應(yīng)程序認(rèn)真檢查，發(fā)現(xiàn)我的十分頻，被我設(shè)計(jì)成了逢9進(jìn)1，導(dǎo)致最后結(jié)果錯(cuò)誤。

5.發(fā)現(xiàn)了自己很多語(yǔ)法問題，比如在過程賦值中對(duì)wire類型數(shù)據(jù)進(jìn)行賦值導(dǎo)致錯(cuò)誤，module定義的模塊名稱沒有和文件名稱對(duì)應(yīng)導(dǎo)致錯(cuò)誤等，最終我通過PPT及網(wǎng)絡(luò)途徑解決了這些問題。

在這次實(shí)驗(yàn)中，基本功能全部實(shí)現(xiàn)，并且是我自行制作，拓展功能一，同樣是我自行完成，不過我當(dāng)時(shí)得到的結(jié)果有誤差，實(shí)驗(yàn)后我已經(jīng)發(fā)現(xiàn)了問題，改正了錯(cuò)誤。拓展功能二沒有實(shí)現(xiàn)。

三、對(duì)課程的建議

1.我希望老師以后的實(shí)驗(yàn)過程中能夠有一個(gè)答疑環(huán)節(jié)，在實(shí)驗(yàn)前，我們可以對(duì)預(yù)習(xí)中不懂的部分進(jìn)行提問。

2..希望老師能增加一些課時(shí)，或者給我們一些課外時(shí)間去到實(shí)驗(yàn)室，我們的實(shí)驗(yàn)我自我感覺相對(duì)別的實(shí)驗(yàn)來說難度還是比較大的，我覺得如果有充足的時(shí)間，灑家可以將拓展部分做出來，為自己爭(zhēng)取更好的分?jǐn)?shù)。

第五篇：EDA實(shí)驗(yàn)報(bào)告

EDA

實(shí)驗(yàn)報(bào)告

姓名：湯燦亮 學(xué)號(hào)：2012118060 班級(jí)：1211自動(dòng)化

實(shí)驗(yàn)一 QUARTUS Ⅱ的設(shè)計(jì)流程

一、實(shí)驗(yàn)?zāi)康模?/p>

1、掌握QUARTUSⅡ安裝過程；

2、熟悉QUARTUSⅡ設(shè)計(jì)環(huán)境；

3、掌握QUARTUSⅡ的設(shè)計(jì)過程。

二、實(shí)驗(yàn)內(nèi)容：

用文本輸入法設(shè)計(jì)一個(gè)二進(jìn)制加法器。

三、實(shí)驗(yàn)步驟：

（一）、創(chuàng)建工作文件夾

在windows中新建一個(gè)文件夾（又稱工作庫(kù)或WORK LIBRARY），用于保存設(shè)計(jì)工程項(xiàng)目的有關(guān)文件。注：設(shè)計(jì)工程項(xiàng)目的所有有關(guān)文件不能保存在根目錄下，必須保存在一個(gè)文件夾之下。例如建立的文件夾：E：CNT10

（二）、啟動(dòng)Quartus II 點(diǎn)擊QUARTUSⅡ9.0圖標(biāo)打開QUARTUSⅡ9.0設(shè)計(jì)窗口?；螯c(diǎn)擊QUARTUSⅡ9.0圖標(biāo)打開QUARTUSⅡ9.0設(shè)計(jì)窗口

（三）、設(shè)計(jì)文件輸入

1、打開輸入文件編輯器

點(diǎn)擊菜單Filenew?選擇Verilog HDL file建立一個(gè)文本設(shè)計(jì)文件。用文本輸入法輸入程序。

2、保存文件，文件名同程序的模塊名。后綴.v

（四）、全編譯（邏輯綜合）

1、創(chuàng)建工程

點(diǎn)擊菜單FileNew Project Wizard…….進(jìn)行工程設(shè)置。完成工程文件夾的選定、工程名、頂層設(shè)計(jì)文件名（主程序）、編程器件的選擇等工程設(shè)置。

2、編譯前的相關(guān)設(shè)置設(shè)置

⑴選擇PLD芯片：AssignmenmtsSettingsDevice彈出的窗口中選擇選擇芯片。

⑵選擇配置芯片的工作方式AssignmenmtsSettingsDeviceDevice&Pin Options彈出的窗口中首選General項(xiàng)，在Options欄中選擇Auto-restart-configuration after error.⑶選擇配置芯片和編程方式：AssignmenmtsSettingsDeviceDevice&Pin Options彈出的窗口中選擇Configuration欄，在窗口中設(shè)置配置方式，配置芯片和是否需要生成壓縮的配置文件。

⑷選擇輸出設(shè)置：（1）-（4）項(xiàng)默認(rèn)方式，可以不做任何操作，⑸選擇目標(biāo)器件閑置引腳的狀態(tài)：AssignmenmtsSettingsDeviceDevice&Pin Options彈出的窗口中選擇Unused Pins欄,在窗口中對(duì)閑置的引腳設(shè)置，推薦設(shè)置為As input tri-stated。

3、執(zhí)行全程編譯：ProcessingStart Compilation。完成對(duì)設(shè)計(jì)項(xiàng)目的檢 錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、配置文件生成以及時(shí)序分析。

（五）、功能仿真（或時(shí)序仿真）

建議先做功能仿真，以檢驗(yàn)設(shè)計(jì)項(xiàng)目的邏輯真確性，這樣可以提高設(shè)計(jì)效率。

1、功能仿真設(shè)置：AssignmenmtsSettings彈出的窗口中選擇Simulator Settings。在右邊Simulation mode中選擇 Functional.2、ProcessingGenerate Functional Simulation netlist,生成功能仿真所需的文件。

3、建立波形文件并進(jìn)行功能仿真

⑴FileNew，在窗口中選擇Vector Waveform file打開向量波形文件編輯器。

⑵設(shè)置仿真時(shí)間區(qū)域：可默認(rèn)。一般幾十微妙。時(shí)間區(qū)域過長(zhǎng)，使仿真時(shí)間變長(zhǎng)，影響仿真效率。

⑶在向量波形文件編輯器中添加項(xiàng)目的相關(guān)引腳。原則上是所有引腳，但有的項(xiàng)目引腳很多，可以只添加必要的一些引腳。雙擊向量波形文件編輯器Name欄的空白區(qū)域后，會(huì)彈出一個(gè)“Insert Node or Bus”對(duì)話框，在彈出的對(duì)話框中選擇“Node Finder?”按鈕，則彈出“Node Finder?”對(duì)話框，選擇Filter：Pins：all，然后點(diǎn)擊List，Nodes Found欄將列出所有輸入、輸出端口。選擇要觀察的信號(hào)，點(diǎn)擊“>”命令按鈕加入到觀察目標(biāo)窗口中。選擇OK，則在波形圖中加入了待觀察信號(hào)的圖形。

或者執(zhí)行ViewUtility WindowsNode Finder命令打開Node Finder窗口,在彈出的窗口中將所需引腳拖入波形編輯器中。

⑷編輯輸入波形：對(duì)所有的輸入引腳設(shè)置合適的波形。⑸啟動(dòng)仿真器：ProcessingStart Simulation.⑹觀察分析仿真結(jié)果。仿真結(jié)果保存于文件“Simulation Report”,此文件在仿真完成后會(huì)自動(dòng)彈出。若仿真結(jié)果有出入，重新修改程序，直到仿真結(jié)果沒有問題。

（六）、下載驗(yàn)證：

1、芯片選擇ACEX1KEP1K30QC208-2;

2、引腳鎖定：

3、全編譯；

4、下載線連接：將25針連下一端連接電腦LPT1口，一端連接到編程模塊的DB25接口，再用十針連線一頭插入通用編程模塊JTGA下載接口處，另一頭連接到目標(biāo)芯片的下載接口。

5、打開實(shí)驗(yàn)箱電源，將模式選擇開關(guān)CTRL的（2）（4）（8）撥至ON，使按鍵KD1,KD2，LED1,LED2,LED3,LED4,LED5等有效。

6、下載：ToolsProgrammer,完成下載。

7、撥動(dòng)開關(guān)按鍵KD1,KD2驗(yàn)證電路。

四、實(shí)驗(yàn)程序及仿真結(jié)果

（一）、實(shí)驗(yàn)程序：

時(shí)序仿真結(jié)果：

波形文件及仿真：

五、實(shí)驗(yàn)箱現(xiàn)象描述

注：在程序正確，正確操作實(shí)驗(yàn)箱并成功下載并正常運(yùn)行程序的前提下，現(xiàn)象為：實(shí)驗(yàn)箱上一排設(shè)定的LED燈，分別為4個(gè)表示四位二進(jìn)制碼，一個(gè)表示使能信號(hào)EN，一個(gè)表示復(fù)位信號(hào)RST，一個(gè)表示置數(shù)信號(hào)，一個(gè)進(jìn)位位COUT,高電平時(shí)表示進(jìn)位，四個(gè)用于置數(shù)的燈。EN信號(hào)高電平有效，低電平起保持作用，RST低電平有效，起復(fù)位作用，LOAD信號(hào)低電平有效，起置數(shù)作用。啟動(dòng)實(shí)驗(yàn)箱，讓EN燈亮（高電平），RST燈亮（高電平），LOAD燈亮(高電平)，此時(shí)表示四位二進(jìn)制碼的LED燈分別從0到9計(jì)數(shù)（約為1S記一個(gè)數(shù)），到10的時(shí)候，顯示數(shù)的四個(gè)LED燈表示成0（全滅），進(jìn)位位燈（COUT）閃動(dòng)一次（表示進(jìn)一位），如此反復(fù)。使EN燈熄滅（低電平），顯示數(shù)的燈停止變動(dòng)，保持在它當(dāng)前所表示的數(shù)值?；謴?fù)EN燈亮，繼續(xù)計(jì)數(shù)。使RST燈熄滅（低電平），顯示數(shù)的燈立即變?yōu)槿珳纾ū硎緩?fù)位為0）。設(shè)置任意值，使LOAD燈熄滅（低電平），顯示燈變成設(shè)置的數(shù)值，然后正常計(jì)數(shù)。

六、心得體會(huì)

在這次實(shí)驗(yàn)中，QUARTUS II軟件是英文版的，一下基本功能在第一次中還是不夠熟悉，通過問老師同學(xué)，慢慢的了解到QUARTUS Ⅱ軟件的基本使用方法，以及從編寫程序到下載到實(shí)驗(yàn)箱驗(yàn)證運(yùn)行的基本流程，實(shí)驗(yàn)二用原理圖輸入法設(shè)計(jì)2位頻率計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

1．熟悉和掌握用QUARTUS Ⅱ的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單數(shù)字系統(tǒng)的方法，并通過一個(gè)2位頻率計(jì)的設(shè)計(jì)掌握用EDA軟件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的詳細(xì)流程。2.掌握用EDA技術(shù)的層次化設(shè)計(jì)方法； 3.掌握多個(gè)數(shù)碼管動(dòng)態(tài)顯示的原理與方法

二、實(shí)驗(yàn)內(nèi)容

用原理圖輸入法設(shè)計(jì)一個(gè)2位頻率計(jì)

三、實(shí)驗(yàn)步驟

1.在頂層文件設(shè)計(jì)窗口中設(shè)計(jì)頻率計(jì)，頻率計(jì)的設(shè)計(jì)分成幾部分設(shè)計(jì)，分別是一個(gè)2位十進(jìn)制計(jì)數(shù)器，一個(gè)時(shí)序控制電路，一個(gè)顯示電路模塊。

2.先設(shè)計(jì)2位十進(jìn)制計(jì)數(shù)器，如圖顯示為設(shè)計(jì)好的2位十進(jìn)制計(jì)數(shù)器。

步驟：（1）、點(diǎn)擊file—new，彈出如圖所示窗口，點(diǎn)擊design File中Block diagram/schematic file，再點(diǎn)擊ok即可。（2）、在彈出的bdf文件設(shè)計(jì)窗口中設(shè)計(jì)所需的設(shè)計(jì)，設(shè)計(jì)完成后，點(diǎn)擊編譯按鈕，編譯無(wú)誤后，再進(jìn)行時(shí)序仿真。

結(jié)果如圖：

（3）、即可點(diǎn)擊file—created/update—create symbol files for current file.生成元件符號(hào)，供高層次設(shè)計(jì)調(diào)用。注意：需要獨(dú)立建立工程，2位十進(jìn)制計(jì)數(shù)器的工程名和bdf文件名都為counter8。

3、設(shè)計(jì)時(shí)序控制電路，設(shè)計(jì)步驟與設(shè)計(jì)2位類似，設(shè)計(jì)完成后，一樣需要設(shè)計(jì)文件符號(hào)供高層次設(shè)計(jì)調(diào)用，如圖為設(shè)計(jì)好的時(shí)序控制電路。

4.在頂層設(shè)計(jì)窗口中設(shè)計(jì)頂層設(shè)計(jì)，最終的設(shè)計(jì)如圖

進(jìn)行時(shí)序仿真無(wú)誤后進(jìn)行波形仿真，結(jié)果如圖：

可以從波形仿真中看出，當(dāng)輸入的待測(cè)信號(hào)的周期為410ns的時(shí)候，所測(cè)的的頻率的最后兩位為39。

四、試驗(yàn)箱驗(yàn)證及現(xiàn)象描述

引腳正確設(shè)定并正確下載到試驗(yàn)箱后，調(diào)節(jié)待測(cè)信號(hào)頻率，當(dāng)輸入為4hz時(shí)，數(shù)碼管上顯示04，當(dāng)輸入為8hz,數(shù)碼管上顯示08，當(dāng)輸入為16HZ時(shí)，數(shù)碼管

上顯示為16，當(dāng)輸入為128hz時(shí)，數(shù)碼管上顯示為28。

五、心得體會(huì)

這次實(shí)驗(yàn)中，按照書上面的接線圖，完成基本的接線，然后在電腦上面設(shè)計(jì)原理圖，進(jìn)行實(shí)驗(yàn)的測(cè)試，掌握用EDA技術(shù)的層次化設(shè)計(jì)方法，在實(shí)驗(yàn)中也出現(xiàn)過點(diǎn)失誤，軟件運(yùn)行出錯(cuò)，經(jīng)過檢查，發(fā)現(xiàn)軟件沒有破解，在實(shí)驗(yàn)中還是要注意小細(xì)節(jié)。

實(shí)驗(yàn)三簡(jiǎn)易正弦波信號(hào)發(fā)生器設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

１、進(jìn)一步熟悉QuartusII設(shè)計(jì)流程；

２、熟悉LMP_ROM與ＦＰＧＡ硬件資源的使用方法。３、熟悉SignalTap II嵌入式邏輯分析儀的使用方法。

二、實(shí)驗(yàn)內(nèi)容

用原理圖設(shè)計(jì)一個(gè)簡(jiǎn)易的正弦波信號(hào)發(fā)生器。

三、實(shí)驗(yàn)步驟

1.建立一個(gè)工程，取名為SIN_GNT。

2.生成.mif文件，用直接編輯法。點(diǎn)擊file—new—memory file—memory initialization file,點(diǎn)擊OK，選number為128位，word size為8位，點(diǎn)擊ok,填寫 表格，結(jié)果如圖

3.以原理圖方式對(duì)LPM_ROM進(jìn)行設(shè)置和調(diào)用，在工程原理圖編輯窗中雙擊，出現(xiàn)symbol框圖中點(diǎn)擊megawizard plug-in manager,在所示窗口中點(diǎn)擊memory compiler的ROM:1-PORT,取文件名為ROM78，正弦波數(shù)據(jù)初始化文件選擇DATA7X8.mif，即可生成正弦信號(hào)數(shù)據(jù)存儲(chǔ)器ROM，如圖所示

4.用原理圖方式對(duì)7為計(jì)數(shù)器LPM模塊，方法與制作ROM78模塊類似，如圖所示

5.新建一個(gè)原理圖設(shè)計(jì)窗口，取名為SIN_GNT,在窗口里面設(shè)計(jì)所需的電路，結(jié)果如圖，進(jìn)行時(shí)序仿真，無(wú)誤后建立波形文件，結(jié)果如圖

由圖可知，在時(shí)間脈沖的作用下，AR計(jì)數(shù)，相對(duì)于的，Q也從正弦信號(hào)數(shù)據(jù)存儲(chǔ)器ROM中輸出相對(duì)應(yīng)的數(shù)值，由這兩項(xiàng)，這可以在示波器上輸出正弦波。

四、心得體會(huì)

在實(shí)驗(yàn)中，LPM 是參數(shù)可設(shè)置模塊庫(kù)Library of Parameterized Modules 的英語(yǔ)縮寫，Altera 提供的可參數(shù)化宏功能模塊和LPM 函數(shù)均基于Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera 特定器件的硬件功能。例如各類片上存儲(chǔ)器、DSP 模塊、LVDS 驅(qū)動(dòng)器、嵌入式PLL 以及SERDES 和DDIO 電路模塊等等。這些可以以圖形或硬件描述語(yǔ)言模塊形式方便調(diào)用的宏功能塊，使得基于EDA 技術(shù)的電子設(shè)計(jì)的效率和可靠性有了很大的提高LPM可實(shí)現(xiàn)基于LPM的流水線的累加器的設(shè)計(jì)，邏輯數(shù)據(jù)采樣電路設(shè)計(jì)，簡(jiǎn)易正弦信號(hào)發(fā)生器的設(shè)計(jì)

實(shí)驗(yàn)四用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、熟悉狀態(tài)機(jī)的作用及設(shè)計(jì)方法；

2、學(xué)習(xí)用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)，并對(duì)其進(jìn)行仿真和硬件測(cè)試。

二、實(shí)驗(yàn)原理

序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果與檢測(cè)器預(yù)先設(shè)置的碼相同，則輸出為1，否則輸出為0。

三、實(shí)驗(yàn)內(nèi)容

設(shè)計(jì)一個(gè)序列檢測(cè)器，對(duì)1110010進(jìn)行檢測(cè)，對(duì)設(shè)計(jì)進(jìn)行仿真測(cè)試并給出仿 真波形。

四、實(shí)驗(yàn)步驟

（1）運(yùn)行軟件，創(chuàng)建一個(gè)工程，取名為SHCK，打開文本文件編輯窗口，輸入編寫好的程序，如圖所示。

取名為shiyan4，保存生成shiyan4.v文件。

（2）編譯，時(shí)序仿真，直至無(wú)錯(cuò)誤。

（3）建立波形文件，保存，取名為SHCK。設(shè)置各個(gè)需要的設(shè)置的參數(shù)，仿真時(shí)間設(shè)置為50us,時(shí)鐘信號(hào)周期為4us,復(fù)位信號(hào)高電平有效，一般情況保持低電平，設(shè)置輸入信號(hào)DIN含有輸入數(shù)據(jù)段如圖1110010，如圖所示

（4）點(diǎn)擊波形仿真，結(jié)果如圖

由仿真結(jié)果可以看出，只有當(dāng)輸入完整的1110010時(shí)，輸出信號(hào)才是高電平。（5）點(diǎn)擊tools—netlist viewers—state machine viewers,查看狀態(tài)轉(zhuǎn)換表。

四、心得體會(huì)

通過本次實(shí)驗(yàn)掌握了如何用Verilog HDL語(yǔ)言實(shí)現(xiàn)狀態(tài)機(jī)的原理，運(yùn)用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)，進(jìn)一步掌握了課堂上所學(xué)到的知識(shí)，但同時(shí)充分的感覺到了自己的不足之處，今后一定要加強(qiáng)自己弱勢(shì)方面的學(xué)習(xí)，用心學(xué)好EDA教科書上的知識(shí)，并抽時(shí)間在課外進(jìn)行深入地學(xué)習(xí)，相信下次試驗(yàn)情況會(huì)有很大程度的改觀