第一篇：2014-2015第一學(xué)期數(shù)字邏輯電路期末總結(jié)

2014-2015第一學(xué)期數(shù)字邏輯電路期末總結(jié)：

1、數(shù)字邏輯電路的基本概念、基本和復(fù)合邏輯運(yùn)算、基本邏輯分析方法（含化簡(jiǎn)和變換的方法）；

2、基本硬件單元（如OD門、TSL門、傳輸門的等的特點(diǎn)和用途）；

3、組合電路分析（SSI、MSI（重點(diǎn)譯碼器、7段顯示器（共陰和共陽）和數(shù)據(jù)選擇器、數(shù)值比較器74LS85、加法器74HC283 如4.4.32等））、設(shè)計(jì)（MSI，重點(diǎn)譯碼器和數(shù)據(jù)選擇器（3+1）個(gè)變量的情況也要掌握）； 重點(diǎn)掌握MSI的相關(guān)習(xí)題和內(nèi)容。（參見上課布置的習(xí)題）。同時(shí)在組合電路的設(shè)計(jì)中考慮將基于SSI/MSI的設(shè)計(jì)演變?yōu)榛贔PGA的設(shè)計(jì)方案。參見習(xí)題。

4、觸發(fā)器和鎖存器（特點(diǎn)和應(yīng)用場(chǎng)合），突出雙穩(wěn)態(tài)的特點(diǎn)，包括SR、JK、D、T和T'的特點(diǎn)和相互轉(zhuǎn)換（可不考慮SR的轉(zhuǎn)換），會(huì)畫波形（尤其是JK和D，如習(xí)題5.4.6（也可看作時(shí)序電路分析）5.4.3 6.2.2）；包括上課補(bǔ)充的重點(diǎn)例題等。

5、時(shí)序電路（同步）分析（突出狀態(tài)循環(huán)、周期性），移位寄存器實(shí)現(xiàn)串并轉(zhuǎn)換等。而時(shí)序電路設(shè)計(jì)主要是串行序列檢測(cè)、串行奇偶校驗(yàn)、串行加法等應(yīng)用狀態(tài)圖的設(shè)計(jì)及編碼、計(jì)數(shù)器（74LVC161、163、192）及其HDL描述和狀態(tài)圖設(shè)計(jì)及其HDL描述,HDL 描述主要包括計(jì)數(shù)器和狀態(tài)機(jī)的描述（P306 6.6.3節(jié)）習(xí)題：6.6.2 6.6.3 6.6.6

6、FPGA和實(shí)驗(yàn)的基本步驟和方法，重點(diǎn)突出功能仿真的步驟和顯示現(xiàn)象。

下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是。A.FPGA全稱為復(fù)雜可編程邏輯器件；

B.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；

C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；

D.FPGA更適合完成各種算法和組合邏輯, CPLD更適合于完成時(shí)序邏輯。

在VerilogHDL的always塊中，阻塞式賦值語句和非阻塞賦值語句執(zhí)行過程的主要區(qū)別是阻塞賦值語句是立即執(zhí)行，非阻塞是多條費(fèi)阻塞賦值語句運(yùn)算結(jié)束時(shí)，才同時(shí)并行完成賦值語句。

基于FPGA的設(shè)計(jì)流程大體可分為design 設(shè)計(jì)輸入-->綜合、功能仿真-->fit 適配-->時(shí)序分析、時(shí)序仿真、編程和下載配置 4個(gè)步驟。

第二篇：數(shù)字邏輯電路學(xué)習(xí)總結(jié)

數(shù)字邏輯電路學(xué)習(xí)總結(jié)

學(xué)

號(hào)：

、姓

名：

學(xué)

院：

專

業(yè)：

數(shù)字邏輯電路學(xué)習(xí)總結(jié)

經(jīng)過一學(xué)期的學(xué)習(xí)，我對(duì)數(shù)字邏輯電路這門課程總結(jié)如下： 一：數(shù)字邏輯電路緒論及基礎(chǔ)

1．?dāng)?shù)字信號(hào)與模擬信號(hào)的區(qū)別（數(shù)值和時(shí)間的連續(xù)性與不連續(xù)性）2．?dāng)?shù)字電路特點(diǎn):電路結(jié)構(gòu)簡(jiǎn)單，便于集成化；工作可靠，抗干擾能力強(qiáng)；信息便于長(zhǎng)期保存和加密；產(chǎn)品系列全，通用性強(qiáng)，成本低；可進(jìn)行數(shù)字運(yùn)算和邏輯運(yùn)算。

3．?dāng)?shù)制轉(zhuǎn)換（二進(jìn)制、八進(jìn)制、十六進(jìn)制、8421BCD碼）

十～二：右→左，每三位構(gòu)成一位八進(jìn)制，不夠補(bǔ)0

二～八：右←左，每一位構(gòu)成三位二進(jìn)制

八～二：右→左，每四位構(gòu)成一位十六進(jìn)制，不夠補(bǔ)0

十六～二：右 →左，每一位構(gòu)成一位二進(jìn)制

十～8421BCD：每一位組成8421BCD碼 4．二進(jìn)制運(yùn)算（0+0=0，0+1=1，1+1=1 0）

5．基本邏輯門（與門、或門、非門、與非門、或非門、異或、同或）

與門：F=ABC

或門：F=A+B+C

非門：F|

與非門：（AB）| 或非門：F=（A+B）| 異或門：F=A|B+AB|=A（+）B 同或門：F=AB+A|B|=A（*）B 6．邏輯代數(shù)基本公式及定理

7．最大項(xiàng)與最小項(xiàng)（為互補(bǔ)關(guān)系）8．邏輯函數(shù)化簡(jiǎn)（代數(shù)法和卡諾圖法）卡諾圖包圍圈盡量大，個(gè)數(shù)盡量小，要全部包圍，包含2^n個(gè)方格

二：組合邏輯電路

1.組合邏輯電路的分析與設(shè)計(jì)

任一時(shí)刻的輸出只取決于同一時(shí)刻輸入狀態(tài)的組合，而與電路原有的狀態(tài)無關(guān)的電路

分析：寫出表達(dá)式，列出真值表，根據(jù)化簡(jiǎn)函數(shù)式說明邏輯功能 設(shè)計(jì)：列出真值表，寫出邏輯函數(shù)，化簡(jiǎn)，畫邏輯圖 2.半加器與全加器的區(qū)別（考慮是否進(jìn)位）

3.編碼器（二～十進(jìn)制編碼器P120、優(yōu)先編碼器P134）8-3優(yōu)先編碼器

10-4優(yōu)先譯碼器

4.譯碼器（二進(jìn)制編碼器P140、二至十進(jìn)制譯碼器P143）3-8譯碼器

5.數(shù)據(jù)選擇器

4選1數(shù)據(jù)選擇器 8選1數(shù)據(jù)選擇權(quán)

三：觸發(fā)器

1.觸發(fā)器 邏輯功能可分：

RS觸發(fā)器 D觸發(fā)器 JK觸發(fā)器 T觸發(fā)器 T’觸發(fā)器 觸發(fā)方式可分：

電平觸發(fā)器 邊沿觸發(fā)器 主從觸發(fā)器 電路結(jié)構(gòu)可分：

基本RS觸發(fā)器 同步觸發(fā)器 維持阻塞觸發(fā)器 主從觸發(fā)器 邊沿觸發(fā)器 2.觸發(fā)器的轉(zhuǎn)換

公式法和圖形法（了解觸發(fā)器的邏輯符號(hào)，對(duì)比表達(dá)式的特性，畫出邏輯圖）

說明：真值表

表達(dá)式

約束條件

CP脈沖有效區(qū)

實(shí)現(xiàn)的功能

各觸發(fā)器的轉(zhuǎn)換波形圖的畫法 四：時(shí)序邏輯電路

1.同步時(shí)序邏輯電路的分析與設(shè)計(jì)

分析：確定電路組成→寫出輸出函數(shù)和激勵(lì)函數(shù)的表達(dá)式→電路的次態(tài)方程→作狀態(tài)表和狀態(tài)圖→做出波形圖→功能描述→檢查電路是否能自啟動(dòng)

設(shè)計(jì)：確定輸入、輸出及電路狀態(tài)來寫出原始狀態(tài)表和原始狀態(tài)圖化簡(jiǎn)原始狀態(tài)表（可用卡諾圖化簡(jiǎn)）→進(jìn)行狀態(tài)賦值（寫出真值表）→選擇觸發(fā)器

2.異步時(shí)序邏輯電路分析

寫出激勵(lì)函數(shù)表達(dá)式→寫出電路的次態(tài)方程組→作狀態(tài)表→做時(shí)序圖，說明電路功能

3.計(jì)數(shù)器

同步計(jì)數(shù)器：同CP

異步計(jì)數(shù)器：不同CP 寫出時(shí)序方程、輸出方程、驅(qū)動(dòng)方程→次態(tài)方程→狀態(tài)計(jì)算，列出狀態(tài)表→畫出狀態(tài)圖

功能描述：其實(shí)數(shù)字電路在我們生活中有很大的作用，在人們的日常生活中，常用的計(jì)算機(jī)，電視機(jī)，音響系統(tǒng)，視頻記錄設(shè)備，長(zhǎng)途電話等電子設(shè)備或電子系統(tǒng)，無不采用數(shù)字電路或數(shù)字系統(tǒng)數(shù)字電子技術(shù)的應(yīng)用。關(guān)于數(shù)制和碼制學(xué)習(xí)，主要涉及進(jìn)制之間的變換，轉(zhuǎn)換等。當(dāng)然也強(qiáng)調(diào)了二進(jìn)制的各種運(yùn)算，以及源碼反碼補(bǔ)碼運(yùn)用等。幾種常用的編碼，我們主要學(xué)的是BCD碼，還有余3碼。

如果說關(guān)于數(shù)制和碼制學(xué)習(xí)還看不出和數(shù)字電路有何關(guān)系，接下來的邏輯代數(shù)基礎(chǔ)這章更加靠近我們之后的數(shù)字電路學(xué)習(xí)了，對(duì)于數(shù)制僅僅只是工具。各種真值表，門電路，邏輯方程等等都全面。本章也有很多需要去記憶的公式定理，比方說基本公式，常用公式以及邏輯代數(shù)的基本定理等等。

邏輯函數(shù)的表示方法有這幾種：

1、邏輯真值表

2、邏輯函數(shù)式

3、邏輯圖

4、波形圖，這些表示方法之間是可以互相轉(zhuǎn)換的。

邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式，最小項(xiàng)和最大項(xiàng)，我們用最小項(xiàng)用的是最多。由于隨著課程學(xué)習(xí)的深入我們遇到的邏輯函數(shù)表達(dá)式越來越復(fù)雜，自然需要化簡(jiǎn)來實(shí)現(xiàn)公式的簡(jiǎn)化，電路的簡(jiǎn)化，于是我們學(xué)習(xí)到了卡諾圖化簡(jiǎn)法，用卡諾圖化簡(jiǎn)法大大提高了我們化簡(jiǎn)的效率和準(zhǔn)確率。

在一些實(shí)際電路中我們并不需要一些變量，這些變量或許會(huì)影響我的結(jié)果或者也不影響，這些變量統(tǒng)稱為無關(guān)項(xiàng)，在函數(shù)表達(dá)式中我們稱之為約束項(xiàng)和任意項(xiàng)。對(duì)于無關(guān)變量的作用，通常用于化簡(jiǎn)以及之后的消除競(jìng)爭(zhēng)——冒險(xiǎn)現(xiàn)象等。

我們有了邏輯代數(shù)這一直接數(shù)字電路基礎(chǔ)，之后的組合邏輯電路和時(shí)序邏輯電路的分析和設(shè)計(jì)，便更加明確和邏輯。

組合邏輯電路學(xué)習(xí)我們才真正意義上開始接觸邏輯電路。組合邏輯電路的邏輯功能是任意時(shí)刻的輸出僅僅決定于該時(shí)刻的輸入；電路結(jié)構(gòu)則是不含有記憶器件。邏輯功能的描述和之前學(xué)習(xí)表示方法一致，真值表，邏輯方程，邏輯圖和波形圖。對(duì)于組合邏輯電路分析方法則是：①逐條寫出電路輸入到輸出的邏輯函數(shù)式；②用公式化簡(jiǎn)法和卡諾圖化簡(jiǎn)法讓函數(shù)式化簡(jiǎn)；③為了更加直觀可以轉(zhuǎn)換為真值表形式；④最后分析結(jié)果。組合邏輯的設(shè)計(jì)方法步驟：先邏輯抽象，再寫邏輯函數(shù)式，然后選擇器件類型，轉(zhuǎn)化適當(dāng)形式。

主要的基本組合邏輯電路不多，比如：普通編碼器，優(yōu)化編碼器，譯碼器，顯示譯碼器，數(shù)據(jù)選擇器，加法器（全加器，半加器，一位加法器，多位加法器，多元加法器，超前進(jìn)位加法器），數(shù)值比較器等等。這些都是我們很常用而且很基本的組合邏輯電路。

對(duì)于組合邏輯電路中，競(jìng)爭(zhēng)——冒險(xiǎn)現(xiàn)象可以通過接入濾波電容，引入選通脈沖和修改邏輯設(shè)計(jì)來實(shí)現(xiàn)消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。

第三篇：數(shù)字邏輯電路實(shí)驗(yàn)報(bào)告

數(shù)字邏輯電路設(shè)計(jì)

--多功能數(shù)字鐘

學(xué)院：計(jì)算機(jī)科學(xué)與通信工程 專業(yè)： 姓名： 學(xué)號(hào)：

指導(dǎo)老師：

江蘇大學(xué)計(jì)算機(jī)10 數(shù)字邏輯電路設(shè)計(jì)報(bào)告

多功能數(shù)字鐘

一、設(shè)計(jì)任務(wù)及要求

（1）擁有正常的時(shí)、分、秒計(jì)時(shí)功能。

（2）能利用實(shí)驗(yàn)板上的按鍵實(shí)現(xiàn)校時(shí)、校分及清零功能。（3）能利用實(shí)驗(yàn)板上的揚(yáng)聲器做整點(diǎn)報(bào)時(shí)。（4）鬧鐘功能

（5）在MAXPLUS II 中采用層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。

（6）在完成全部電路設(shè)計(jì)后在實(shí)驗(yàn)板上下載，驗(yàn)證設(shè)計(jì)課題的正確性。

二、多功能數(shù)字鐘的總體設(shè)計(jì)和頂層原理圖

作為根據(jù)總體設(shè)計(jì)框圖，可以將整個(gè)系統(tǒng)分為六個(gè)模塊來實(shí)現(xiàn)，分別是計(jì)時(shí)模塊、校時(shí)模塊、整點(diǎn)報(bào)時(shí)模塊、分頻模塊、動(dòng)態(tài)顯示模塊及鬧鐘模塊。

江蘇大學(xué)計(jì)算機(jī)10 數(shù)字邏輯電路設(shè)計(jì)報(bào)告

（1）計(jì)時(shí)模塊

該模塊使用74LS160構(gòu)成的一個(gè)二十四進(jìn)制和兩個(gè)六十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)，構(gòu)成數(shù)字鐘的基本框架。二十四進(jìn)制計(jì)數(shù)器用于計(jì)時(shí)，六十進(jìn)制計(jì)數(shù)器用于計(jì)分和秒。只要給秒計(jì)數(shù)器一個(gè)1HZ的時(shí)鐘脈沖，則可以進(jìn)行正常計(jì)時(shí)。分計(jì)數(shù)器以秒計(jì)數(shù)器的進(jìn)位作為計(jì)數(shù)脈沖。

用兩個(gè)74160連成24進(jìn)制的計(jì)數(shù)器，原圖及生成的器件如下：

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（2）校時(shí)模塊

校時(shí)模塊設(shè)計(jì)要求實(shí)現(xiàn)校時(shí)，校分以及清零功能。

*按下校時(shí)鍵，小時(shí)計(jì)數(shù)器迅速遞增以調(diào)至所需要的小時(shí)位。*按下校分鍵，分計(jì)數(shù)器迅速遞增以調(diào)至所需要的分位。*按下清零鍵，將秒計(jì)數(shù)器清零。

注意事項(xiàng)：① 在校分時(shí)，分計(jì)數(shù)器的計(jì)數(shù)不應(yīng)對(duì)小時(shí)位產(chǎn)生影響，因而需要屏蔽此時(shí)分計(jì)數(shù)器的進(jìn)位信號(hào)以防止小時(shí)計(jì)數(shù)器計(jì)數(shù)。

② 利用D觸發(fā)器進(jìn)行按鍵抖動(dòng)的消除，因?yàn)镈觸發(fā)器是邊沿觸發(fā)，在除去時(shí)鐘邊沿到來前一瞬間之外的絕大部分時(shí)間都不接受輸入，可以消除抖動(dòng)。

③ 計(jì)時(shí)采用1HZ的脈沖驅(qū)動(dòng)計(jì)數(shù)器計(jì)數(shù)，而校時(shí)則需要較高頻率的信號(hào)驅(qū)動(dòng)以達(dá)到快速校時(shí)的目的。因此這兩種脈沖信號(hào)就需要兩路選擇器進(jìn)行選擇，條件即為是否按鍵。

注：D觸發(fā)器用于按鍵的消抖，接更高的頻率用于校時(shí)和校分，二路選擇器用于區(qū)分是正常計(jì)時(shí)還是校時(shí)。

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數(shù)字，6次一個(gè)循環(huán)，形成一個(gè)掃描序列。利用人眼的視覺暫留則可以同步顯示6個(gè)數(shù)字。

注：

CLK為時(shí)鐘信號(hào)，S為計(jì)數(shù)器的小時(shí)，F(xiàn)為分，M為秒，SELOUT為六路選擇器，選擇哪個(gè)數(shù)碼管工作，SEGOUT為七段譯碼器，使數(shù)碼管顯示數(shù)字。

器件（6）鬧鐘模塊

注意事項(xiàng)：① 設(shè)定的鬧鐘的時(shí)間應(yīng)使用新的計(jì)數(shù)器進(jìn)行存儲(chǔ)，與正常的計(jì)時(shí)互不干擾。

② 與正常計(jì)時(shí)狀態(tài)的顯示切換。可以設(shè)定一個(gè)按鍵，用于選擇是將計(jì)時(shí)時(shí)間還是將鬧鐘時(shí)間送至動(dòng)態(tài)顯示模塊。

③ 應(yīng)實(shí)現(xiàn)一個(gè)比較模塊，當(dāng)計(jì)時(shí)到與鬧鐘時(shí)間相等時(shí)，則驅(qū)動(dòng)揚(yáng)聲器鳴叫。

④ 鬧鐘響聲應(yīng)限定在一定時(shí)間內(nèi)，且在這段時(shí)間內(nèi)應(yīng)隨時(shí)可以通過按鍵取消鬧時(shí)狀態(tài)。

鬧鐘調(diào)時(shí)和分以及正常計(jì)時(shí)與鬧鐘定時(shí)之間的選擇原圖及生成的器件如下：

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注：

輸入端CLK為時(shí)鐘信號(hào)，SD清零，NAOZHONG是使計(jì)數(shù)器正常計(jì)時(shí)和鬧鐘定時(shí)界面的切換，SE調(diào)鬧鐘的小時(shí)，SD調(diào)鬧鐘的分，輸出端即為鬧鐘的小時(shí)和分。

鬧鐘界面和正常計(jì)時(shí)界面的轉(zhuǎn)換器件如下：

注：

S表示計(jì)時(shí)器的時(shí)，F(xiàn)表示計(jì)時(shí)器的分，M表示計(jì)數(shù)器的秒；

SS表示鬧鐘的時(shí)，F(xiàn)F表示鬧鐘的分；Q為計(jì)時(shí)和鬧鐘兩個(gè)界面的切換開關(guān)，ABC為輸出的時(shí)間。

正常計(jì)時(shí)時(shí)間和設(shè)定鬧鐘時(shí)間的比較器件如下：

注：

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use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_06 is port(clk:in std_logic;

clear:in std_logic;

c:out std_logic;

k1,k0:out std_logic_vector(3 downto 0));

end cnt60_06;architecture cnt of cnt60_06 is signal q1,q0:std_logic_vector(3 downto 0);begin

process(clk,clear)

begin

if(clear='1')then

q1<=“0000”;q0<=“0000”;c<='0';

else

if(clk'event and clk='1')then

if(q1=“0101” and q0=“1001”)then-----到59

q1<=“0000”;q0<=“0000”;c<='1';

elsif(q1<“0101” and q0=“1001”)then

q0<=“0000”;q1<=q1+'1';c<='0';

elsif(q0<“1001”)then

q0<=q0+'1';

end if;

end if;

end if;

k1<=q1;

k0<=q0;

end process;end cnt;

用VHDL語言寫的報(bào)時(shí)器源代碼如下：

library ieee;use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;entity alert_06 is port(f1,f0,m1,m0:in std_logic_vector(3 downto 0);

siga,sigb:out std_logic);

end alert_06;

architecture a of alert_06 is begin siga<='1'when(f1=“0101” and f0=“1001” and m1=“0101” and(m0=“0000” or m0=“0010” or m0=“0100” or m0=“0110” or m0=“1000”))else'0';

0

江蘇大學(xué)計(jì)算機(jī)10 數(shù)字邏輯電路設(shè)計(jì)報(bào)告

port(clk:in std_logic;

s :in std_logic_vector(7 downto 0);

f :in std_logic_vector(7 downto 0);

m :in std_logic_vector(7 downto 0);

selout:out std_logic_vector(5 downto 0);

segout:out std_logic_vector(6 downto 0));end display_06;

architecture a of display_06 is signal number:std_logic_vector(3 downto 0);signal sel

:std_logic_vector(5 downto 0);signal seg

:std_logic_vector(6 downto 0);signal q

:std_logic_vector(2 downto 0);begin a:process(clk)begin if(clk'event and clk='1')then q<=q+1;end if;end process a;process(q)begin case q is

when“000”=>sel<=“000001”;when“001”=>sel<=“000010”;when“010”=>sel<=“000100”;

when“011”=>sel<=“001000”;when“100”=>sel<=“010000”;when“101”=>sel<=“100000”;when others=>sel<=“000000”;end case;end process;

process begin if sel =“000001”then

number<=m(3 downto 0);elsif sel=“000010”then

number<=m(7 downto 4);elsif sel=“000100”then

number<=f(3 downto 0);elsif sel=“001000”then

number<=f(7 downto 4);

江蘇大學(xué)計(jì)算機(jī)10 數(shù)字邏輯電路設(shè)計(jì)報(bào)告

end switch_06;

architecture a of switch_06 is begin process(Q,s,ss,f,ff,m)Begin

if(Q='1')then

A<=ss;B<=ff;C<=“00000000”;

else

A<=s;B<=f;C<=m;

end if;

end process;

end a;正常計(jì)時(shí)時(shí)間和設(shè)定的鬧鐘時(shí)間之間的比較的源代碼如下：

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comp_06 is port(s,ss,f,ff:in std_logic_vector(7 downto 0);d:out std_logic;Q:in std_logic);end comp_06;architecture behavior of comp_06 is

begin process(Q,s,ss,f,ff)begin if(rising_edge(Q))then if(s=ss and f=ff)then d<='1';

else d<='0';end if;end if;end process;end behavior;

第四篇：數(shù)字邏輯電路實(shí)驗(yàn)報(bào)告

《數(shù)字邏輯電路》實(shí)驗(yàn)報(bào)告

第次實(shí)驗(yàn)：

姓名：

學(xué)號(hào)：

級(jí)系班

郵箱：

時(shí)間：

正文（由下面八項(xiàng)內(nèi)容評(píng)定每次實(shí)驗(yàn)報(bào)告成績(jī)）

一、實(shí)驗(yàn)?zāi)康谋敬螌?shí)驗(yàn)預(yù)期要學(xué)習(xí)到的知識(shí)、方法等

二、實(shí)驗(yàn)原理（背景知識(shí)）

本次實(shí)驗(yàn)需要的理論知識(shí)背景、實(shí)驗(yàn)環(huán)境和工具等前期準(zhǔn)備知識(shí)，預(yù)習(xí)時(shí)完成的引導(dǎo)性實(shí)驗(yàn)內(nèi)容一般在此有所體現(xiàn)。

三、實(shí)驗(yàn)器材/環(huán)境

本次實(shí)驗(yàn)中使用的硬件器材和軟件環(huán)境

四、實(shí)驗(yàn)設(shè)計(jì)思路（驗(yàn)收實(shí)驗(yàn)）

驗(yàn)收實(shí)驗(yàn)的設(shè)計(jì)流程圖/卡諾圖/真值表/代碼等或其他

五、實(shí)驗(yàn)過程（驗(yàn)收實(shí)驗(yàn)的過程）

充分截圖，詳細(xì)說明實(shí)驗(yàn)過程步驟等

六、實(shí)驗(yàn)結(jié)果

簡(jiǎn)單介紹本次實(shí)驗(yàn)完成的工作，學(xué)到的知識(shí)等。

七、實(shí)驗(yàn)中遇到的問題及解決方案

請(qǐng)將已經(jīng)解決的問題寫在這里，沒有解決的問題也可以保留在這里，但是可能不能立即得到回答，沒有得到回答的問題請(qǐng)?jiān)谙乱淮握n時(shí)向老師和助教當(dāng)面提問。

八、實(shí)驗(yàn)的啟示/意見和建議

1對(duì)本課程或本次實(shí)驗(yàn)的意見建議等，如：實(shí)驗(yàn)內(nèi)容難度，實(shí)驗(yàn)時(shí)間安排，如何提高實(shí)驗(yàn)效果等。

2對(duì)本次實(shí)驗(yàn)內(nèi)容你有沒有讓同學(xué)更有興趣的建議，或者如何才能讓你對(duì)本次實(shí)驗(yàn)更有興趣？

3你有好的與本次實(shí)驗(yàn)有關(guān)的實(shí)驗(yàn)內(nèi)容建議嗎？比如在日常的學(xué)習(xí)和生活中遇到的，可以轉(zhuǎn)換為實(shí)驗(yàn)的內(nèi)容？

我們將非常感謝你給我們提出意見和建議，這將使我們的課程更加生動(dòng)有效。

附：本次實(shí)驗(yàn)?zāi)憧偣灿昧硕嚅L(zhǎng)時(shí)間？包括預(yù)習(xí)時(shí)間、和課堂完成時(shí)間。（請(qǐng)大家如實(shí)統(tǒng)計(jì)，時(shí)間長(zhǎng)短不影響本次實(shí)驗(yàn)的成績(jī)。這個(gè)主要用于統(tǒng)計(jì)大家的工作時(shí)間，粗略確定實(shí)驗(yàn)的難度，為我們以后的實(shí)驗(yàn)設(shè)計(jì)提供參考。）

感謝大家的觀看和支持！

第五篇：《數(shù)字邏輯電路》課程教學(xué)大綱

《數(shù)字邏輯電路》課程教學(xué)大綱

第一章 數(shù)制與編碼

在數(shù)字電路和計(jì)算機(jī)中，只用0和1兩種符號(hào)來表示欣喜，參與運(yùn)算的數(shù)也是由0和1構(gòu)成的，即二進(jìn)制數(shù)。考慮到人類計(jì)數(shù)習(xí)慣，在計(jì)算機(jī)操作時(shí)，一般都要把輸入的十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)后再由計(jì)算機(jī)處理；而計(jì)算機(jī)處理的二進(jìn)制結(jié)構(gòu)也需要轉(zhuǎn)換為便于人類識(shí)別的十進(jìn)制數(shù)然后顯示出來，因此，需要學(xué)習(xí)不同的數(shù)值及轉(zhuǎn)換方法。

通過這一章的學(xué)習(xí)，學(xué)習(xí)者要理解數(shù)字電路的特點(diǎn)以及幾種數(shù)制之間的轉(zhuǎn)換方法 進(jìn)一步學(xué)習(xí)后續(xù)內(nèi)容打好基礎(chǔ)；

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：8學(xué)時(shí)）： §1.1 概述

§1.2 數(shù)制與編碼 §1.3 編碼

第二章 邏輯代數(shù)

本章主要介紹邏輯代數(shù)的基本定理和定律，常用公式及三大規(guī)則（代入、反演、對(duì)偶）。

通過本章的學(xué)習(xí)熟悉邏輯代數(shù)的各種表示方法（真值表、表達(dá)式及邏輯圖等），理解各種邏輯門的圖形符號(hào)，理解最小項(xiàng)的基本概念及標(biāo)準(zhǔn)與或式的表示方法。掌握邏輯代數(shù)變換技巧及邏輯代數(shù)化簡(jiǎn)方法。

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：8學(xué)時(shí)）： §2.1 邏輯代數(shù)的基本概念 §2.2 邏輯代數(shù)的運(yùn)算法則 §2.3 邏輯代數(shù)的表達(dá)式 §2.4 邏輯代數(shù)的公式簡(jiǎn)化法

第三章 門電路

本章介紹典型TTL集成電路的基本工作原理，典型TTL與非門主要外部特性（電壓傳輸特性、輸入特性、輸出特性），OC門和TS門的圖形符號(hào)及邏輯功能，及其正確應(yīng)用的注意事項(xiàng)。

要了解典型TTL集成電路的基本工作原理，要求掌握典型TTL與非門主要外部特性（電壓傳輸特性、輸入特性、輸出特性），熟悉一些主要參數(shù)，理解OC門和TS門的圖形符號(hào)及邏輯功能，了解其正確應(yīng)用及注意事項(xiàng)。了解MOS門電路（特別是CMOS門電路）的構(gòu)成，熟悉邏輯特性。

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：8學(xué)時(shí)）： §3.1 概述

§3.2 體二極管和三極管的開關(guān)特性 §3.3 分立元件門 §3.4 TTL集成門

§3.5 其他類型的雙極型集成電路 §3.6 MOS集成們

第四章 組合邏輯電路

本章主要介紹了掌握組合邏輯電路的分析方法，一些常用的組合邏輯電路，如加法器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器等，以及半導(dǎo)體數(shù)碼管的基本結(jié)構(gòu)和引腳符號(hào)的含義，組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。

通過本章的學(xué)習(xí)，要掌握組合邏輯電路的分析方法，以識(shí)別給定電路的邏輯功能，能設(shè)計(jì)一些簡(jiǎn)單的，常用的組合邏輯電路，掌握編碼器、譯碼器的基本概念及應(yīng)用方法，了解半導(dǎo)體數(shù)碼管的基本結(jié)構(gòu)和引腳符號(hào)的含義，了解加法器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器的基本原理和應(yīng)用，了解組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：8學(xué)時(shí)）： §4.1 概述

§4.2 若干常用的組合邏輯電路

§4.3 基于Verilog HDL的組合邏輯電路設(shè)計(jì) §4.4 組合邏輯電路的競(jìng)爭(zhēng)——冒險(xiǎn)現(xiàn)象

第五章 觸發(fā)器

本章主要介紹了基本RS觸發(fā)器的組成、工作原理、邏輯功能及邏輯功能的描述方法，還有同步觸發(fā)器的電路結(jié)構(gòu)，邏輯功能，主要介紹了邊沿JK觸發(fā)器、T觸發(fā)器、維持阻塞D觸發(fā)器集成JK、D觸發(fā)器。

通過本章的學(xué)習(xí)，要理解掌握基本RS觸發(fā)器的組成、工作原理、邏輯功能及邏輯功能的描述方法，了解同步觸發(fā)器的電路結(jié)構(gòu)，熟記其邏輯符號(hào)、邏輯功能，并會(huì)熟練運(yùn)用，掌握主從JK觸發(fā)器、T觸發(fā)器、維持阻塞D觸發(fā)器的邏輯符號(hào)，邏輯功能；掌握集成JK、D觸發(fā)器的使用常識(shí)。

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：8學(xué)時(shí)）： §5.1概述

§5.2 基本RS觸發(fā)器 §5.3 鐘控觸發(fā)器 §5.4 集成觸發(fā)器

§5.6 觸發(fā)器之間的轉(zhuǎn)換

§5.7 基于Verilog HDL的觸發(fā)器設(shè)計(jì)

第六章 時(shí)序邏輯電路

本章主要介紹了時(shí)序邏輯電路的概念及與組合邏輯電路的區(qū)別，寄存器的電路組成、常見類型及邏輯功能，以及時(shí)序邏輯電路的分析方法和設(shè)計(jì)方法，重點(diǎn)介紹了常見的二進(jìn)制、十進(jìn)制計(jì)數(shù)器工作原理及功能，集成寄存器、計(jì)數(shù)器的工作原理與設(shè)計(jì)方法。本章是本課程的重要部分。

通過本章的學(xué)習(xí)，掌握時(shí)序邏輯電路的概念及與組合邏輯電路的區(qū)別，掌握寄存器的電路組成、常見類型及邏輯功能，熟練掌握時(shí)序邏輯電路的分析方法和設(shè)計(jì)方法，掌握常見的二進(jìn)制、十進(jìn)制計(jì)數(shù)器工作原理及功能，了解集成寄存器、計(jì)數(shù)器的使用常識(shí)。

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：8學(xué)時(shí)）： §6.1 概述

§6.2 數(shù)碼寄存器和移位寄存器 §6.3 計(jì)數(shù)器 §6.4 基于Verilog HDL的時(shí)序邏輯電路的設(shè)計(jì)

第七章 脈沖單元電路

本章主要介紹脈沖波形的主要參數(shù)，555定時(shí)器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器、多諧振蕩器的電路組成、工作原理以及各種觸發(fā)器的應(yīng)用。

通過本章的學(xué)習(xí)后，要掌握脈沖產(chǎn)生和變換電路的調(diào)試方法熟悉脈沖波形的主要參數(shù)，掌握單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器、多諧振蕩器的電路組成和工作特點(diǎn)，掌握555定時(shí)器的功能。

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：6學(xué)時(shí)）： §7.1 概述

§7.2 施密特觸發(fā)器 §7.3 單穩(wěn)態(tài)觸發(fā)器 §7.4 多諧振蕩器

第八章 數(shù)模和模數(shù)轉(zhuǎn)換

本章主要介紹了 A/D與D/A轉(zhuǎn)換電路的概念及A/D與D/A轉(zhuǎn)換的區(qū)別，A/D與D/A轉(zhuǎn)換電路組成、常用參數(shù)、分辨率和誤差。

通過本章的學(xué)習(xí)后，要掌握A/D與D/A轉(zhuǎn)換電路的概念及A/D與D/A轉(zhuǎn)換的區(qū)別，掌握A/D與D/A轉(zhuǎn)換電路組成、常用參數(shù)、分辨率和誤差，熟練掌握轉(zhuǎn)換的使用環(huán)境和特定型號(hào)。

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：6學(xué)時(shí)）： §8.1 概述 §8.2 數(shù)模轉(zhuǎn)換 §8.3 模數(shù)轉(zhuǎn)換

第九章 程序邏輯電路

半導(dǎo)體存儲(chǔ)器是程序邏輯電路中的主要組成部分。本章主要介紹了程序邏輯電路的結(jié)構(gòu)和特點(diǎn)，然后系統(tǒng)的介紹了半導(dǎo)體存儲(chǔ)器的工作原理和使用方法。

通過本章的學(xué)習(xí)后，要了解程序邏輯電路的結(jié)構(gòu)和特點(diǎn)，并掌握半導(dǎo)體存儲(chǔ)器的工作原理和使用方法

本章的主要教學(xué)內(nèi)容（教學(xué)時(shí)數(shù)安排：4學(xué)時(shí)）： §9.1 概述

§9.2 隨機(jī)存儲(chǔ)器 §9.3 只讀存儲(chǔ)器

§9.4 程序邏輯電路的應(yīng)用

制定者：

執(zhí)筆 校對(duì)者: 審定者：

批準(zhǔn)者：