第一篇：用verilog 進(jìn)行FPGA設(shè)計(jì)階段總結(jié)

用verilog 進(jìn)行FPGA設(shè)計(jì)第一階段總結(jié)

2007-08-23 21:34

實(shí)習(xí)期間，老師叫我們做他的大課題中的一個(gè)小部分。這個(gè)部分主要是將Ａ／Ｄ采集的數(shù)字信號(hào)利用一個(gè)函數(shù)進(jìn)行插值恢復(fù)，以便后面的作圖中使用。要求在每?jī)蓚€(gè)點(diǎn)中間均勻插入九個(gè)點(diǎn)，每個(gè)點(diǎn)與其前后80個(gè)點(diǎn)有關(guān)，用verilog語(yǔ)言描述，在xilinx公司的開發(fā)環(huán)境ISE下完成。

對(duì)于verilog我們沒有接觸過，以前的課程設(shè)計(jì)都用的是VHDL，ISE也沒用過，以前用的是Maxplus2開發(fā)環(huán)境，于是我們就從網(wǎng)上下載了一些教程開始學(xué)習(xí)。在熟悉了verilog的語(yǔ)法和ISE之后，我們開始了設(shè)計(jì)。思路是這樣的：將要處理的數(shù)據(jù)先存在一個(gè)存儲(chǔ)器中，然后每進(jìn)來(lái)一個(gè)新的數(shù)據(jù)，所有的數(shù)據(jù)向前移動(dòng)一個(gè)寄存器，在主時(shí)鐘十分頻之后的每個(gè)上升沿讀取新的數(shù)據(jù)進(jìn)來(lái)，然后計(jì)算插值，然后在每個(gè)主時(shí)鐘的上升沿處輸出插值后的數(shù)據(jù)，這樣就能實(shí)現(xiàn)插值的過程了。

在具體的編寫程序的時(shí)候，我們先用與每個(gè)插值點(diǎn)前后4個(gè)點(diǎn)有關(guān)進(jìn)行設(shè)計(jì)，設(shè)計(jì)好之后再進(jìn)行擴(kuò)展。對(duì)于插值的計(jì)算我們先不考慮，將其全部設(shè)置成常量，主要考慮看能否在兩個(gè)點(diǎn)之間插值成功，這樣的程序就簡(jiǎn)單多了。很快我們的程序就寫好了，編譯仿真之后能實(shí)現(xiàn)插值。接下來(lái)就是主要考慮插值的計(jì)算問題了，在這個(gè)部分我們走了一些彎路。

首先是乘法問題，這個(gè)課題相當(dāng)于是一個(gè)FIR濾波器，其中要進(jìn)行約720次的相乘累加，我們看資料書和一些發(fā)表的論文，上面好多都考慮用分布式算法DA來(lái)實(shí)現(xiàn)，但是要是考慮的點(diǎn)多了，這種方法就不可行了，因?yàn)槟莻€(gè)表會(huì)造的很大。在書上，我也沒有看到直接用乘號(hào)來(lái)進(jìn)行乘法運(yùn)算的，大部分都是進(jìn)行移位相加的，為此還認(rèn)真的研究了一下乘法的原理。到最后，老師說你可以直接用乘號(hào)的，不要管那些移位什么的，這些是綜合器做的事情。

其次是verilog中有符號(hào)數(shù)的計(jì)算問題。因?yàn)槭切陆佑|，不知道怎么做。為了實(shí)現(xiàn)2*（-3）=-6，搞到了半夜兩點(diǎn)。我記得計(jì)算機(jī)組織與結(jié)構(gòu)里面有一章是關(guān)于乘法的，里面講的是用布斯算法，看了半天，覺得在程序中這樣實(shí)現(xiàn)太麻煩，肯定有更簡(jiǎn)單的方法。最后在百度里知道只要在聲明的時(shí)候加個(gè)signed就行了。

再次是數(shù)據(jù)寬度問題，兩個(gè)8位的數(shù)據(jù)相乘后應(yīng)給16位寬度，在加8位的寬度就可以進(jìn)行256次相乘累加。在原碼表示中，數(shù)據(jù)從低的寬度到高的寬度時(shí)，符號(hào)為移到最左邊，其余空位用0來(lái)填充；在補(bǔ)碼表示時(shí)則是符號(hào)位移到最左邊，其余各位用相應(yīng)的符號(hào)位填充。

慶幸的是，我們利用簡(jiǎn)單的C語(yǔ)言程序就將復(fù)雜的權(quán)值計(jì)算出來(lái)了，省了好多的時(shí)間，深切的體會(huì)到了計(jì)算機(jī)的好處。

這些都做好之后，我們?cè)谝淮畏抡妫Y(jié)果令我們高興，但又令我們苦惱。因?yàn)槌鰜?lái)的結(jié)果有一半是正確的，與我們用C語(yǔ)言插值的結(jié)果一樣，另一半?yún)s是

隨后兩個(gè)點(diǎn)插值的一半。能計(jì)算出一半，就證明程序計(jì)算部分沒有錯(cuò)，我們給的權(quán)值也正確，那是哪里錯(cuò)了呢？分析了半天之后，我們找出了這個(gè)規(guī)律，覺得是計(jì)算花的時(shí)間太長(zhǎng)，導(dǎo)致還沒計(jì)算完9個(gè)插值就有新的數(shù)據(jù)進(jìn)來(lái)參與了隨后的計(jì)算，其實(shí)是由于計(jì)算和輸出是并行的，計(jì)算出來(lái)的結(jié)果沒有經(jīng)過緩沖就直接輸出，這樣由于計(jì)算第一個(gè)插值和輸出第一個(gè)插值不同步，這樣使得在還沒有輸出結(jié)束時(shí)，新的插值覆蓋了原來(lái)的插值，最后我們?cè)谟?jì)算和輸出之間加了個(gè)緩沖器就好了。

老師看了結(jié)果后比較滿意，接下來(lái)就要下載到具體的芯片上進(jìn)行調(diào)試，看是否正確。我們到這一步還只是行為級(jí)的仿真，接下來(lái)的綜合和下載到器件上調(diào)試將會(huì)遇到更多的困難。相信通過我們的努力，這些困難將會(huì)成為我們以后成功路上的墊腳石。

用verilog 進(jìn)行FPGA設(shè)計(jì)第二階段總結(jié)

2007-08-31 17:37

第一階段的行為仿真完成之后，我們開始進(jìn)行第二階段的綜合和實(shí)現(xiàn)。在雙擊綜合按鈕之后，我感覺出問題了，這么個(gè)小程序，綜合了十來(lái)分鐘還沒完成，出現(xiàn)了“no possible choice”字樣，再看看用到的硬件資源，16*8的乘法器326個(gè)，鎖存器891個(gè)，很嚇人的，并且出現(xiàn)了加權(quán)值寄存器沒有初值的警告。我想這種方法是行不通的，肯定得找更好的辦法。

因?yàn)榉偶訖?quán)值的寄存器的值是不變的，所以可以用一個(gè)rom來(lái)實(shí)現(xiàn)。然后就立即找有關(guān)rom使用的資料，很快就學(xué)會(huì)了調(diào)用ISE自帶的rom，并且也賦79了正確的初值給rom，我們把rom模塊放在程序中進(jìn)行綜合的時(shí)候，令我們驚喜的事情發(fā)生了，乘法器一下子成了79個(gè)，鎖存器也減少到了361個(gè)。但是我們進(jìn)行功能仿真的結(jié)果卻不正確，始終都是同一個(gè)值，似乎修改程序?qū)敵龅慕Y(jié)果都沒有影響。問題出在什么地方呢？我們開始排除錯(cuò)誤，算法是正確的，因?yàn)樵谇耙浑A段用寄存器的時(shí)候仿真已經(jīng)是正確的了，是rom的原因嗎，好像也不是，因?yàn)槲揖帉懶〕绦驕y(cè)試的時(shí)候用我的方法是可以讀出rom的值的，那到底是錯(cuò)在哪里？出來(lái)的結(jié)果不是我們預(yù)料的，這個(gè)問題我想了好幾天，寄存器的方法是不能用的，必須用rom，但rom的問題在什么地方呢，試著修改程序，然后調(diào)試，但是就是沒有結(jié)果出來(lái)，有時(shí)候都有種崩潰的感覺，但是我堅(jiān)信，rom是可行的，并且有解決的辦法，我們離成功只有一步。

我把rom的測(cè)試程序改的稍微復(fù)雜點(diǎn)，帶個(gè)for循環(huán)，然后讓它輸出。問題暴露出來(lái)了，for循環(huán)的結(jié)果老是我給的最后一個(gè)地址的值，不論我用時(shí)鐘觸發(fā)或者不用。我開始以為是for循環(huán)中的變量不能讀出rom，后來(lái)終于明白是由于for循環(huán)太快，每次都會(huì)將前一個(gè)讀出來(lái)的值覆蓋掉，所以最后出來(lái)的值老是最后一個(gè)。但是，不用for循環(huán)的話，那我們的程序該怎樣設(shè)計(jì)呢？80個(gè)相乘累加要進(jìn)行9次，如果一個(gè)一個(gè)搞，豈不累死人，寫出來(lái)的程序肯定不行。還是得用for循環(huán)，這樣在尋找for循環(huán)中使用rom的過程中，兩天又過去了，而且沒有什么結(jié)果，因?yàn)槲夷芮笾娜嘶旧隙紝?duì)這個(gè)不熟悉。

黃天不負(fù)有心人，我終于找到了解決的辦法，在一本教材上面。用if語(yǔ)句在時(shí)鐘的觸發(fā)下來(lái)實(shí)現(xiàn)for循環(huán)，這樣就可以了。不到半天的時(shí)間我們的程

序就可以仿真出來(lái)結(jié)果了，并且綜合也通過，不會(huì)出現(xiàn)“no possible choice”消息，乘法器也沒有了，用的資源很少，綜合的時(shí)候30秒就可以完成，如果機(jī)器好的話?，F(xiàn)在出來(lái)的結(jié)果跟我們先前的結(jié)果是一樣的，真的很令人激動(dòng)。在一個(gè)多星期的時(shí)間里，我們主要就解決了在怎樣讓rom循環(huán)的問題。俗話說：靠天靠地不如靠自己，我部分認(rèn)同這個(gè)觀點(diǎn)，當(dāng)所有可以獲得幫助的途徑都沒有用的時(shí)候，我們選擇了自立更生。雖然最后也取得了效果，得到的知識(shí)也很深刻，但是我感覺付出的代價(jià)是在是大了點(diǎn)，好幾天的功夫就面對(duì)這樣一個(gè)問題，而這個(gè)問題屬于經(jīng)驗(yàn)性質(zhì)的，用過之后以后就知道了，要是有個(gè)高手在旁邊說一句話的話，估計(jì)半天就能解決問題了。

可能這就是生活，什么事情只有自己體會(huì)了才知道。

第二篇：本科畢業(yè)設(shè)計(jì)階段總結(jié)

本科畢業(yè)設(shè)計(jì)階段總結(jié)

畢業(yè)設(shè)計(jì)從開題至今，已經(jīng)近兩個(gè)月了。在這段時(shí)間里，通過跟隨老師一起做實(shí)驗(yàn)，和同學(xué)、老師一起討論課題，自己不僅學(xué)到了許多關(guān)于實(shí)驗(yàn)本身的知識(shí)，更受到了老師思考問題、解決問題等思維方式的影響，收獲很多?，F(xiàn)在我就畢業(yè)設(shè)計(jì)開題以來(lái)的實(shí)驗(yàn)（工作）進(jìn)行一些總結(jié)，在總結(jié)實(shí)驗(yàn)的同時(shí)，也能思考過程中出現(xiàn)的問題，進(jìn)行一些方案的修正，以保證畢業(yè)設(shè)計(jì)更加順利的進(jìn)行?？偨Y(jié)主要從配方設(shè)計(jì)、實(shí)驗(yàn)過程、兩個(gè)方面進(jìn)行：

1、配方設(shè)計(jì)過程中，確定用溶膠-凝膠法制備含有光敏基（丙烯酰氧基）的液態(tài)紫外光固化氟硅樹脂。溶膠－凝膠法就是用含高化學(xué)活性組分的化合物作前驅(qū)體，在液相下將這些原料均勻混合，并進(jìn)行水解、縮合化學(xué)反應(yīng)，在溶液中形成穩(wěn)定的透明溶膠體系，溶膠經(jīng)陳化膠粒間緩慢聚合，形成三維空間網(wǎng)絡(luò)結(jié)構(gòu)的凝膠，凝膠網(wǎng)絡(luò)間充滿了失去流動(dòng)性的溶劑，形成凝膠。凝膠經(jīng)過干燥、燒結(jié)固化制備出分子乃至納米亞結(jié)構(gòu)的材料。這樣可以在不改變有機(jī)硅材料原有優(yōu)異性能的基礎(chǔ)上，引入含氟基團(tuán)使得氟改性有機(jī)硅材料具有較強(qiáng)的疏水性和較低的表面張力，改善材料的耐油、耐溶劑、防污等性能，拓寬有機(jī)硅材料的應(yīng)用領(lǐng)域。而通過改變含氟單體的量，可以找出最好性能比下的氟硅樹脂。

2、實(shí)驗(yàn)過程。在實(shí)驗(yàn)的過程中發(fā)現(xiàn)采用NaOH做中和劑不會(huì)控制pH值到7，然后采用NaHCO3來(lái)作為中和劑，可以溫和的達(dá)到7的pH值。在采用無(wú)水硫酸鈉做干燥劑的時(shí)候，因?yàn)樗鼮轭w粒狀，干燥的效果不好很好，然后商討決定采用無(wú)水硫酸鎂來(lái)做為干燥劑，因?yàn)樗欠勰畹?，可以更充分的接觸吸收水分。這些問題都是要在實(shí)驗(yàn)之中才可以發(fā)現(xiàn)，然后再加以改進(jìn)的，所以在實(shí)驗(yàn)中也可以學(xué)到很多東西以及經(jīng)驗(yàn)。

以上就是這段時(shí)間以來(lái)相關(guān)實(shí)驗(yàn)工作的小結(jié)，而接下來(lái)的時(shí)間，就是要對(duì)產(chǎn)品進(jìn)行各項(xiàng)的性能測(cè)試，然后工作的重心將放在進(jìn)一步地掌握相關(guān)測(cè)試技術(shù)的原理，從而去分析實(shí)驗(yàn)數(shù)據(jù)，并掇寫畢業(yè)論文，準(zhǔn)備答辯。

吳毓

二〇一二年二月二十三日

第三篇：學(xué)習(xí)verilog后的總結(jié)

關(guān)于這個(gè)學(xué)期學(xué)習(xí)verilog hdl語(yǔ)言后的小結(jié)

在完成本次verilog大作業(yè)的過程中，我不僅學(xué)到了很多只靠看書本學(xué)不到的知識(shí)，而且體會(huì)到了團(tuán)隊(duì)協(xié)作的力量，在團(tuán)隊(duì)成員的合作下，經(jīng)歷了不少困難，終于完成了verilog的大作業(yè)，雖然過程并不是和想象中的一樣，而且作業(yè)也與老師要求的有點(diǎn)差距，但是從中學(xué)習(xí)到了許多關(guān)于verilog的使用與仿真的基礎(chǔ)知識(shí)，也對(duì)課上學(xué)到的語(yǔ)句有了更深的理解，并將其應(yīng)用到了實(shí)際工程中，使自己的運(yùn)用能力得到了很好的鍛煉，對(duì)基本操作已經(jīng)較熟練的掌握，對(duì)其中一些細(xì)節(jié)問題，如仿真時(shí)間的選取等也有了自己的理解。實(shí)踐出真知，通過在軟件上反復(fù)改程序、跑程序我也學(xué)會(huì)了很多只看書本發(fā)現(xiàn)不了的問題，鍛煉了自己的解決問題能力。這對(duì)于今后的學(xué)習(xí)是有很大的幫助的。以下做一下簡(jiǎn)要總結(jié)：

這次的大作業(yè)是通過我們小組四個(gè)同學(xué)共同努力下完成的，其中有很多收獲也有很多感受。這次的大作業(yè)給了我們一次很好的鍛煉機(jī)會(huì)，通過這次大作業(yè)，我開始熟悉用verilog設(shè)計(jì)的最基本的方法和流程，課堂上學(xué)到的東西只有自己通過應(yīng)用才能加深自己的理解，課堂上學(xué)到的并不是全部，要想真正的學(xué)好這門課，只有在實(shí)踐中運(yùn)用才能真正的體會(huì)到這門課的精髓，這次的大作業(yè)很好的驗(yàn)證了。

有一個(gè)外因也是給了我們的幫助，那就是網(wǎng)絡(luò)的強(qiáng)大，在這個(gè)信息的時(shí)代，互聯(lián)網(wǎng)的作用顯而易見，如果能夠充分得利用網(wǎng)絡(luò)上海量的信息，掌握一定的檢索技巧，就可以獲得很多有價(jià)值的東西，比如參考別人的算法和程序段，觀看關(guān)于Quartus II軟件的使用教程視頻。這比起關(guān)起門來(lái)自己鉆研要強(qiáng)上不少。對(duì)于如何使用verilog hdl寫出可綜合的代碼真的是一件不容易的事情，而真正的可以寫出可綜合的代碼確實(shí)還需要經(jīng)過很長(zhǎng)時(shí)間的鍛煉。而對(duì)Quartus II的使用，感覺也只會(huì)得不多，還有很多功能諸如時(shí)序分析，邏輯分析，引腳分配等都不會(huì)使用。

在完成這次大作業(yè)的過程中充分感受到自己知識(shí)的不足以及學(xué)以致用的重要性，有很多不懂的地方，要通過不斷的學(xué)習(xí)來(lái)提高自己，這正驗(yàn)證了學(xué)海無(wú)涯這句古話。這次的大作業(yè)是一次很好的實(shí)踐。通過大家一起設(shè)計(jì)，大家都很有收獲，不僅完成了作業(yè)，而且學(xué)到了知識(shí)，關(guān)鍵的是自己的自學(xué)能力有所提高，所以希望以后還有更多實(shí)踐的機(jī)會(huì)，這對(duì)于我們的提高大有好處。

最后，我還得感謝我的隊(duì)友們，這次作業(yè)的完成是我們共同努力的結(jié)果，我真正感受到了團(tuán)隊(duì)的力量，也體會(huì)到了老師為什么一定要求必須絕對(duì)完成的良苦用心。

11光電A1 朱

2014.01.01

第四篇：FPGA高手總結(jié)

一個(gè)FPGA高手的總結(jié)

很早之前就想對(duì)這幾個(gè)月工作經(jīng)歷寫的東西，一是作為自己的總結(jié)，二是自己也很想將自己這段時(shí)間的一些經(jīng)歷和大家分享一下，希望對(duì)初學(xué)者而言能使得他們能少走一些彎路。只是公司里的事情很多，最近經(jīng)常加班，所以一直拖到現(xiàn)在。

能來(lái)到這家公司應(yīng)該是一種緣份--緣起NIOS。當(dāng)初三月份altera來(lái)我們學(xué)校建立SOPC實(shí)驗(yàn)室的時(shí)候自己還不知道NIOS是什么東西，只是想在altera的FAE講完NIOS后多問他幾個(gè)時(shí)序約束的問題，然后拷一份PPT回去。但是想不到因?yàn)槟且环軳IOS的培訓(xùn)資料，我認(rèn)識(shí)了edacn上的cawan，他給我講了很多NIOS的東西，之后是丁哥在SOC版帖了位NIOS大賽的通知，然后我和隊(duì)友就去報(bào)了名，并去川大參加了NIOS的培訓(xùn)，認(rèn)識(shí)了峻龍的FAE----也是我現(xiàn)在的boss。在這里要謝謝cawan、丁哥、和我一起參加NIOS競(jìng)賽的隊(duì)友劉科以及我的BOSS，是他們讓我有了這一段的經(jīng)歷。在公司里的幾個(gè)月，做的項(xiàng)目其實(shí)不多，但是收獲還是有一些，我覺得收獲最大的是設(shè)計(jì)理念的改變，這也是我這段時(shí)間最想總結(jié)的，我會(huì)在后面逐漸闡述。

時(shí)序是設(shè)計(jì)出來(lái)的我的boss有在華為及峻龍工作的背景，自然就給我們講了一些華為及altera做邏輯的一些東西，而我們的項(xiàng)目規(guī)范，也基本上是按華為的那一套去做。在工作這幾個(gè)月中，給我感觸最深的是華為的那句話：時(shí)序是設(shè)計(jì)出來(lái)的，不是仿出來(lái)的，更不是湊出來(lái)的。在我們公司，每一個(gè)項(xiàng)目都有很嚴(yán)格的評(píng)審，只有評(píng)審?fù)ㄟ^了，才能做下一步的工作。以做邏輯為例，并不是一上來(lái)就開始寫代碼，而是要先寫總體設(shè)計(jì)方案和邏輯詳細(xì)設(shè)計(jì)方案，要等這些方案評(píng)審?fù)ㄟ^，認(rèn)為可行了，才能進(jìn)行編碼，一般來(lái)說這部分工作所占的時(shí)間要遠(yuǎn)大于編碼的時(shí)間?？傮w方案主要是涉及模塊劃分，一級(jí)模塊和二級(jí)模塊的接口信號(hào)和時(shí)序（我們要求把接口信號(hào)的時(shí)序波形描述出來(lái)）以及將來(lái)如何測(cè)試設(shè)計(jì)。在這一級(jí)方案中，要保證在今后的設(shè)計(jì)中時(shí)序要收斂到一級(jí)模塊（最后是在二級(jí)模塊中）。什么意思呢？我們?cè)谧鲈敿?xì)設(shè)計(jì)的時(shí)候，對(duì)于一些信號(hào)的時(shí)序肯定會(huì)做一些調(diào)整的，但是這種時(shí)序的調(diào)整最多只能波及到本一級(jí)模塊，而不能影響到整個(gè)設(shè)計(jì)。記得以前在學(xué)校做設(shè)計(jì)的時(shí)候，由于不懂得設(shè)計(jì)時(shí)序，經(jīng)常因?yàn)橛幸惶幮盘?hào)的時(shí)序不滿足，結(jié)果不得不將其它模塊信號(hào)的時(shí)序也改一下，搞得人很郁悶。在邏輯詳細(xì)設(shè)計(jì)方案這一級(jí)的時(shí)候，我們已經(jīng)將各級(jí)模塊的接口時(shí)序都設(shè)計(jì)出來(lái)了，各級(jí)模塊內(nèi)部是怎么實(shí)現(xiàn)的也基本上確定下來(lái)了。由于做到這一點(diǎn)，在編碼的時(shí)候自然就很快了，最重要的是這樣做后可以讓設(shè)計(jì)會(huì)一直處于可控的狀態(tài)，不會(huì)因?yàn)槟骋惶幍腻e(cuò)誤引起整個(gè)設(shè)計(jì)從頭進(jìn)行。做邏輯的難點(diǎn)在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證剛?cè)ス镜臅r(shí)候BOSS就和我講，做邏輯的難點(diǎn)不在于RTL級(jí)代碼的設(shè)計(jì)，而在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面。目前國(guó)內(nèi)對(duì)可綜合的設(shè)計(jì)強(qiáng)調(diào)的比較多，而對(duì)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面似乎還沒有什么資料，這或許也從一個(gè)側(cè)面反映了國(guó)內(nèi)目前的設(shè)計(jì)水平還比較低下吧。

以前在學(xué)校的時(shí)候，總是覺得將RTL級(jí)代碼做好就行了，仿真驗(yàn)證只是形式而已，所以對(duì)HDL的行為描述方面的語(yǔ)法不屑一顧，對(duì)testbench也一直不愿意去學(xué)--因?yàn)橛X得畫波形圖方便；對(duì)于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)更是一點(diǎn)都不懂了。到了公司接觸了些東西才發(fā)現(xiàn)完全不是這樣。其實(shí)在國(guó)外，花在仿真驗(yàn)證上的時(shí)間和人力大概是花在RTL級(jí)代碼上的兩倍，現(xiàn)在仿真驗(yàn)證才是百萬(wàn)門級(jí)芯片設(shè)計(jì)的關(guān)鍵路徑。仿真驗(yàn)證的難點(diǎn)主要在于怎么建模才能完全和準(zhǔn)確地去驗(yàn)證設(shè)計(jì)的正確性（主要是提高代碼覆蓋），在這過程中，驗(yàn)證速度也是很重要的。驗(yàn)證說白了也就是怎么產(chǎn)生足夠覆蓋率的激勵(lì)源，然后怎么去檢測(cè)錯(cuò)誤。我個(gè)人認(rèn)為，在仿真驗(yàn)證中，最基本就是要做到驗(yàn)證的自動(dòng)化。這也是為什么我們要寫testbench的原因。在我現(xiàn)在的一個(gè)設(shè)計(jì)中，每次跑仿真都要一個(gè)小時(shí)左右（這其實(shí)算小設(shè)計(jì)）。由于畫波形圖無(wú)法做到驗(yàn)證自動(dòng)化，如果用通過畫波形圖來(lái)仿真的話，一是畫波形會(huì)畫死（特別是對(duì)于算法

復(fù)雜的、輸入呈統(tǒng)計(jì)分布的設(shè)計(jì)），二是看波形圖要看死，三是檢錯(cuò)率幾乎為零。

那么怎么做到自動(dòng)化呢？我個(gè)人的水平還很有限，只能簡(jiǎn)單地談下BFM（bus function model，總線功能模型）。以做一個(gè)MAC的core為例（背板是PCI總線），那么我們需要一個(gè)MAC_BFM和PCI_BFM及PCI_BM（PCI behavior.model）。MAC_BFM的主要功能是產(chǎn)生以太網(wǎng)幀(激勵(lì)源），隨機(jī)的長(zhǎng)度和幀頭，內(nèi)容也是隨機(jī)的,在發(fā)送的同時(shí)也將其復(fù)制一份到PCI_BM中；PCI_BFM的功能則是仿PCI總線的行為，比如被測(cè)收到了一個(gè)正確幀后會(huì)向PCI總線發(fā)送一個(gè)請(qǐng)求，PCI_BFM則會(huì)去響應(yīng)它，并將數(shù)據(jù)收進(jìn)來(lái)；PCI_BM的主要功能是將MAC_BFM發(fā)送出來(lái)的東西與PCI_BFM接收到的東西做比較，由于它具有了MAC_BFM的發(fā)送信息和PCI_BFM的接收信息，只要設(shè)計(jì)合理，它總是可以自動(dòng)地、完全地去測(cè)試被測(cè)是否工作正常，從而實(shí)現(xiàn)自動(dòng)檢測(cè)。華為在仿真驗(yàn)證方面估計(jì)在國(guó)內(nèi)來(lái)說是做的比較好的，他們已建立起了比較好的驗(yàn)證平臺(tái)，大部分與通信有關(guān)的BFM都做好了，聽我朋友說，現(xiàn)在他們只需要將被測(cè)放在測(cè)試平臺(tái)中，并配置好參數(shù)，就可以自動(dòng)地檢測(cè)被測(cè)功能的正確與否。在功能仿真做完后，由于我們做在是FPGA的設(shè)計(jì)，在設(shè)計(jì)時(shí)已經(jīng)基本保證RTL級(jí)代碼在綜合結(jié)果和功能仿真結(jié)果的一致性，只要綜合布局布線后的靜態(tài)時(shí)序報(bào)告沒有違反時(shí)序約束的警告，就可以下到板子上去調(diào)試了。事實(shí)上，在華為中興，他們做FPGA的設(shè)計(jì)時(shí)也是不做時(shí)序仿真的，因?yàn)樽鰰r(shí)序仿真很花時(shí)間，且效果也不見得比看靜態(tài)時(shí)序分析報(bào)告好。當(dāng)然了，如果是ASIC的設(shè)計(jì)話，它們的仿真驗(yàn)證的工作量要大一些，在涉及到多時(shí)鐘域的設(shè)計(jì)時(shí)，一般還是做后仿的。不過在做后仿之前，也一般會(huì)先用形式驗(yàn)證工具和通過靜態(tài)時(shí)序分序報(bào)告去查看有沒有違反設(shè)計(jì)要求的地方，這樣做了之后，后仿的工作量可以小很多。

在HDL語(yǔ)言方面，國(guó)內(nèi)語(yǔ)言很多人都在爭(zhēng)論VHDL和verilog哪個(gè)好，其實(shí)我個(gè)人認(rèn)為這并沒有多大的意義，外面的大公司基本上都是用verilog在做RTL級(jí)的代碼，所以還是建議大家盡量學(xué)verilog。在仿真方面，由于VHDL在行為級(jí)建模方面弱于verilog，用VHDL做仿真模型的很少，當(dāng)然也不是說verilog就好，其實(shí)verilog在復(fù)雜的行為級(jí)建模方面的能力也是有限的，比如目前它還不支持?jǐn)?shù)組。在一些復(fù)雜的算法設(shè)計(jì)中，需要高級(jí)語(yǔ)言做抽象才能描述出行為級(jí)模型。在國(guó)外，仿真建模很多都是用System C和E語(yǔ)言，用verilog的都算是很落后的了，國(guó)內(nèi)華為的驗(yàn)證平臺(tái)好像是用System C寫。

在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)方面，由于我做的設(shè)計(jì)還不夠大，還談不上什么經(jīng)驗(yàn)，只是覺得必須要具備一些計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的知識(shí)才行。劃分的首要依據(jù)是功能，之后是選擇合適的總線結(jié)構(gòu)、存儲(chǔ)結(jié)構(gòu)和處理器架構(gòu)，通過系統(tǒng)結(jié)構(gòu)劃分要使各部分功能模塊清晰，易于實(shí)現(xiàn)。這一部分我想過段時(shí)間有一點(diǎn)體會(huì)了再和大家分享，就先不誤導(dǎo)大家了。

規(guī)范很重要

工作過的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的，特別是對(duì)于大的設(shè)計(jì)（無(wú)論軟件還是硬件），不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話，過一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)，回頭再看自己寫的代碼，估計(jì)很多信號(hào)功能都忘了，更不要說檢錯(cuò)了；如果一個(gè)項(xiàng)目做了一半一個(gè)人走了，接班的估計(jì)得從頭開始設(shè)計(jì)；如果需要在原來(lái)的版本基礎(chǔ)上增加新功能，很可能也得從頭來(lái)過，很難做到設(shè)計(jì)的可重用性。

在邏輯方面，我覺得比較重要的規(guī)范有這些：

1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路，詳細(xì)實(shí)現(xiàn)等寫入文檔，然后經(jīng)過嚴(yán)格評(píng)審?fù)ㄟ^后才能進(jìn)行下一步的工作。這樣做乍看起來(lái)很花時(shí)間，但是從整個(gè)項(xiàng)目過程來(lái)看，絕對(duì)要比一上來(lái)就寫代碼要節(jié)約時(shí)間，且這種做法可以使項(xiàng)目處于可控、可實(shí)現(xiàn)的狀態(tài)。

2.代碼規(guī)范。

a.設(shè)計(jì)要參數(shù)化。比如一開始的設(shè)計(jì)時(shí)鐘周期是30ns，復(fù)位周期是5個(gè)時(shí)鐘周期，我們可以這么寫：

重

parameter CLK_PERIOD = 30;parameter RST_MUL_TIME = 5;parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;...rst_n = 1'b0;# RST_TIME rst_n = 1'b1;...# CLK_PERIOD/2 clk <= ~clk;如果在另一個(gè)設(shè)計(jì)中的時(shí)鐘是40ns，復(fù)位周期不變，我們只需對(duì)CLK_PERIOD進(jìn)行新例化就行了，從而使得代碼更加易于重用。b.信號(hào)命名要規(guī)范化。1)信號(hào)名一律小寫，參數(shù)用大寫。2)對(duì)于低電平有效的信號(hào)結(jié)尾要用_n標(biāo)記，如rst_n。3)端口

第五篇：FPGA程序總結(jié)

1流水燈程序

module ww(clk,led,rst);

input clk,rst;

output [3:0]led;

reg [3:0]led;

reg [24:0] cnt;

always@(posedge clk or negedge rst)

begin

if(!rst)cnt<=25'd0;

else

begin

if(cnt==25'd24999999)cnt<=25'd0;

else cnt<=cnt+25'd1;

end

end

通過cnt對(duì)時(shí)鐘的計(jì)數(shù)實(shí)現(xiàn)0.5s定時(shí)。設(shè)輸入時(shí)鐘是50M always@(posedge clk or negedge rst)

begin

if(!rst)led<=4'b1111;

else

begin

if(cnt==25'd24999999)

begin

led<=led<<1;

if(led==4'b0000)led<=4'b1111;

end

else led<=led;

end

end endmodule

學(xué)會(huì)計(jì)數(shù)判斷實(shí)現(xiàn)定時(shí)，和移位的使用

將第二個(gè)always改為下面的，就是跑馬燈了。（相當(dāng)向左循環(huán)移位）always@(posedge clk or negedge rst)

begin

if(!rst)led<=4'b0101;

else

begin

if(cnt==25'd24999999)

led<={led[2:0],led[3]};

else led<=led;

end

end

2共陰數(shù)碼管

3FH,06H,5BH,4FH,66H,6DH,7DH,07H[0-7]7FH,6FH ,77H,7CH,39H,5EH,79H,71H[8-F]注意：easyfpga板獨(dú)立的2個(gè)數(shù)碼管是共陰的，斷碼8位順序：dp,g,f,e,d,c,b,a//dp在高位 0—F顯示 輸入時(shí)鐘50M

module ww(clk,seg,wei,rst);

input clk,rst;

output [7:0]seg;

output [1:0]wei;

reg [7:0]seg;

reg [3:0]dat;reg [25:0] cnt;

always@(posedge clk or negedge rst)//1秒定時(shí) begin

if(!rst)cnt<=26'd0;

else

begin

if(cnt==26'd49999999)cnt<=26'd0;else cnt<=cnt+26'd1;

end

end

always@(posedge clk or negedge rst)begin

if(!rst)dat<=4'b0000;

else

begin

if(cnt==26'd49999999)begin

dat<=dat+1'b1;

if(dat==4'hf)dat<=0;end

end

always@(dat)

begin

case(dat)

4'h0:seg=8'h3f;

4'h1:seg=8'h06;

4'h2:seg=8'h5b;else dat<=dat;end

4'h3:seg=8'h4f;4'h4:seg=8'h66;4'h5:seg=8'h6d;4'h6:seg=8'h7d;4'h7:seg=8'h07;4'h8:seg=8'h7f;4'h9:seg=8'h6f;4'ha:seg=8'h77;4'hb:seg=8'h7c;4'hc:seg=8'h39;4'hd:seg=8'h5e;4'he:seg=8'h79;4'hf:seg=8'h71;endcase end

assign wei=2'b00;endmodule