第一篇：EDA實(shí)驗(yàn)二總結(jié)報(bào)告大全

實(shí)驗(yàn)二

數(shù)字秒表設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、理解計(jì)時(shí)器的原理與Verilog/VHDL 的編程方法；

2、掌握多模塊設(shè)計(jì)及層次設(shè)計(jì)的方法。

二、實(shí)驗(yàn)原理

秒計(jì)時(shí)器是由計(jì)數(shù)器和譯碼器、顯示器組成，其核心是計(jì)數(shù)器與譯碼器。60 秒計(jì)時(shí)器可由二個(gè)計(jì)數(shù)器分別完成：個(gè)位為十進(jìn)制計(jì)數(shù)器，十位為 6 進(jìn) 制計(jì)數(shù)。個(gè)位計(jì)數(shù)器的計(jì)數(shù)信號(hào)由實(shí)驗(yàn)開發(fā)板上主頻20MHZ分頻產(chǎn)生的1Hz 時(shí)鐘信號(hào)提供, 十位計(jì)數(shù)器的計(jì)數(shù)信號(hào)由個(gè)位的進(jìn)位信號(hào)提供。然后由譯碼器 對(duì)計(jì)數(shù)結(jié)果進(jìn)行譯碼，送LED 數(shù)碼管進(jìn)行顯示。Clr為清零，se t為開始。

三、實(shí)驗(yàn)框圖

四、實(shí)驗(yàn)任務(wù)

1、采用層次設(shè)計(jì)的方法，設(shè)計(jì)一個(gè)包括頂層及底層模塊的60 秒計(jì)時(shí)器，底 層模塊用Verilog/VHDL 設(shè)計(jì)，頂層用原理圖設(shè)計(jì)。

2、秒計(jì)時(shí)器應(yīng)當(dāng)具有系統(tǒng)復(fù)位功能；

3、每十秒發(fā)出提示信號(hào)及計(jì)滿60 秒時(shí)發(fā)出報(bào)警信號(hào)。（選做）

五、實(shí)驗(yàn)步驟與要求

1、分模塊設(shè)計(jì)：首先分別設(shè)計(jì)10 進(jìn)制、6 進(jìn)制計(jì)數(shù)器、譯碼器模塊；

2、頂層原理圖如圖7-1 所示；

3、編譯完成后進(jìn)行波形仿真；

4、進(jìn)行引腳鎖定，并下載至開發(fā)系統(tǒng)驗(yàn)證。

六、分模塊設(shè)計(jì) 1.十進(jìn)制計(jì)數(shù)器（1）程序代碼：

module CNT10(CLK,RST,EN,COUT,DOUT);

input CLK,EN,RST;

output [3:0]DOUT;

output COUT;

reg[3:0]Q1;

reg COUT;

assign DOUT=Q1;

always@(posedge CLK or negedge RST)

begin

if(!RST)Q1<=0;

else if(EN)begin

if(Q1<9)Q1<=Q1+1;

else Q1<=4'b0000;end

end

always@(Q1)

if(Q1==4'h9)COUT=1'b1;

else COUT=1'b0;endmodule

（2）仿真波形

（3）模塊符號(hào)

2.六進(jìn)制計(jì)數(shù)器（1）程序代碼：

module CNT6(CLK,RST,EN,COUT,DOUT);

input CLK,EN,RST;

output [3:0]DOUT;

output COUT;

reg[3:0]Q2;

reg COUT;

assign DOUT=Q2;

always@(posedge CLK or negedge RST)

begin

if(!RST)Q2<=0;

else if(EN)begin

if(Q2<5)Q2<=Q2+1;

else Q2<=3'b000;end

end

always@(Q2)

if(Q2==3'h5)COUT=1'b1;

else COUT=1'b0;endmodule

（2）仿真波形

（3）模塊符號(hào)

3.分頻器

（1）程序代碼：

module FPQ(clk0,clk1);

input clk0;

output clk1;

reg[26:0] Q1;

reg clk1;always@(posedge clk0)

if(Q1<10)Q1<=Q1+1;

else

begin Q1<=0;

clk1<=~clk1;

end endmodule（2）模塊符號(hào)

七．頂層原理圖：

八．仿真波形

九．結(jié)果分析

當(dāng)輸入端CLK，EN，RST都不為0時(shí)，首先是十進(jìn)制計(jì)數(shù)器開始進(jìn)行計(jì)時(shí)，直到DOUT1輸出端大于9時(shí)產(chǎn)生進(jìn)位，并且自身變?yōu)?，同時(shí)使六進(jìn)制計(jì)數(shù)器也開始計(jì)時(shí)，六進(jìn)制輸出端DOUT2大于5時(shí)產(chǎn)生進(jìn)位，使COUT輸出為1.

第二篇：EDA實(shí)驗(yàn)總結(jié)報(bào)告

數(shù)字EDA實(shí)驗(yàn)報(bào)告--------------薛蕾0941903207

數(shù)字EDA實(shí)驗(yàn) 實(shí)驗(yàn)報(bào)告

學(xué)院： 計(jì)算機(jī)科學(xué)與工程學(xué)院 專業(yè)： 通信工程 學(xué)號(hào)： 0941903207 姓名： 薛蕾 指導(dǎo)老師： 錢強(qiáng)

數(shù)字EDA實(shí)驗(yàn)報(bào)告--------------薛蕾0941903207 實(shí)驗(yàn)一 四選一數(shù)據(jù)選擇器的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、熟悉Quartus II軟件的使用。

2、了解數(shù)據(jù)選擇器的工作原理。

3、熟悉EDA開發(fā)的基本流程。

二、實(shí)驗(yàn)原理及內(nèi)容

實(shí)驗(yàn)原理

數(shù)據(jù)選擇器在實(shí)際中得到了廣泛的應(yīng)用，尤其是在通信中為了利用多路信號(hào)中的一路，可以采用數(shù)據(jù)選擇器進(jìn)行選擇再對(duì)該路信號(hào)加以利用。從多路輸入信號(hào)中選擇其中一路進(jìn)行輸出的電路稱為數(shù)據(jù)選擇器?；颍涸诘刂沸盘?hào)控制下，從多路輸入信息中選擇其中的某一路信息作為輸出的電路稱為數(shù)據(jù)選擇器。數(shù)據(jù)選擇器又叫多路選擇器，簡(jiǎn)稱MUX。4選1數(shù)據(jù)選擇器：

（1）原理框圖：如右圖。

D0、D1、D2、D3

：輸入數(shù)據(jù) A1、A0

：地址變量

由地址碼決定從４路輸入中選擇哪１路輸出。

（2）真值表如下圖：（3）邏輯圖

數(shù)據(jù)選擇器的原理比較簡(jiǎn)單，首先必須設(shè)置一個(gè)選擇標(biāo)志信號(hào)，目的就是為了從多路信號(hào)中選擇所需要的一路信號(hào)，選擇標(biāo)志信號(hào)的一種狀態(tài)對(duì)應(yīng)著一路信號(hào)。在應(yīng)用中，設(shè)置一定的選擇標(biāo)志信號(hào)狀態(tài)即可得到相應(yīng)的某一路信號(hào)。這就是數(shù)據(jù)選擇器的實(shí)現(xiàn)原理。

三．實(shí)驗(yàn)內(nèi)容

1、分別采用原理圖和VHDL語(yǔ)言的形式設(shè)計(jì)4選1數(shù)據(jù)選擇器

2、對(duì)所涉及的電路進(jìn)行編譯及正確的仿真。電路圖：

四、實(shí)驗(yàn)程序

library ieee;use ieee.std_Logic_1164.all;

ENTITY mux4 IS

PORT（a0, a1, a2, a3 :IN STD_LOGIC;

s :IN STD_LOGIC_VECTOR(1 DOWNTO 0);

y :OUT STD_LOGIC);END mux4;ARCHITECTURE archmux OF mux4 IS

BEGIN y <= a0 WHEN s = “00” else

--當(dāng)s=00時(shí)，y=a0 a1 WHEN s = “01” else

--當(dāng)s=01時(shí)，y=a1 a2 WHEN s = “10” else

--當(dāng)s=10時(shí)，y=a2 a3;

--當(dāng)s取其它值時(shí)，y=a2 END archmux;

五、運(yùn)行結(jié)果

六．實(shí)驗(yàn)總結(jié)

真值表分析：

當(dāng)js=0時(shí)，a1,a0取00,01,10,11時(shí)，分別可取d0,d1,d2,d3.實(shí)驗(yàn)二 血型配對(duì)器的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、進(jìn)一步熟悉Quartus II軟件的使用。

2、掌握簡(jiǎn)單組合邏輯電路的設(shè)計(jì)方法與功能仿真技巧。

3、進(jìn)一步學(xué)習(xí)Quartus II中基于原理圖設(shè)計(jì)的流程。

二、實(shí)驗(yàn)原理及內(nèi)容

實(shí)驗(yàn)原理

人類有O、A、B、AB ４種基本血型，輸血者與受血者的血型必須符合圖示原則。設(shè)計(jì)一血型配對(duì)電路，用以檢測(cè)輸血者與受血者之間的血型關(guān)系是否符合，如果符合，輸出為1，否則為0。

已知： AB血型是萬(wàn)能受血者，O血型是萬(wàn)能獻(xiàn)血者！如果要輸血給O型血，那么可以的血型是O型！如果要輸血給A型血，那么可以的血型是A，O型！如果要輸血給B型血，那么可以的血型是B，O型！

如果要輸血給AB型血，那么可以的血型是A，B，AB，O型！

輸血者

受血者

O A

O A B AB

B AB

三．實(shí)驗(yàn)內(nèi)容

1、用VHDL語(yǔ)言編寫程序?qū)崿F(xiàn)血型配對(duì)器的功能 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Vxuexing IS PORT(P,Q,R,S:IN STD_LOGIC;F:OUT STD_LOGIC);END Vxuexing;ARCHITECTURE A OF Vxuexing IS BEGIN

F<=((NOT P)AND(NOT Q))OR(R AND S)OR((NOT P)AND S)OR((NOT Q)AND R);END A;

2、對(duì)所編寫的電路進(jìn)行編譯及正確的仿真。

實(shí)驗(yàn)分析 真值表

PQRSF***************11111

P,Q表示輸血者的血型；R,S，表示受血者的血型。當(dāng)兩者符合血型配合原則時(shí)，F(xiàn)=1，否則為0.四、運(yùn)行結(jié)果

五、實(shí)驗(yàn)總結(jié)

本實(shí)驗(yàn)給出了四種不同的血型編碼，PQ（1,1）,RS（1,1）表示AB型血，P,Q(1,0),RS(1,0)表示B型血，PQ(0,1),RS(0,1)表示A型血，PQ(0,0),RS(0,0)表示O型血。根據(jù)真值表，并根據(jù)實(shí)驗(yàn)的原理圖，畫出電路圖并進(jìn)行連接。

實(shí)驗(yàn)三 簡(jiǎn)單數(shù)字鐘的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、了解數(shù)字鐘的工作原理。

2、進(jìn)一步學(xué)習(xí)Quartus II中基于VHDL設(shè)計(jì)的流程。

3、掌握VHDL編寫中的一些小技巧。

4、掌握簡(jiǎn)單時(shí)序邏輯電路的設(shè)計(jì)方法與功能仿真技巧。

二、實(shí)驗(yàn)原理及內(nèi)容

實(shí)驗(yàn)原理

簡(jiǎn)單數(shù)字鐘應(yīng)該具有顯示時(shí)－分－秒的功能。首先要知道鐘表的工作機(jī)理，整個(gè)鐘表的工作應(yīng)該是在1Hz信號(hào)的作用下進(jìn)行，這樣每來(lái)一個(gè)時(shí)鐘信號(hào)，秒增加1秒，當(dāng)秒從59秒跳轉(zhuǎn)到00秒時(shí)，分鐘增加1分，同時(shí)當(dāng)分鐘從59分跳轉(zhuǎn)

三．實(shí)驗(yàn)內(nèi)容

1、用原理圖的方式編寫一個(gè)12/24進(jìn)制的計(jì)數(shù)器，并創(chuàng)建為SYMBOL文件。

2、用VHDL的方式編寫一個(gè)60進(jìn)制的計(jì)數(shù)器，并創(chuàng)建為SYMBOL文件。

3、創(chuàng)建頂層文件。調(diào)用已編寫的SYMBOL文件，設(shè)計(jì)簡(jiǎn)單的數(shù)字鐘電路。

2、對(duì)所編寫的電路進(jìn)行編譯及正確的仿真。

二十四進(jìn)制VHDL LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 IS PORT（CP, EN, Rd, LD :IN STD_LOGIC;

D

:IN STD_LOGIC_VECTOR(5 DOWNTO 0);

Co

:OUT STD_LOGIC;Q

:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END CNT24;ARCHITECTURE STR OF CNT24 IS

SIGNAL QN : STD_LOGIC_VECTOR(5 DOWNTO 0);

BEGIN Co<= '1'WHEN(QN = “010111”AND EN='1')

ELSE '0';PROCESS(CP, RD)

BEGIN IF(Rd ='0')THEN

QN<= “000000”;ELSIF(CP'EVENT AND CP='1')THEN IF(LD='0')THEN QN <= D;

ELSIF(EN='1')THEN QN <= QN+1;END IF;END IF;END PROCESS;Q <= QN;END STR;

六十進(jìn)制VHDL LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jsq60 IS PORT(en,rd,cp :IN STD_LOGIC;

qh:buffer STD_LOGIC_VECTOR(3 DOWNTO 0);

ql :buffer STD_LOGIC_VECTOR(3 DOWNTO 0);

Co :OUT STD_LOGIC);END jsq60;ARCHITECTURE b OF jsq60 IS BEGIN Co<='1'when(qh=“0101”and ql=“1001” and en='1')else'0';PROCESS(cp,rd)

BEGIN IF(rd='0')THEN qh<=“0000”;ql<=“0000”;ELSIF(cp'EVENT AND cp='1')THEN

IF(en='1')THEN

IF(ql=9)THEN

ql<=“0000”;

IF(qh=5)THEN

qh<=“0000”;

ELSE qh<=qh+1;

end if;

else

ql<=ql+1;

end if;

end if;

END IF;END PROCESS;END b;

原理圖

四、運(yùn)行結(jié)果

２４進(jìn)制

６０進(jìn)制

時(shí)鐘仿真結(jié)果

五、實(shí)驗(yàn)總結(jié)

此設(shè)計(jì)問(wèn)題可分為主控電路，計(jì)數(shù)器模塊和掃描顯示三大部分，計(jì)數(shù)器在之前的學(xué)習(xí)中已經(jīng)非常熟悉，只要掌握６０,１２進(jìn)制的技術(shù)規(guī)律，用同步或異步計(jì)數(shù)器都可以實(shí)現(xiàn)。二掃描電路我們學(xué)過(guò)兩種驅(qū)動(dòng)方式：ＢＣＤ碼驅(qū)動(dòng)方式和直接驅(qū)動(dòng)方式。

實(shí)驗(yàn)四 簡(jiǎn)單交通燈的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、了解交通燈的亮滅規(guī)律。

2、了解交通燈控制器的工作原理。

3、進(jìn)一步熟悉VHDL語(yǔ)言編程，了解實(shí)際設(shè)計(jì)中的優(yōu)化方案。

二、實(shí)驗(yàn)原理及內(nèi)容

實(shí)驗(yàn)原理

交通燈的顯示有很多方式，如十字路口、丁字路口等，而對(duì)于同一個(gè)路口又有很多不同的顯示要求，比如十字路口，車子如果只要東西和南北方向通行就很簡(jiǎn)單，而如果車子可以左右轉(zhuǎn)彎的通行就比較復(fù)雜，本實(shí)驗(yàn)僅針對(duì)最簡(jiǎn)單的南北和東西直行的情況。

要完成本實(shí)驗(yàn)，首先必須了解交通路燈的亮滅規(guī)律。依人們的交通常規(guī)，“紅燈停，綠燈行，黃燈提醒”。其交通燈的亮滅規(guī)律為：初始態(tài)是兩個(gè)路口的紅燈全亮，之后東西路口的綠燈亮，南北路口的紅燈亮，東西方向通車，延時(shí)一段時(shí)間后，東西路口綠燈滅，黃燈開始閃爍。閃爍若干次后，東西路口紅燈亮，而同時(shí)南北路口的綠燈亮，南北方向開始通車，延時(shí)一段時(shí)間后，南北路口的綠燈滅，黃燈開始閃爍。閃爍若干次后，再切換到東西路口方向，重復(fù)上述過(guò)程。

三．實(shí)驗(yàn)內(nèi)容

1、用VHDL的方式編寫一個(gè)簡(jiǎn)單的交通控制燈電路

2、對(duì)所編寫的電路進(jìn)行編譯及正確的仿真。

程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity traffic is port(clk,enb : in std_logic;

ared,agreen,ayellow,bred,bgreen,byellow : buffer std_logic;

acounth,acountl,bcounth,bcountl : buffer std_logic_vector(3 downto 0));end traffic;

architecture one of traffic is begin process(clk,enb)variable lightstatus : std_logic_vector(5 downto 0);begin

if(clk'event and clk='1')then lightstatus := ared&agreen&ayellow&bred&bgreen&byellow;if((acounth=“0000” and acountl=“0000”)or(bcounth=“0000” and bcountl=“0000”))then Case lightstatus is When “010100”=> lightstatus:=“001100”;acountl<=“0101”;acounth<=“0000”;bcountl<=“0101”;bcounth<=“0000”;When “001100”=> if(enb='1')then lightstatus:=“100010”;acountl<=“0000”;acounth<=“0011”;bcountl<=“0101”;bcounth<=“0010”;

else lightstatus:=“010100”;acountl<=“0101”;acounth<=“0100”;bcountl<=“0000”;bcounth<=“0101”;end if;

when “100010”=>

lightstatus:=“100001”;acountl<=“0101”;acounth<=“0000”;bcountl<=“0101”;bcounth<=“0000”;

when “100001”=>

lightstatus:=“010100”;acountl<=“0101”;acounth<=“0100”;bcountl<=“0000”;bcounth<=“0101”;

when others=> lightstatus:=“010100”;acountl<=“0101”;acounth<=“0100”;bcountl<=“0000”;bcounth<=“0101”;

end case;else if(acountl=“0000”)then acounth<=acounth-1;acountl<=“1001”;

else acountl<=acountl-1;

end if;

if(bcountl=“0000”)then bcounth<=bcounth-1;bcountl<=“1001”;

else bcountl<=bcountl-1;end if;end if;end if;

ared<=lightstatus(5);agreen<=lightstatus(4);ayellow<=lightstatus(3);

bred<=lightstatus(2);bgreen<=lightstatus(1);byellow<=lightstatus(0);end process;end one;

四、運(yùn)行結(jié)果

分析：

這里a代表東西方向，b代表南北方向，acounth是表示東西方向五進(jìn)制計(jì)數(shù)acountl是東西方向六進(jìn)制計(jì)數(shù)，bcounth則表示南北方向五進(jìn)制，bounthl則是南北方向六進(jìn)制計(jì)數(shù) 東西方向?yàn)?時(shí)，東西方向紅燈亮（ared=1）

東西方向在1~4之間，東西方向綠燈亮（即agreen=1）南北方向 的紅燈亮起（即bred=1）

五、實(shí)驗(yàn)總結(jié)

此設(shè)計(jì)問(wèn)題可分為主控電路，譯碼驅(qū)動(dòng)電路和掃描顯示部分。

但是，這遠(yuǎn)遠(yuǎn)不能滿足實(shí)際生活的需要，還應(yīng)設(shè)置倒計(jì)時(shí)秒數(shù)，因此可在此電路基礎(chǔ)上外加一個(gè)定時(shí)模塊。

實(shí)驗(yàn)五 流水燈的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、了解流水燈的工作原理。

二、實(shí)驗(yàn)原理及內(nèi)容

實(shí)驗(yàn)原理

要完成本實(shí)驗(yàn)，首先必須了解流水燈的原理。所謂的流水燈實(shí)際上就是由多個(gè)LED發(fā)光二極管構(gòu)成的電路，當(dāng)發(fā)光二極管可以依次點(diǎn)亮?xí)r，即能呈現(xiàn)流水的效果。實(shí)驗(yàn)內(nèi)容

1、設(shè)計(jì)能帶8個(gè)LED發(fā)光管發(fā)光，并按照要求輪流發(fā)光，產(chǎn)生流水燈的流動(dòng)效果。

2、應(yīng)具有兩種以上不同風(fēng)格的流動(dòng)閃亮效果。比如依次點(diǎn)亮或者依次熄滅。（選作）

3、有起動(dòng)、停止控制鍵。（選作）

4、有流動(dòng)閃亮效果選擇設(shè)置鍵。（選作）

5、對(duì)所編寫的電路進(jìn)行編譯及正確的仿真。

三、實(shí)驗(yàn)程序

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY yiweijicun1 IS PORT(CP,R,DSR,DSL:IN STD_LOGIC;

S:STD_LOGIC_VECTOR(2 DOWNTO 0);

D:STD_LOGIC_VECTOR(7 DOWNTO 0);

Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END yiweijicun1;ARCHITECTURE yiweijicun_arch OF yiweijicun1 IS

SIGNAL IQ: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(CP,R,IQ)BEGIN IF(R='1')THEN IQ <=(OTHERS =>'0');ELSIF(CP'EVENT AND CP ='1')THEN CASE CONV_INTEGER(S)IS WHEN 0=>NULL;WHEN 1=> IQ <= D;WHEN 2=> IQ <= DSR & IQ(7 DOWNTO 1);WHEN 3=> IQ <=IQ(6 DOWNTO 0)& DSL;WHEN 4=> IQ <= IQ(0)& IQ(7 DOWNTO 1);WHEN 5=> IQ <=IQ(6 DOWNTO 0)& IQ(7);WHEN 6=> IQ <= IQ(7)& IQ(7 DOWNTO 1);WHEN 7=> IQ <= IQ(6 DOWNTO 0)& IQ(0);WHEN OTHERS => NULL;END CASE;END IF;Q <= IQ;END PROCESS;END yiweijicun_arch;

四、運(yùn)行結(jié)果

結(jié)果分析：

d[0]~d[7]為八個(gè)輸入端，s[0]和s[1]控制流水燈得輸出，s=1保持，s=2實(shí)現(xiàn)左移功能，s=3實(shí)現(xiàn)右移功能，因?yàn)檠舆t的原因，在s=2時(shí)，需要經(jīng)過(guò)一段時(shí)間才能實(shí)現(xiàn)循環(huán)右移的功能，流水燈的實(shí)現(xiàn)其實(shí)是運(yùn)用了8位移位寄存器,它只是運(yùn)用了其中的保持左移與右移的功能，8LO位移位寄存器還有循環(huán)右移，循環(huán)左移，算數(shù)右移，算數(shù)左移等功能。

五、實(shí)驗(yàn)總結(jié)

了解了移位寄存器的功能和原理

通過(guò)這次實(shí)驗(yàn)，加深了VHDL語(yǔ)言的運(yùn)用能力，更進(jìn)一步了解了8位移位寄存器的功能。

實(shí)驗(yàn)六 乘法器的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、了解乘法器的工作原理。

2、了解復(fù)雜時(shí)序電路的設(shè)計(jì)流程。

二、實(shí)驗(yàn)原理及內(nèi)容

實(shí)驗(yàn)原理

具體設(shè)計(jì)原理參見教材188頁(yè)。實(shí)驗(yàn)內(nèi)容

1、設(shè)計(jì)一個(gè)能進(jìn)行兩個(gè)十進(jìn)制數(shù)相乘的乘法器，乘數(shù)和被乘數(shù)均小于100。（可以參考教材231頁(yè)的VHDL代碼來(lái)設(shè)計(jì)）

2、對(duì)所編寫的電路進(jìn)行編譯及正確的仿真。

三、實(shí)驗(yàn)程序

library IEEE;use IEEE.std_logic_1164.all;

entity one_bit_adder is port(A: in STD_LOGIC;B: in STD_LOGIC;C_in: in STD_LOGIC;S: out STD_LOGIC;C_out: out STD_LOGIC);end one_bit_adder;

architecture one_bit_adder of one_bit_adder is begin

S <= A xor B xor C_in;C_out <=(A and B)or(C_in and(A xor B));

end one_bit_adder;library IEEE;use IEEE.std_logic_1164.all;

entity sichen is port(A: in STD_LOGIC_VECTOR(3 downto 0);B: in STD_LOGIC_VECTOR(3 downto 0);data_out: out STD_LOGIC_VECTOR(6 downto 0));end sichen;

architecture multi_arch of sichen is signal A_MULT_B0: STD_LOGIC_VECTOR(2 downto 0);signal A_MULT_B1: STD_LOGIC_VECTOR(2 downto 0);signal A_MULT_B2: STD_LOGIC_VECTOR(2 downto 0);

signal S_TEMP1: STD_LOGIC_VECTOR(1 downto 0);signal S_TEMP2: STD_LOGIC_VECTOR(1 downto 0);

signal C_TEMP : STD_LOGIC_VECTOR(6 downto 0);

signal C0_out_B0, C1_out_B0, C2_out_B0 : STD_LOGIC;signal C0_out_B1, C1_out_B1, C2_out_B1 : STD_LOGIC;

signal ZERO: STD_LOGIC;

component one_bit_adder port(A: in STD_LOGIC;B: in STD_LOGIC;C_in: in STD_LOGIC;S: out STD_LOGIC;C_out: out STD_LOGIC);end component;begin U_0_0 : one_bit_adder port map(A => A_MULT_B0(1), B => A_MULT_B1(0), C_in => ZERO, S => C_TEMP(1), C_out => C0_out_B0);U_0_1 : one_bit_adder port map(A => A_MULT_B0(2), B => A_MULT_B1(1), C_in => C0_out_B0, S => S_TEMP1(0), C_out => C1_out_B0);U_0_2 : one_bit_adder port map(A => ZERO, B => A_MULT_B1(2), C_in => C1_out_B0, S => S_TEMP1(1), C_out => C2_out_B0);

U_1_0 : one_bit_adder port map(A => A_MULT_B2(0), B => S_TEMP1(0), C_in => ZERO, S => C_TEMP(2), C_out => C0_out_B1);U_1_1 : one_bit_adder port map(A => A_MULT_B2(1), B => S_TEMP1(1), C_in => C0_out_B1, S => S_TEMP2(0), C_out => C1_out_B1);U_1_2 : one_bit_adder port map(A => A_MULT_B2(2), B => C2_out_B0, C_in => C1_out_B1, S => S_TEMP2(1), C_out => C2_out_B1);

A_MULT_B0(0)<= A(0)and B(0);A_MULT_B0(1)<= A(1)and B(0);A_MULT_B0(2)<= A(2)and B(0);

A_MULT_B1(0)<= A(0)and B(1);A_MULT_B1(1)<= A(1)and B(1);A_MULT_B1(2)<= A(2)and B(1);

A_MULT_B2(0)<= A(0)and B(2);A_MULT_B2(1)<= A(1)and B(2);A_MULT_B2(2)<= A(2)and B(2);

ZERO <= '0';C_TEMP(0)<= A_MULT_B0(0);C_TEMP(4 downto 3)<= S_TEMP2(1 downto 0);C_TEMP(5)<= C2_out_B1;

C_TEMP(6)<= A(3)xor B(3);

data_out <= C_TEMP;

end multi_arch;

四、運(yùn)行結(jié)果

乘法器實(shí)現(xiàn)A,B兩數(shù)的相乘。A[0]～A[3]以及Ｂ[０]~Ｂ[３]是實(shí)現(xiàn)輸入端的控制。由圖看出，輸出上產(chǎn)生了延遲是因?yàn)楫?dāng)A[3]輸入1，對(duì)應(yīng)了十進(jìn)制的8，B[0]輸入1，對(duì)應(yīng)了十進(jìn)制的1，兩者相乘得8，即在data_out端應(yīng)輸出8，此處因仍存在競(jìng)爭(zhēng)冒險(xiǎn)。

五、實(shí)驗(yàn)總結(jié)

乘法器的設(shè)計(jì)的問(wèn)題可以分為乘數(shù)和被乘數(shù)控制模塊，寄存模塊，乘法模塊和掃描顯示模塊幾個(gè)部分。

兩數(shù)相乘的方法很多，可以用移位相加的方法，也可以將乘法器看成計(jì)數(shù)器，乘積的初始值為零，每一個(gè)時(shí)鐘周期將被乘數(shù)的值加到積上，同時(shí)乘數(shù)減一，這樣反復(fù)執(zhí)行，直到乘數(shù)為零。

第三篇：《EDA技術(shù)基礎(chǔ)》實(shí)驗(yàn)總結(jié)報(bào)告及要求

電工電子中心2009年5月繪制

湖北師范學(xué)院電工電子實(shí)驗(yàn)教學(xué)省級(jí)示范中心電子版實(shí)驗(yàn)報(bào)告

什么什么設(shè)計(jì)（研究）

紅色部分提交時(shí)請(qǐng)刪除！！

題目：“什么內(nèi)容”的設(shè)計(jì)或“什么內(nèi)容”的研究，例如： 基于FPGA的數(shù)字搶答器設(shè)計(jì) 基于FPGA的等精度數(shù)字頻率計(jì)設(shè)計(jì) Verilog HDL同步時(shí)序電路研究 一種簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)

基于FPGA的DDS信號(hào)發(fā)生器的設(shè)計(jì)

更多參考“大學(xué)生電子實(shí)驗(yàn)室”論壇設(shè)計(jì)選題指南 一．任務(wù)解析

根據(jù)對(duì)設(shè)計(jì)選題的理解，明確要做什么，要達(dá)到什么要求（參數(shù)、指標(biāo)）。二．方案論證

對(duì)所要完成的設(shè)計(jì)任務(wù)，參考相關(guān)資料，提出設(shè)計(jì)方案，拿不同方案進(jìn)行對(duì)比分析，選擇你能夠?qū)崿F(xiàn)的方案，并明確指出為什么要選擇此方案，較其它方案有何優(yōu)點(diǎn)。三．實(shí)驗(yàn)步驟

方案的具體實(shí)施，按實(shí)際實(shí)施過(guò)程認(rèn)真做好原始記錄，可以包括單元電路仿真分析，部分指標(biāo)測(cè)試（實(shí)際效果）等等，描述演示效果要明確所用設(shè)備，說(shuō)明實(shí)驗(yàn)箱，使用了什么儀器等。四．結(jié)果分析

對(duì)所測(cè)試結(jié)果（演示現(xiàn)象）做分析，得出結(jié)論（描述現(xiàn)象）。五．經(jīng)驗(yàn)總結(jié)

對(duì)完成任務(wù)情況進(jìn)行總結(jié)，是否達(dá)到預(yù)期的設(shè)計(jì)，效果如何，還有哪些可以改進(jìn)的，改進(jìn)建議，特別是錯(cuò)誤分析。

如果是自己獨(dú)立完成的，我相信一定會(huì)有很多心得體會(huì)可以總結(jié)的，挫折的苦惱，成功的喜悅。如果你完成了一個(gè)設(shè)計(jì)性實(shí)驗(yàn)，一點(diǎn)體會(huì)都沒(méi)有，那么我相信你一定是走捷徑完成了任務(wù)，而沒(méi)有真正獨(dú)立完成本設(shè)計(jì)任務(wù)！老師批改報(bào)告，往往把學(xué)生的心得體會(huì)看成一個(gè)亮點(diǎn)。心得體會(huì)一定要認(rèn)真寫，把自己做設(shè)計(jì)性實(shí)驗(yàn)的過(guò)程認(rèn)真總結(jié)，讓老師感受到你是一步一步完成該設(shè)計(jì)性實(shí)驗(yàn)選題的。

第2頁(yè)，共2頁(yè)

第四篇：實(shí)驗(yàn)二總結(jié)報(bào)告

《數(shù)據(jù)庫(kù)原理與應(yīng)用》實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn)名稱： 實(shí)驗(yàn)二 學(xué)號(hào)：

班級(jí)： 姓名：

軟件工程

一、實(shí)驗(yàn)?zāi)康?/p>

1．掌握使用SQL語(yǔ)句創(chuàng)建和刪除數(shù)據(jù)表，創(chuàng)建各種完整性約束。2．掌握使用SQL語(yǔ)句修改表的結(jié)構(gòu)。

3.掌握查詢語(yǔ)句的使用方法，重點(diǎn)掌握連接查詢和嵌套查詢。

二、實(shí)驗(yàn)過(guò)程

1.使用SQL語(yǔ)句建立4個(gè)關(guān)系，：

供應(yīng)商表S（Sno, Sname, City）零件表P（Pno, Pname, Color, Weight）工程項(xiàng)目表J（Jno, Jname, City）供應(yīng)情況表 SPJ（Sno, Pno, Jno, QTY）創(chuàng)建S表的語(yǔ)句為：

create table s(sno varchar2(20)primary key, sname varchar2(40)unique，city varchar2(10));語(yǔ)句的執(zhí)行結(jié)果為： / 19

創(chuàng)建p表的語(yǔ)句為：

create table p(pno varchar2(20)primary key, pname varchar2(40), color varchar2(10), weight number check(weight>=1 and weight<=50));語(yǔ)句的執(zhí)行結(jié)果為：

創(chuàng)建j表的語(yǔ)句為：

create table j(jno varchar2(20)primary key, jname varchar2(40)unique not null, city varchar2(10));語(yǔ)句的執(zhí)行結(jié)果為： / 19

創(chuàng)建spj表的語(yǔ)句為：

create table spj(sno varchar2(20), pno varchar2(20), jno varchar(20), qty number(5), primary key(sno,pno,jno), foreign key(sno)references s(sno), foreign key(pno)references p(pno), foreign key(jno)references j(jno));語(yǔ)句的執(zhí)行結(jié)果為：

2.用SQL語(yǔ)句完成以下操作

（1）給S表增加Sphone和Semail兩個(gè)屬性列，分別用來(lái)存放供應(yīng)商的聯(lián)系電話和電子信箱。

語(yǔ)句：alter table s add sphone varchar2(15);alter table s add semail varchar2(40);執(zhí)行結(jié)果： / 19

（2）刪除Jname屬性列取值唯一的約束。

語(yǔ)句：alter table j drop constraint SYS_C0011066;執(zhí)行結(jié)果：

（3）將QTY屬性列的數(shù)據(jù)類型修改為Integer型。語(yǔ)句：alter table spj modify qty integer;執(zhí)行結(jié)果：

（4）刪除S表中的屬性列Semail 語(yǔ)句：alter table s drop column semail;執(zhí)行結(jié)果：

3.在J表的Jname屬性列上創(chuàng)建唯一性索引。語(yǔ)句：create unique index sy on j(jname);執(zhí)行結(jié)果： / 19

4.使用EXP命令將創(chuàng)建的四張數(shù)據(jù)表導(dǎo)出。執(zhí)行結(jié)果：

5.在創(chuàng)建的S，P，J和SPJ表中完成以下查詢：（1）查詢所有供應(yīng)商所在的城市。

select distinct city from s;

（2）查詢零件重量在10-20之間（包括10和20）的零件名和顏色。

select pname,color from p where weight between 10 and 20;/ 19

（3）查詢工程項(xiàng)目的總個(gè)數(shù)。

select count(distinct jno)from j;/ 19

（4）查詢所有零件的平均重量。

select avg(weight)from p;

（5）查詢供應(yīng)商S3供應(yīng)的零件號(hào)。

select pno from spj where sno='s3';/ 19

（6）查詢各個(gè)供應(yīng)商號(hào)及其供應(yīng)了多少類零件。

select sno,count(distinct pno)from spj group by sno;

（7）查詢供應(yīng)了2類以上零件的供應(yīng)商號(hào)。

select sno from spj group by sno having count(distinct pno)>2;/ 19

（8）查詢零件名以“螺”字開頭的零件信息。

select * from p where pname like '螺%';

（9）查詢工程項(xiàng)目名中最后一個(gè)字為“廠”字的工程項(xiàng)目所在的城市。

select city from j where jname like '%廠';/ 19

（10）查詢給每個(gè)工程供應(yīng)零件的供應(yīng)商的個(gè)數(shù)。

select jno,count(distinct sno)from spj group by jno;

（11）查詢供應(yīng)數(shù)量在1000—2000之間（包括1000和2000）的零件名稱。

select pname from p where pno in

(select pno from spj group by pno having sum(qty)>=1000 andsum(qty)<=2000);/ 19

6．將實(shí)驗(yàn)一中創(chuàng)建的三張表student，course和sc用IMP命令導(dǎo)入，在導(dǎo)入的三張表中完成以下查詢：

（1）查詢“信息管理與信息系統(tǒng)”專業(yè)學(xué)生的姓名和年齡。

select sname,trunc((sysdate-birth)/365)sage from student where major='信息管理與信息系統(tǒng)';

（2）查詢107號(hào)課程的最高成績(jī)。

select max(grade)from sc where cno='107';/ 19

（3）統(tǒng)計(jì)每個(gè)專業(yè)的學(xué)生人數(shù)。

select major,count(major)人數(shù) from student group by major;

（4）統(tǒng)計(jì)每門課程的修課人數(shù)和考試最高分。

select cno,count(distinct sno)人數(shù),max(grade)最高分 from sc group by cno;/ 19

（5）查詢總成績(jī)超過(guò)200分的學(xué)生，要求列出學(xué)號(hào)和總成績(jī)。

select sno,sum(grade)from sc group by sno having sum(grade)>200;

（6）查詢姓名為田丕龍的學(xué)生所學(xué)課程的課程名與學(xué)分。

select cname,gredit from course where cno in（select cno from sc where sno in（select sno from student where sname='田丕龍'）);/ 19

（7）查詢選修課程號(hào)為“160”或“304”的學(xué)生的學(xué)號(hào)。

select sno from sc where cno='160' or cno='304';

（8）查詢選修了課程號(hào)為“160”和“304”的學(xué)生的學(xué)號(hào)。

select x.sno from scx,sc y where x.sno=y.sno and x.cno='160' and y.cno='304';/ 19

（9）查詢學(xué)習(xí)全部課程的學(xué)生姓名。

select sname from student where sno in(select sno from sc group by sno having count(cno)=(select count(cno)from course));

（10）查詢1994年1月1日以前出生的學(xué)生的姓名和專業(yè)。

select sname,major from student whereto_date('1994/01/01','yyyy/mm/dd')-birth>=0;/ 19

（11）查詢選修了“大學(xué)英語(yǔ)4”課程且成績(jī)?cè)?0分以上的學(xué)生姓名。

select sname from student where sno in(select sno from sc where grade>90 and cno in

(select cno from course where cname='大學(xué)英語(yǔ)4'));（12）查詢選修了5門以上課程的學(xué)生學(xué)號(hào)和姓名。

select sno,sname from student where sno in(select sno from sc group by sno having count(cno)>5);/ 19

（13）查詢未選修“政治經(jīng)濟(jì)學(xué)”課程的學(xué)生情況。

select * from student where sno!=all(select sno from sc where cno in(select cno from course where cname='政治經(jīng)濟(jì)學(xué)'));（14）統(tǒng)計(jì)102和378號(hào)課程的選課人數(shù)及平均成績(jī)。

select cno,count(sno)人數(shù),avg(grade)from sc group by cno having cno='102' or cno='378';/ 19

（15）查詢比所有“信息管理與信息系統(tǒng)”專業(yè)學(xué)生年齡都大的學(xué)生。

select * from student where birth<(select min(birth)from student where major='信息管理與信息系統(tǒng)');

（16）將“計(jì)算機(jī)科學(xué)與技術(shù)”專業(yè)的學(xué)生按出生時(shí)間先后排序。

select * from student where major='計(jì)算機(jī)科學(xué)與技術(shù)' order by birth asc;/ 19

三、實(shí)驗(yàn)總結(jié) / 19

第五篇：EDA實(shí)驗(yàn)4lxm

實(shí)驗(yàn)四 計(jì)數(shù)器與七段譯碼器及顯示的設(shè)計(jì)

一 實(shí)驗(yàn)?zāi)康?/p>

1、掌握七段譯碼器的工作原理；

2、學(xué)會(huì)用VHDL硬件描述語(yǔ)言進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)；

3、學(xué)會(huì)運(yùn)用波形仿真測(cè)試檢驗(yàn)程序的正確性；

4、用QuartusII完成基本組合電路的設(shè)計(jì)。

二 實(shí)驗(yàn)儀器

PC機(jī)、Quartus II 6.0軟件、康芯EDA實(shí)驗(yàn)箱

三 實(shí)驗(yàn)內(nèi)容

選GW48系統(tǒng)的實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出(PIO46-PIO40)，鍵3到鍵8作為控制輸入端。完成計(jì)數(shù)器的數(shù)碼管顯示設(shè)計(jì)。

四 實(shí)驗(yàn)原理及步驟

7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來(lái)實(shí)現(xiàn)。例6-18作為7段譯碼器，輸出信號(hào)LED7S的7位分別接如圖6-2數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。注意，這里沒(méi)有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)應(yīng)改為...(7 DOWNTO 0)。

1、根據(jù)譯碼器真值表寫出原程序。

譯碼器真值表：

數(shù)

輸入

輸出

值 A

B C D a b c d e f g 0 0 0 0 0 1 1 1 1 1 1 0 1 0 0 0 1 0 1 1 0 0 0 0 2 0 0 1 0 1 1 0 1 1 0 1 3 0 0 1 1 1 1 1 1 0 0 1 4 0 1 0 0 0 1 1 0 0 1 1 5 0 1 0 1 1 0 1 1 0 1 1 6 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 8 1 0 0 0 1 1 1 1 1 1 1 9 1 0 0 1 1 1 1 1 0 1 1 A 0 1 0 1 1 1 0 1 1 1 B 1 0 1 1 0 0 1 1 1 1 1 C 1 1 0 0 1 0 0 1 1 1 0 D 1 1 0 1 0 1 1 1 1 0 1 E 1 1 1 0 1 0 0 1 1 1 1 F 1 1 1 1 1 0 0 0 1 1 1

三、實(shí)驗(yàn)內(nèi)容：

1、說(shuō)明下列程序中各語(yǔ)句的含義，以及該例的整體功能。在Quartus II 6.0上對(duì)以下該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形（提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)）。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DecL7S IS PORT(A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE one OF DecL7S IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” => LED7S <= “0111111”;--X“3F”?0 WHEN “0001” => LED7S <= “0000110”;--X“06”?1 WHEN “0010” => LED7S <= “1011011”;--X“5B”?2 WHEN “0011” => LED7S <= “1001111”;--X“4F”?3 WHEN “0100” => LED7S <= “1100110”;--X“66”?4 WHEN “0101” => LED7S <= “1101101”;--X“6D”?5 WHEN “0110” => LED7S <= “1111101”;--X“7D”?6 WHEN “0111” => LED7S <= “0000111”;--X“07”?7 WHEN “1000” => LED7S <= “1111111”;--X“7F”?8 WHEN “1001” => LED7S <= “1101111”;--X“6F”?9 WHEN “1010” => LED7S <= “1110111”;--X“77”?10 WHEN “1011” => LED7S <= “1111100”;--X“7C”?11 WHEN “1100” => LED7S <= “0111001”;--X“39”?12 WHEN “1101” => LED7S <= “1011110”;--X“5E”?13 WHEN “1110” => LED7S <= “1111001”;--X“79”?14 WHEN “1111” => LED7S <= “1110001”;--X“71”?15 WHEN OTHERS => NULL;END CASE;END PROCESS;END;

圖3-1 共陰數(shù)碼管及其電路

2、引腳鎖定以及硬件下載測(cè)試。建議選實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出（PIO46--PIO40），鍵

8、鍵

7、鍵

6、鍵5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。

3、用VHDL完成四位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)，命名為CNT4B.4、用VHDL例化語(yǔ)句（參考實(shí)驗(yàn)1中的1位全加VHDL文本輸入設(shè)計(jì)）按圖3-2 的方式，完成頂層文件設(shè)計(jì)，并重復(fù)以上實(shí)驗(yàn)過(guò)程。注意圖3-2中的tmp是4位總線，led是7位總線。對(duì)于引腳鎖定和實(shí)驗(yàn)，建議仍選實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出，用鍵3作為時(shí)鐘輸入（每按2次鍵為1個(gè)時(shí)鐘脈沖），或直接時(shí)鐘信號(hào)clock0。

圖3-2 計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖

(提示：

1、將教材P89頁(yè)程序和P154頁(yè)程序讀懂，分別建立工程、生成各自原理圖。

2、將上述兩個(gè)原理圖按教材P155頁(yè)圖6-19連接起來(lái)建立新的原理圖設(shè)計(jì)文件。

3、將上述原理圖文件編譯、仿真、引腳綁定，下載到實(shí)驗(yàn)箱驗(yàn)證。）

四、實(shí)驗(yàn)報(bào)告要求

1、總結(jié)Quartus II 6.0 VHDL 中CASE語(yǔ)句應(yīng)用及多層次設(shè)計(jì)方法

2、根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和實(shí)驗(yàn)過(guò)程；設(shè)計(jì)程序、程序分析報(bào)告、仿真波形圖及其分析報(bào)告；

3、心得體會(huì)――本次實(shí)驗(yàn)中你的感受；你從實(shí)驗(yàn)中獲得了哪些收益；本次實(shí)驗(yàn)?zāi)愕某晒χ?；本次?shí)驗(yàn)中還有待改進(jìn)的地方；下次實(shí)驗(yàn)應(yīng)該從哪些地方進(jìn)行改進(jìn)；怎樣提高自的實(shí)驗(yàn)效率和實(shí)驗(yàn)水平等等。

五、問(wèn)題與思考：

只要求譯出數(shù)字0～9和“-”，怎樣修改程序？