第一篇：ASIC實(shí)驗(yàn)總結(jié)報(bào)告

ASIC

學(xué)院： 班級(jí)： 姓名： 學(xué)號(hào)： 序號(hào)：

實(shí)驗(yàn)總結(jié)報(bào)告

HDB3碼制變換的功能與時(shí)序驗(yàn)證

一、實(shí)驗(yàn)?zāi)康?/p>

1、學(xué)習(xí)和掌握利用Verilog進(jìn)行專用集成電路設(shè)計(jì)的流程與方法。

2、熟悉編寫較完整的測試模塊進(jìn)行接近真實(shí)的完整測試。

3、熟悉仿真軟件Modelsim的使用方法。

二、實(shí)驗(yàn)要求

用Verilog HDL進(jìn)行HDB3解碼電路描述，并寫出測試文件，電路仿真結(jié)果正確。取時(shí)鐘頻率=2M，信號(hào)頻率=2M。

三、實(shí)驗(yàn)原理

1、HDB3碼

由功率譜的特性，我們知道，NRZ 單極性不歸零碼不適合在信道上傳輸，傳號(hào)交替反轉(zhuǎn)碼(AMI碼)為一種雙極性碼，為了克服AMI 碼連零可能較多的缺點(diǎn)，必須提出新的編碼方案，對(duì)NRZ碼中的連零作適當(dāng)?shù)奶幚怼８呙芏入p極性碼就是針對(duì)這一問題而提出來的一種編碼方案。所謂高密度，是指傳輸碼中“l(fā)”碼的密度較高，連“0”碼的個(gè)數(shù)最多為n 個(gè)，這種碼叫HDBn碼。在實(shí)用中，n 一般等于3，這就是HDB3 碼。

當(dāng)連零數(shù)不大于3 時(shí)，HDB3 碼與AMI 碼的編碼規(guī)則相同。當(dāng)連零數(shù)超過3 時(shí)，以四 個(gè)連零作為“一節(jié)”，分別用不同的取代節(jié)取代這四個(gè)連零。取代節(jié)有兩種，分別為“000V” 和“B00V”，這里的B 和V 均為傳號(hào)脈沖。這樣，傳輸碼中的連零數(shù)就被控制在3 個(gè)以 內(nèi)。在取代節(jié)中，V 叫做破壞點(diǎn)，用它在碼流中破壞極性交替這一原則，以便接收端識(shí)別。B 碼是為了平衡正負(fù)極性而加入的一個(gè)附加傳號(hào)，它并不破壞極性交替的原則，因此又稱它 為非破壞點(diǎn)。HDB3 碼的取代原則為：

(1)出現(xiàn)四個(gè)連零用取代節(jié)取代；

(2)當(dāng)相鄰破壞點(diǎn)V 中間有奇數(shù)個(gè)原始傳號(hào)(不包括B 碼)時(shí)，用“000V”取代；(3)當(dāng)相鄰破壞點(diǎn)V 中間有偶數(shù)個(gè)原始傳號(hào)時(shí)，用”B00V'取代；

(4)用“B00V'取代時(shí)，B 碼和V 碼與它們前面一個(gè)原始傳號(hào)(或V 碼)極性相反；(5)用”000V'取代時(shí)，V 碼與它前面的傳號(hào)極性相同。

可以證明，按照上述原則編出的HDBn碼，相鄰破壞點(diǎn)V 的極性也是相反的，因此，破壞點(diǎn)的引入不會(huì)導(dǎo)致碼流的正負(fù)不平衡。由于HDB3 碼中的V 碼破壞了極性交替原則，因此，在收端很容易找到它。在譯碼時(shí)，將破壞點(diǎn)V 檢出，包括它前面的三位碼一律還原為“0”碼就完成了HDB3 碼的譯碼工作。

2、HDB3解碼電路

HDB3 譯碼電路完成編碼的反變換，關(guān)鍵之處是檢出破壞點(diǎn)，取消“取代節(jié)”，即將 “000V”或“B00V”還原成“0000”，其管腿框圖如下：

圖2 HDB3譯碼電路管腳圖

四、HDB3譯碼電路模塊設(shè)計(jì)

根據(jù)編碼規(guī)則，解碼過程步驟為：首先將同步時(shí)鐘信號(hào)、正整流信號(hào)、負(fù)整流信號(hào)輸入解碼模塊中，然后從正整流信號(hào)和負(fù)整流信號(hào)中可以檢測出兩路包含V碼的信號(hào)，將兩路V碼合成一路信號(hào)，再對(duì)其進(jìn)行解碼，最后將雙相碼變換成單相碼。示意圖如下圖所示：

圖7 解碼流程示意圖

1、V碼檢測

V碼檢測同時(shí)進(jìn)行正V碼檢測和負(fù)V碼檢測，這兩個(gè)檢測模塊的設(shè)計(jì)思想類似。當(dāng)正整流信號(hào)上升沿到來時(shí)對(duì)輸入的脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)到1時(shí)，輸出一個(gè)脈沖作為+V脈沖，同時(shí)計(jì)數(shù)器清零。在計(jì)數(shù)期間，一旦檢測到負(fù)整流信號(hào)脈沖，計(jì)數(shù)器立即清零，重新從零計(jì)數(shù)。這是因?yàn)樵趦蓚€(gè)正整流信號(hào)脈沖之間，如果存在負(fù)整流信號(hào)脈沖，說明第二個(gè)正整流信號(hào)脈沖不是+V碼，只有在連續(xù)兩個(gè)正整流信號(hào)脈沖之間沒有負(fù)整流信號(hào)脈沖，才能說明這兩個(gè)正整流信號(hào)脈沖在HDB3碼中是同極性的，達(dá)到檢測+V碼的目的。-V碼檢測與+V碼的檢測類似，所不同的是-V碼的檢測是在正整流信號(hào)脈沖的控制下對(duì)負(fù)整流信號(hào)脈沖進(jìn)行計(jì)數(shù)、檢測和判定。圖8是正V碼檢測的流程圖：

圖8 正V碼檢測流程示意圖

2、V碼和B碼解碼過程

檢測到V碼后，根據(jù)HDB3編碼規(guī)則，只需將V碼及之前3位碼全部置零就可同時(shí)完成扣除V碼和B碼的操作。這里需要使用兩組4位移位寄存器實(shí)現(xiàn)?？鄢齎碼和B碼之后，還需要將雙相碼變換成單相碼，即當(dāng)輸入是“00”時(shí)輸出“0”，輸入是“01”或“10”時(shí)輸出“1”，這樣就完成了HDB3的解碼。圖9為雙相碼變單相碼流程示意圖：

圖9 雙相碼變單相碼流程示意圖

五、實(shí)驗(yàn)結(jié)果

交互仿真

綜合后的門級(jí)電路

門級(jí)電路仿真

七、實(shí)驗(yàn)總結(jié)

通過本次試驗(yàn)，我對(duì)verilog有了更加深入的了解，對(duì)ASIC設(shè)計(jì)也有了直觀的認(rèn)識(shí)與體驗(yàn)。在實(shí)驗(yàn)中，由于HDB3碼編碼、譯碼規(guī)則的特殊性，本次測試程序并沒有采用給隨機(jī)數(shù)進(jìn)行測試的方式，而是通過給一串典型的固定激勵(lì)，觀察輸出結(jié)果是否與預(yù)期一致。再通過反復(fù)多次測量以確保電路功能的準(zhǔn)確性，本實(shí)驗(yàn)報(bào)告中只給出了一組典型測試數(shù)據(jù)的仿真波形與結(jié)果。通過本次實(shí)驗(yàn)，我深刻體會(huì)到測試程序設(shè)計(jì)的重要性，它涉及到的問題可能比電路本身還要復(fù)雜，需要在以后編寫程序時(shí)繼續(xù)深入學(xué)習(xí)。感謝老師助教們一學(xué)期以來的辛勤付出

八、實(shí)驗(yàn)代碼

1、HDB3譯碼電路模塊設(shè)計(jì)

module jiema(hdb,hdb_,clk,reset,nrz);input hdb,hdb_,clk,reset;

//define input ports outputnrz;

//define output ports regnrz;reg[1:0] shift_reg[3:0];

//define shift register reg count;

//flag to detect positive V code reg count_;

//flag to detect negtive V code reg[1:0] pole_change;

//polar converting state reg[1:0] flag;

//record input signal

always @(hdb or hdb_)

//detect positive V code and negtive V code begin if(hdb)begin if(count)begin flag=2'b00;count=0;

//clear count flag end else

begin flag=2'b10;count=1;

//set count flag end

count_=0;end else if(hdb_)begin if(count_)begin flag=2'b00;

count_=0;

//clear count_ flag end else begin flag=2'b01;

count_=1;

//set count_ flag end count=0;

end else flag=2'b11;

end

always @(posedgeclk or posedge reset)begin if(reset)begin shift_reg[3]<=0;shift_reg[2]<=0;shift_reg[1]<=0;shift_reg[0]<=0;pole_change<=0;end else begin pole_change<=shift_reg[3];

//shift out data from shift register shift_reg[3]<=shift_reg[2];shift_reg[2]<=shift_reg[1];shift_reg[1]<=shift_reg[0];case(flag)

2'b00:begin shift_reg[3]<=0;

//clear B code and V code shift_reg[0]<=0;

end

2'b01:shift_reg[0]<=2'b01;

2'b10:shift_reg[0]<=2'b10;

2'b11:shift_reg[0]<=2'b00;default:shift_reg[0]<=2'b00;endcase end end

always @(posedgeclk or posedge reset)

//ouput signal nrz begin if(reset)begin nrz<=0;

end else if(pole_change==2'b10 || pole_change==2'b01)nrz<=1;else nrz<=0;end endmodule

2、HDB3譯碼模塊測試程序

// Name:

WangYing/ZhengXueYing/YuHong // Class:

2010211202 // Number:

10211059 // Create Date:

23:43:10 05/14/2012

// Module Name:

HDB3_decoder // Version:

ModelSim SE 6.5c

`timescale 100ns/10ns modulejiema_test;reg hdb,hdb_,clk,reset;

//drive input ports wirenrz;

//test output port reg flag;

//detect first high level integeri;reg[35:0] exp_nrz;

//output expect reg[39:0] judgement;

//judge the accuracy between the output and expect reg[39:0] result;

//show the simulation result Jiamau1(.hdb(hdb),.hdb_(hdb_),.clk(clk),.reset(reset),.nrz(nrz));

//instantiation

initial

//initialize variables and input reset signal begin flag=0;

i=0;exp_nrz=36'b0000_0000_1101_1000_0100_0111_0001_1000_0111;clk=0;reset=0;

#1 reset=1;

#5 reset=0;end

always #2.5 clk=~clk;

//clock signal

initial

//input test signal begin hdb=0;hdb_=0;

#10 hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=0;

#15 hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=0;

#15 hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=0;hdb_=0;

#15 hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=0;hdb_=0;

#10 hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=0;hdb_=0;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=0;

#10 hdb=1;hdb_=0;while(1)begin

#5 hdb=0;hdb_=1;

#5 hdb=0;hdb_=0;

#10 hdb=0;hdb_=1;

#5 hdb=1;hdb_=0;

#5 hdb=0;hdb_=0;

#10 hdb=1;hdb_=0;end end

always @(posedgenrz)begin if(!flag)begin flag<=1;result<=“right”;end end

always @(posedgeclk)

//judge the result and show the information begin if(flag)begin if(i<36)begin if(nrz==exp_nrz[i])judgement<=“right”;else begin judgement<=“wrong”;

result<=“wrong”;end if(i!=0)

$display(“ %s!”,judgement);

$write(“nrz=%b;expect: nrz=%b;”,nrz,exp_nrz[i]);

i<=i+1;

end else begin

$display(“ %s!”,judgement);

$display(“The simulation result is %s!”,result);

$stop;end end end endmodule

3、jiema.tcl 約束文件內(nèi)容

set LIBRARY /home2/student/lib/train/synopsys

set top jiema set_attr library $LIBRARY/typical.lib read_hdl {jiema.v} elaboratejiema setcyc 20.00 procall_inputs {} {find-port-inputs-no_clocks *} procall_outputs {} {find-port-outputs *} read_sdcjiama.sdc synthesize-to_generic-no_incremental synthesize-to_mapped-eff medium write_hdljiama>jiema.vg write_sdf –design jiema>jiema.sdf write_sdcjiema>jiema.gate.sdc

4、jiema.sdc 文件內(nèi)容： setsdc_version 1.4 set_units-capacitance 1000.0fF set_units-time 1000.0ps # Set the current design current_design control create_clock-name “clk”-add-period 20.0-waveform {0.0 10.0} [get_portsclk] set_input_delay –clock [get_clocksclk] –add_delay 2.0 [(hdb,hdb_,clk,reset,nrz] set_output_delay –clock [get_clocksclk] –add_delay 2.0 [get_portsyout]

第二篇：實(shí)驗(yàn)總結(jié)報(bào)告

實(shí)驗(yàn)報(bào)告 專業(yè)：______

姓名：______

學(xué)號(hào)：______

日期：______

桌號(hào)：______________

課程名稱：

模擬電子技術(shù)基礎(chǔ)實(shí)驗(yàn)

指導(dǎo)老師：

成績：________________ 實(shí)驗(yàn)名稱：

實(shí)驗(yàn)總結(jié)報(bào)告

一、體會(huì)與收獲

在這個(gè)學(xué)期中，我們一共完成了從常用電子儀器的使用到EDA 半導(dǎo)體器件特性仿真等五個(gè)實(shí)驗(yàn)課題。具體的實(shí)驗(yàn)情況在實(shí)驗(yàn)報(bào)告中已經(jīng)很清楚的反映了。在此我想談?wù)勎业捏w會(huì)與收獲。

首先，我們在試驗(yàn)中面臨著很多問題。實(shí)驗(yàn)儀器就是其中之一。實(shí)驗(yàn)室中的很多儀器：示波器、交流毫伏表，確實(shí)是由于年代久遠(yuǎn)而不能正常工作。但我發(fā)現(xiàn)，很多同學(xué)在實(shí)驗(yàn)現(xiàn)象沒出來的情況下就借口說是實(shí)驗(yàn)儀器的問題。其實(shí)不然。很多情況下，儀器沒有調(diào)試好，導(dǎo)致現(xiàn)象不明顯或者與理論相差甚遠(yuǎn)。

在做基本運(yùn)算電路設(shè)計(jì)實(shí)驗(yàn)時(shí)，通過老師上課精彩的講解使我感受到了一種“新的世界觀”，認(rèn)識(shí)到了理論學(xué)習(xí)和實(shí)驗(yàn)的區(qū)別，在以后做實(shí)驗(yàn)的時(shí)候要對(duì)所有器械保持懷疑的心態(tài)，堅(jiān)持“自己測的才是準(zhǔn)的”原則。

通過解決每一次實(shí)驗(yàn)出現(xiàn)的問題，我在做實(shí)驗(yàn)的時(shí)候變得更加有耐心。在連接電路前，都會(huì)認(rèn)真分析一下實(shí)驗(yàn)原理。然后根據(jù)實(shí)驗(yàn)書和老師的ppt上的步驟一步一步的來做。果然，出現(xiàn)錯(cuò)誤的幾率小了很多。其次，做實(shí)驗(yàn)要養(yǎng)成好的習(xí)慣。很多同學(xué)在做實(shí)驗(yàn)的時(shí)候態(tài)度很隨便。沒有注意諸如：連線之前檢查導(dǎo)線是否導(dǎo)通、用萬用表測電阻時(shí)不質(zhì)疑短接調(diào)零、鏈接電路是帶電操作等等。也許，在很多人看來這些都是小問題。但真正每一次都做到一絲不茍，養(yǎng)成良好的習(xí)慣的同學(xué)并不多。

接下來，我想說的是實(shí)驗(yàn)的目的。剛開始，我認(rèn)為實(shí)驗(yàn)是一項(xiàng)任務(wù)，只要完成了就行。無非就是照著課本連連線、得出個(gè)已經(jīng)計(jì)算好的結(jié)果就行了。但自從自己做功放后我改變了這種看法。在做功放的時(shí)候，雖然原理圖都是被人提前設(shè)計(jì)好的。但是在做得時(shí)候總是會(huì)需要自己去調(diào)試、布線。有時(shí)候看似連接的很完美的電路，可能會(huì)因?yàn)槟硞€(gè)地方的虛焊而不能工作。這種情況非常鍛煉你能力。在找錯(cuò)誤的地方的時(shí)候你自然而然的明白了電路的原理。而且，當(dāng)做好一個(gè)自己獨(dú)立完成的功放后，會(huì)有一種成就感。

最后，我想說實(shí)驗(yàn)跟課本的理論相結(jié)合，在課本中學(xué)習(xí)，在實(shí)驗(yàn)中檢驗(yàn)。在實(shí)驗(yàn)中發(fā)現(xiàn)，用課本知識(shí)去分析。興趣就在這一個(gè)個(gè)的實(shí)驗(yàn)中激發(fā)了。當(dāng)然，我明白大學(xué)的最終目的不是讓我們?nèi)プ鲆恍┲T如功放之類的東西，而是鍛煉我們?nèi)ヌ剿?、去發(fā)現(xiàn)、去學(xué)習(xí)的能力。可能我們做的某項(xiàng)東西很簡單或者沒有做成功，但那并不是失敗，因?yàn)槟阋呀?jīng)學(xué)習(xí)到了許多。耐心并且細(xì)心的去做每一步，堅(jiān)持嚴(yán)謹(jǐn)?shù)膽B(tài)度做到最后。每一個(gè)人都是成功者。

二、意見與建議

對(duì)模電實(shí)驗(yàn)的建議：

①老師在講課過程中的實(shí)物演示部分，可以用幻燈片播放拍攝的操作短片，或是在大屏幕上放出實(shí)物照片進(jìn)行講解，因?yàn)橛玫谝慌诺膬x器或元件直接講解的話看的不是很清楚。

②實(shí)驗(yàn)室里除了后面的幾臺(tái)，前面也時(shí)不時(shí)有示波器故障，如果沒有發(fā)現(xiàn)示波器已故障的話會(huì)給實(shí)驗(yàn)帶來麻煩。因此希望老師可以教幾個(gè)識(shí)別示波器是否故障的方法。

③選題方面，從元件的認(rèn)識(shí)逐漸過渡到焊電路板進(jìn)行實(shí)驗(yàn)，內(nèi)容涵蓋面合理，沒有更多的建議了。

感謝老師半學(xué)期來的教誨和指導(dǎo)！

三、課程評(píng)價(jià)

在大學(xué)二年級(jí)的第一學(xué)期，我們按課程計(jì)劃，完成了模電實(shí)驗(yàn)課程的學(xué)習(xí)，我感到收獲很大。

老師在講解實(shí)驗(yàn)課程時(shí)：教學(xué)內(nèi)容豐富，授課生動(dòng)、詳細(xì)，思路清晰，富有邏輯性、啟發(fā)性，而且善于激勵(lì)學(xué)生興趣，經(jīng)常產(chǎn)生師生互動(dòng)；他理論知識(shí)功底深厚，實(shí)踐經(jīng)驗(yàn)豐富，并且能夠理論聯(lián)系實(shí)際，舉例生動(dòng)形象，對(duì)模電的理論學(xué)習(xí)有很大幫助；教學(xué)方式得當(dāng)，能夠因材施教，給學(xué)生一個(gè)相對(duì)自我發(fā)展的空間。

他講課時(shí)語言幽默，平易近人，關(guān)心學(xué)生，深受同學(xué)好評(píng)；講課過程中認(rèn)真負(fù)責(zé)，嚴(yán)格要求，把教書育人很好地結(jié)合起來。

通過模電實(shí)驗(yàn)課程，增強(qiáng)了我的動(dòng)手能力，幫助我在以后的學(xué)習(xí)生活中能夠順利解決一些難題。希望學(xué)校今后能夠?yàn)閷W(xué)生多開類似的課程，讓在校的學(xué)生得到更多的鍛煉機(jī)會(huì)。

第三篇：實(shí)驗(yàn)總結(jié)報(bào)告

課程總結(jié)報(bào)告

姓名 ： 學(xué)院：

在本課程中，我一直按時(shí)上課，從不曠課，認(rèn)真聽講，積極參與課堂討論，主動(dòng)思考并回答老師的提問。在創(chuàng)業(yè)實(shí)踐這個(gè)課程學(xué)習(xí)中，首先，我在老師的指導(dǎo)下對(duì)自己的創(chuàng)業(yè)資源進(jìn)行了歸納與分析。仔細(xì)分析并搞清自己的創(chuàng)業(yè)優(yōu)勢資源，并認(rèn)真思考了如何將資源優(yōu)勢轉(zhuǎn)化為創(chuàng)業(yè)優(yōu)勢和根據(jù)自己的資源優(yōu)勢與實(shí)力，思考如何走出創(chuàng)業(yè)第一步。利用老師提供的行業(yè)分類為自己設(shè)想了一個(gè)具體的創(chuàng)業(yè)點(diǎn)子。

接下來，我學(xué)習(xí)了從熱點(diǎn)中捕捉創(chuàng)業(yè)商機(jī)，掌握通過分析熱點(diǎn)捕捉創(chuàng)業(yè)商機(jī)的基本方法。比如注意到了新生代子女和老年人作為消費(fèi)群體的需求新變化和特點(diǎn)已成為時(shí)下熱點(diǎn)話題，因此分析當(dāng)前兒童和老年人市場的創(chuàng)業(yè)機(jī)會(huì)。針對(duì)人們收入水平提高所帶來的需求新變化這一熱點(diǎn)話題，因此分析了人們可支配收入提高所帶來的創(chuàng)業(yè)機(jī)會(huì)。并且結(jié)合自身作為大學(xué)生的身份，以學(xué)校學(xué)生宿舍區(qū)復(fù)印服務(wù)社為研究對(duì)象，或以自己最熟悉的產(chǎn)品/服務(wù)為研究對(duì)象。

除此之外，我還學(xué)會(huì)了利用EXCEL處理簡單函數(shù)，進(jìn)行了收益分析。學(xué)習(xí)了利用五力分析模型和SWOT分析對(duì)自己的創(chuàng)業(yè)商機(jī)做可行性分析。了解和掌握創(chuàng)業(yè)企業(yè)市場分析的基本方法，通過這種分析結(jié)果進(jìn)行企業(yè)決策。還學(xué)習(xí)了本量利計(jì)算，它是了解和掌握創(chuàng)業(yè)企業(yè)產(chǎn)品或服務(wù)的本量利計(jì)算基本方法。握利用本量利計(jì)算的結(jié)果我可以對(duì)創(chuàng)業(yè)決策進(jìn)行調(diào)整的基本方法。

最后，我還針對(duì)自己的具體創(chuàng)業(yè)項(xiàng)目進(jìn)行了崗位分析和人員安排信息的思考。寫出了我的創(chuàng)業(yè)計(jì)劃中創(chuàng)建公司的崗位、任務(wù)、人員數(shù)量、待遇等信息。通過京東商城的案例進(jìn)行了商業(yè)模式的分析訓(xùn)練，并且針對(duì)自己的創(chuàng)業(yè)項(xiàng)目確定適當(dāng)商業(yè)模式的能力。結(jié)合課程中的內(nèi)容對(duì)給出案例進(jìn)行商業(yè)模式分析。

經(jīng)過系統(tǒng)的創(chuàng)業(yè)實(shí)踐的學(xué)習(xí)，我對(duì)創(chuàng)業(yè)所需懂得的基本理論有了一定的掌握，并通過老師課堂講授和完成老師的實(shí)驗(yàn)報(bào)告，理清了自己的創(chuàng)業(yè)思路，細(xì)化了創(chuàng)業(yè)的各個(gè)方面的內(nèi)容。使得我的創(chuàng)業(yè)計(jì)劃不再顯得那么魯莽，沒有邏輯。

課堂學(xué)習(xí)中，我主要掌握的原理就是五力分析、SWOT分析、量本利分析和商業(yè)模式的認(rèn)識(shí)。

五力分析模型是邁克爾·波特于80年代初提出，對(duì)企業(yè)戰(zhàn)略制定產(chǎn)生全球性的深遠(yuǎn)影響。用于競爭戰(zhàn)略的分析，可以有效的分析客戶的競爭環(huán)境。五力分別是： 供應(yīng)商的討價(jià)還價(jià)能力、購買者的討價(jià)還價(jià)能力、潛在競爭者進(jìn)入的能力、替代品的替代能力、行業(yè)內(nèi)競爭者現(xiàn)在的競爭能力；

SWOT分析方法是一種企業(yè)戰(zhàn)略分析方法，即根據(jù)企業(yè)自身的既定內(nèi)在條件進(jìn)行分析，找出企業(yè)的優(yōu)勢、劣勢及機(jī)會(huì)，威脅，其中，S、W是內(nèi)部因素，O、T是外部因素。按照企業(yè)競爭戰(zhàn)略的完整概念，戰(zhàn)略應(yīng)是一個(gè)企業(yè)“能夠做的”（即組織的強(qiáng)項(xiàng)和弱項(xiàng)）和“可能做的”（即環(huán)境的機(jī)會(huì)和威脅）之間的有機(jī)組合。

量本利分析法，也叫盈虧平衡分析，是通過分析生產(chǎn)成本、銷售利潤和產(chǎn)品數(shù)量這三者的關(guān)系，掌握盈虧變化的規(guī)律，指導(dǎo)出企業(yè)選擇能夠以最小的成本生產(chǎn)最多產(chǎn)品并可使企業(yè)獲得最大利潤的經(jīng)營方案。

商業(yè)模式是指一個(gè)完整的產(chǎn)品、服務(wù)和信息流體系，包括每一個(gè)參與者和其在其中起到的作用，以及每一個(gè)參與者的潛在利益和相應(yīng)的收益來源和方式。在分析商業(yè)模式過程中，主要關(guān)注一類企業(yè)在市場中與用戶、供應(yīng)商、其他合作辦的關(guān)系，尤其是彼此間的物流、信息流和資金流。在做實(shí)驗(yàn)作業(yè)的過程中發(fā)現(xiàn)自己有不足的情況的時(shí)候，我會(huì)及時(shí)和一起上課的同學(xué)進(jìn)行討論，通過與他人的溝通和交流中，獲取有效的信息，對(duì)自己的觀點(diǎn)不斷去推敲和修正。也和舍友、其它專業(yè)的同學(xué)進(jìn)行交流，將課堂上要求展示的自己的創(chuàng)業(yè)計(jì)劃，做成PPT展示給周圍的同學(xué)，看周圍的同學(xué)的反應(yīng)，詢問他們最真實(shí)的感受，比如，我的創(chuàng)業(yè)點(diǎn)子是否足夠有創(chuàng)意，你認(rèn)為它可行性強(qiáng)么，有什么我表達(dá)不清楚的地方或者細(xì)節(jié)的疏忽，有什么建設(shè)性的意見等

總體的收獲就是在課堂的學(xué)習(xí)中，我認(rèn)識(shí)到了創(chuàng)業(yè)并不是一種被迫性的，很多人創(chuàng)業(yè)不是在職場失意的時(shí)候。很多人創(chuàng)業(yè)是充滿了激情，是為了在更高一層次實(shí)現(xiàn)自我。是為了追求自己的一番事業(yè)。就像在最后一節(jié)課里老師給我們請(qǐng)來的總經(jīng)理的親身經(jīng)歷一樣。還感受頗多的一點(diǎn)是創(chuàng)業(yè)并不是頭腦一熱，光有激情、有想法就可以做到的，它也需要我們具有專業(yè)的知識(shí)，掌握基本的理論。在這方面，通過我們的課堂學(xué)習(xí)，我覺得我比以前有了很大的提升。

第四篇：ASIC設(shè)計(jì)流程

1.使用語言：VHDL/verilog HDL

2.各階段典型軟件介紹：

輸入工具：Summit ,ultraeditSummit公司,ultraedit

仿真工具：VCS, VSSSynopsys 公司

綜合器：DesignCompile, BC CompileSynopsys 公司

布局布線工具：Preview 和Silicon EnsembleCadence公司

版圖驗(yàn)證工具：Dracula, DivaCadence公司

靜態(tài)時(shí)序分析: Prime TimeSynopsys 公司

測試：DFTCompileSynopsys 公司

3.流程

第一階段：項(xiàng)目策劃

形成項(xiàng)目任務(wù)書(項(xiàng)目進(jìn)度，周期管理等)。流程：【市場需求--調(diào)研--可行性研究--論證--決策--任務(wù)書】。

第二階段：總體設(shè)計(jì)

確定設(shè)計(jì)對(duì)象和目標(biāo)，進(jìn)一步明確芯片功能、內(nèi)外部性能要求，參數(shù)指標(biāo),論證各種可行方案，選擇最佳方式，加工廠家，工藝水準(zhǔn)。

流程：【需求分析--系統(tǒng)方案--系統(tǒng)設(shè)計(jì)--系統(tǒng)仿真】。

第三階段： 詳細(xì)設(shè)計(jì)和可測性設(shè)計(jì)

分功能確定各個(gè)模塊算法的實(shí)現(xiàn)結(jié)構(gòu)，確定設(shè)計(jì)所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負(fù)載能力，工作溫度等和時(shí)間，成本，效益要求選擇加工廠家，實(shí)現(xiàn)方式，（全定制，半定制，ASIC，F(xiàn)PGA等）；可測性設(shè)計(jì)與時(shí)序分析可在詳細(xì)設(shè)計(jì)中一次綜合獲得，可測性設(shè)計(jì)常依據(jù)需要采用FullScan，PartScan等方式，可測性設(shè)計(jì)包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路BoundScan，測試Memory的BIST。

流程：【邏輯設(shè)計(jì)--子功能分解--詳細(xì)時(shí)序框圖--分塊邏輯仿真--電路設(shè)計(jì)(算法的行為級(jí)，RTL級(jí)描述)--功能仿真--綜合(加時(shí)序約束和設(shè)計(jì)庫)--電路網(wǎng)表--網(wǎng)表仿真】。

第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì)

靜態(tài)時(shí)序分析從整個(gè)電路中提取出所有時(shí)序路徑，然后通過計(jì)算信號(hào)沿在路徑上的延遲傳播，找出違背時(shí)序約束的錯(cuò)誤(主要是SetupTime 和 HoldTime),與激勵(lì)無關(guān)。在深亞微米工藝中，因?yàn)殡娐愤B線延遲大于單元延遲，通常預(yù)布局布線反復(fù)較多，要多次調(diào)整布局方案，對(duì)布局布線有指導(dǎo)意義。

流程：【預(yù)布局布線(SDF文件)--網(wǎng)表仿真(帶延時(shí)文件)--靜態(tài)時(shí)序分析--布局布線--參數(shù)提取--SDF文件--后仿真--靜態(tài)時(shí)序分析--測試向量生成】

第五階段：加工與完備

流程：【工藝設(shè)計(jì)與生產(chǎn)--芯片測試--芯片應(yīng)用】

第五篇：管理心理學(xué)實(shí)驗(yàn)總結(jié)報(bào)告

管理心理學(xué)實(shí)驗(yàn)報(bào)告

姓名:魏雨強(qiáng)專業(yè)班級(jí):14計(jì)科三班學(xué)號(hào):20142823

（一）實(shí)驗(yàn)?zāi)康?/p>

了解《基本潛能》測評(píng)、《氣質(zhì)測驗(yàn)》測評(píng)、《華瑞智力測驗(yàn)》測評(píng)的大致內(nèi)容與大致環(huán)節(jié),通過實(shí)驗(yàn)了解自己所具備的基本潛能中的過人之處，了解自己的智力水平，并根據(jù)自己的實(shí)際情況預(yù)測將來較為適合自己的工作。

（二）實(shí)驗(yàn)過程

1.實(shí)驗(yàn)地點(diǎn)：實(shí)驗(yàn)樓308實(shí)驗(yàn)室

2.主要儀器設(shè)備：計(jì)算機(jī)以及掛載的測評(píng)系統(tǒng)軟件

3.實(shí)驗(yàn)安排：單人測試，以測驗(yàn)為基本形式，兩節(jié)課時(shí)間，約100分鐘 4.實(shí)驗(yàn)步驟：

（1）打開計(jì)算機(jī)，檢查計(jì)算機(jī)是否正常工作，并依照老師指定的方法進(jìn)入評(píng)測系統(tǒng)，輸入學(xué)號(hào)等相關(guān)信息登錄系統(tǒng)，檢測系統(tǒng)是否運(yùn)行正常

（2）進(jìn)行測試前補(bǔ)充自己的相關(guān)信息，使之完善，并了解各測評(píng)量表的內(nèi)容、項(xiàng)目分組、項(xiàng)目數(shù)、表現(xiàn)形式，并獨(dú)自完成自己的實(shí)驗(yàn)后，退出測試客戶端。

（3）進(jìn)入已測評(píng)頁面，查看自己的基本信息和測評(píng)結(jié)果，并將結(jié)果保存為PDF文件并進(jìn)行保存，以便后續(xù)查看和分析。

（4）關(guān)閉計(jì)算機(jī)，并在下課后離開實(shí)驗(yàn)室。

（三）實(shí)驗(yàn)結(jié)果

1.所用時(shí)間：華瑞智力測驗(yàn) 25分鐘邏輯推理能力測驗(yàn) 25分鐘

2.各項(xiàng)結(jié)果：智力測驗(yàn)：智力水平較高，善于發(fā)現(xiàn)細(xì)致事物之間隱藏關(guān)系及簡單事物變化的規(guī)律，但對(duì)于一些復(fù)雜不明顯的事物或規(guī)律則表現(xiàn)的有些不足。氣質(zhì)類型測試：多膽質(zhì)

基本能力：能對(duì)物體的空間位置做出準(zhǔn)確的判斷，具有較強(qiáng)的空間想象能力和方向感，能對(duì)一般事物的細(xì)微特征及事物外特征進(jìn)行敏銳的感知。

（四）實(shí)驗(yàn)結(jié)果分析

在沒做實(shí)驗(yàn)之前，我認(rèn)為我是一個(gè)羞澀、偏內(nèi)向的男孩，但是實(shí)驗(yàn)結(jié)果卻讓我大吃一驚，實(shí)驗(yàn)結(jié)果處處透漏著我是一個(gè)樂觀外向積極的男孩，各方面都很出色，潛力十足，通過這次實(shí)驗(yàn)我更加清楚的認(rèn)識(shí)到了自己對(duì)自己認(rèn)識(shí)的不足，有了這次實(shí)驗(yàn)的經(jīng)歷我會(huì)對(duì)未來，性格做出更好的規(guī)劃以及改。

人員素質(zhì)測評(píng)的結(jié)果，我是多膽質(zhì)，多膽質(zhì)的類型特征：活潑、樂觀積極、熱情好動(dòng)、寬容容忍，喜歡與人交往，注意力集中，有時(shí)有點(diǎn)粗神經(jīng)，具有外傾性的特點(diǎn)。我認(rèn)為以上基本上符合我的情況，但是有些方面有些欠缺準(zhǔn)確性，畢竟是電腦系統(tǒng)。

其實(shí)，可能大多數(shù)人做題時(shí)都有不看那些仿佛與自己無關(guān)的選項(xiàng)，可是我人為越是不可能的越是可能與你息息相關(guān)，甚至是完全符合，這就是沒有真正審視自己的原因，所以有些人會(huì)覺得實(shí)驗(yàn)結(jié)果不準(zhǔn)確，或者是懷疑系統(tǒng)是否出問題，等等，但是我想說的是只有完全投入，才有完全正確。

從這次實(shí)驗(yàn)的準(zhǔn)確性來看，這次實(shí)驗(yàn)的結(jié)果和我的實(shí)際情況大致相符，讓我對(duì)我自己有了更全面的認(rèn)識(shí)和對(duì)自己未來有了更好的規(guī)劃方向；從這次實(shí)驗(yàn)的意義來看，它讓我們了解到自己的現(xiàn)狀以及這種現(xiàn)狀的原因。總的來說，這次實(shí)驗(yàn)是很成功，并且具有深遠(yuǎn)意義的。