第一篇：EDA數(shù)字鐘設(shè)計(jì)

數(shù)字鐘

一、實(shí)驗(yàn)?zāi)康?/p>

1、掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。

2、掌握十進(jìn)制，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。

3、掌握揚(yáng)聲器的驅(qū)動(dòng)及報(bào)時(shí)的設(shè)計(jì)。

4、LED燈的花樣顯示。

5、掌握CPLD技術(shù)的層次化設(shè)計(jì)方法。

二、實(shí)驗(yàn)器材

1、主芯片Altera EPF10K10LC84-4。2、8個(gè)LED燈。

3、揚(yáng)聲器。4、4位數(shù)碼顯示管。5、8個(gè)按鍵開關(guān)（清零，調(diào)小時(shí)，調(diào)分鐘）。

三、實(shí)驗(yàn)內(nèi)容

根據(jù)電路特點(diǎn)，運(yùn)用層次設(shè)計(jì)概念設(shè)計(jì)。將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。

1、時(shí)計(jì)時(shí)程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity hour is

port(reset,clk : in std_logic;

daout : out std_logic_vector(7 downto 0));end hour;

architecture behav of hour is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);begin

p1: process(reset,clk)

begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<2)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

else

if(count=3)

then

counter<=“0000”;

else

count<=count+1;

count<=“0000”;

end if;

end if;

end if;

end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;

end behav;

2、分計(jì)時(shí)程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity minute is

port(reset,clk,sethour: in std_logic;

daout : out std_logic_vector(7 downto 0);

enhour : out std_logic);end minute;

architecture behav of minute is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;

p2: process(clk)begin

if(clk'event and clk='0')then

if(counter=0)then

if(count=0)then

carry_out2<='0';

end if;

else

carry_out2<='1';

end if;end if;end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;enhour<=(carry_out1 and carry_out2)or sethour;end behav;

3、秒計(jì)時(shí)程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity second is

port(reset,clk,setmin : in std_logic;

daout : out std_logic_vector(7 downto 0);

enmin : out std_logic);end second;

architecture behav of second is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)

then

if

(count=9)

then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)

then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;daout(7 downto

4)<=counter;

daout(3

downto

0)<=count;enmin<=carry_out1 or setmin;end behav;6

4、alert程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity alert is port（clkspk : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

speak : out std_logic;

lamp : out std_logic_vector(8 downto 0));end alert;

architecture behav of alert is signal divclkspk2 : std_logic;begin p1: process(clkspk)begin

if(clkspk'event and clkspk='1')then

divclkspk2<=not divclkspk2;

end if;end process;p2: process(second,minute)begin if(minute=“01011001”)then case second is

when “01010001”=>lamp<=“000000001”;speak<=divclkspk2;when “01010010”=>lamp<=“000000010”;speak<='0';when “01010011”=>lamp<=“000000100”;speak<=divclkspk2;when “01010100”=>lamp<=“000001000”;speak<='0';when “01010101”=>lamp<=“000010000”;speak<=divclkspk2;when “01010110”=>lamp<=“000100000”;speak<='0';when “01010111”=>lamp<=“001000000”;speak<=divclkspk2;when “01011000”=>lamp<=“010000000”;speak<='0';when “01011001”=>lamp<=“100000000”;speak<=clkspk;when others=>lamp<=“000000000”;end case;end if;end process;end behav;8

5、seltime程序 library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity seltime is port（ckdsp : in std_logic;

reset : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

hour : in std_logic_vector(7 downto 0);

daout : out std_logic_vector(3 downto 0);

sel : out std_logic_vector(2 downto 0));end seltime;

architecture behav of seltime is signal sec : std_logic_vector(2 downto 0);begin

process(reset,ckdsp)begin

if(reset='0')then sec<=“000”;

elsif(ckdsp'event and ckdsp='1')then

sec<=“000”;else

sec<=sec+1;end if;end if;end process;

process(sec,second,minute,hour)begin case sec is

when “000”=>daout<=second(3 downto 0);when “001”=>daout<=second(7 downto 4);when “011”=>daout<=minute(3 downto 0);when “100”=>daout<=minute(7 downto 4);when “110”=>daout<=hour(3 downto 0);when “111”=>daout<=hour(7 downto 4);when others=>daout<=“1111”;end case;end process;

if(sec=“111”)then

sel<=sec;end behav;

6、deled程序： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;

ENTITY deled IS PORT（S: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

A,B,C,D,E,F,G,H: OUT STD_LOGIC);END deled;

ARCHITECTURE BEHAV OF deled IS

SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN DATA<=S;PROCESS(DATA)BEGIN

CASE DATA IS

WHEN “0000”=>DOUT<=“00111111”;WHEN “0001”=>DOUT<=“00000110”;WHEN “0010”=>DOUT<=“01011011”;WHEN “0011”=>DOUT<=“01001111”;WHEN “0100”=>DOUT<=“01100110”;WHEN “0101”=>DOUT<=“01101101”;WHEN “0110”=>DOUT<=“01111101”;WHEN “0111”=>DOUT<=“00000111”;WHEN “1000”=>DOUT<=“01111111”;WHEN “1001”=>DOUT<=“01101111”;WHEN “1010”=>DOUT<=“01110111”;WHEN “1011”=>DOUT<=“01111100”;WHEN “1100”=>DOUT<=“00111001”;WHEN “1101”=>DOUT<=“01011110”;WHEN “1110”=>DOUT<=“01111001”;WHEN “1111”=>DOUT<=“01000000”;WHEN OTHERS=>DOUT<=“00000000”;END CASE;END PROCESS;H<=DOUT(7);

G<=DOUT(6);

F<=DOUT(5);

E<=DOUT(4);D<=DOUT(3);C<=DOUT(2);B<=DOUT(1);A<=DOUT(0);END BEHAV;

7、頂層原理圖：

四、實(shí)驗(yàn)結(jié)果 頂層原理圖仿真波形：

五、心得體會(huì)

1、系統(tǒng)設(shè)計(jì)進(jìn)要行充分的方案論證，不可盲目就動(dòng)手去做；

2、實(shí)驗(yàn)中對(duì)每一個(gè)細(xì)節(jié)部分都要全面思考，要對(duì)特殊情況進(jìn)行處理；

3、對(duì)于數(shù)字系統(tǒng)，要考慮同步、異步問題；

4、數(shù)字電路的理論分析要結(jié)合時(shí)序圖；

5、遇到問題，要順藤摸瓜，分析清楚，不可胡亂改動(dòng)，每做一次改變都要有充分的理由；

6、模塊化設(shè)計(jì)方法的優(yōu)點(diǎn)在于其簡(jiǎn)潔性，但是在實(shí)驗(yàn)設(shè)計(jì)中也發(fā)現(xiàn)，在實(shí)驗(yàn)最終電路確定之前，要盡量減少模塊重疊嵌套，因?yàn)樵诳偟碾娐非枚ㄖ?，電路還不成熟，很多地方需要改進(jìn)，如果在開始時(shí)就進(jìn)行多層模塊化，里層模塊電路的修改將影響其外層的全部電路，這樣就是牽一發(fā)動(dòng)全身，很顯然，這樣將導(dǎo)致電 數(shù)字鐘課程設(shè)計(jì) 電路設(shè)計(jì)的低效，所以在設(shè)計(jì)過程中，一定要盡量減少超過兩層的模塊；

7、遇到問題花了很長(zhǎng)時(shí)間沒有解決掉，要學(xué)會(huì)想他人請(qǐng)教，別人的不經(jīng)意一點(diǎn)，可能就能把自己帶出思維死區(qū)。

第二篇：EDA數(shù)字鐘畢業(yè)設(shè)計(jì)

[ 標(biāo)簽：數(shù)字鐘, eda ]

1、設(shè)計(jì)一個(gè)能顯示1/10秒、秒、分、時(shí)的12小時(shí)數(shù)字鐘。

2、時(shí)鐘源使用頻率為0.1Hz的連續(xù)脈沖。

3、設(shè)置兩個(gè)按鈕，一個(gè)供“開始”及“停止”用，一個(gè)供系統(tǒng)“復(fù)位”用。

4、時(shí)鐘顯示使用數(shù)碼管顯示。

基于VHDL的多功能數(shù)字鐘的設(shè)計(jì) EDA課程設(shè)計(jì) 資料類別課程(專業(yè))EDA 適用年級(jí)大學(xué)文件格式word+DLS 文件大小1725K 上傳時(shí)間2008-10-10 20:57:00 預(yù)覽文件無（只能預(yù)覽文件中的部分內(nèi)容）下載次數(shù)0內(nèi)容簡(jiǎn)介：EDA課程設(shè)計(jì) 基于VHDL的多功能數(shù)字鐘的設(shè)計(jì)，共11頁，6086字，附源程序。摘要：介紹了利用VHDL硬件描述語言設(shè)計(jì)的多功能數(shù)字鐘的思路和技巧。在MAX+PLUSII開發(fā)環(huán)境中編譯和仿真了所設(shè)計(jì)的程序，并在可編程邏輯器件上下栽驗(yàn)證。仿真和驗(yàn)證結(jié)果表明，該設(shè)計(jì)方法切實(shí)可行。

EDA-時(shí)鐘設(shè)計(jì)-基于Altera數(shù)字鐘的實(shí)

現(xiàn):EDA課程設(shè)計(jì) 基于VHDL的多功能數(shù)字鐘的設(shè)計(jì):EDA數(shù)字鐘設(shè)計(jì)報(bào)告:資料包括： 論文(12頁2036字)圖紙說明：中文摘要：數(shù)字鐘學(xué)習(xí)的目的是掌握各類計(jì)數(shù)器及它們相連的設(shè)計(jì)方法；掌握多個(gè)數(shù)碼管顯示的原理與方法；掌握FPGA技術(shù)的層次化設(shè)計(jì)方法；掌握用VHDL語言的設(shè)計(jì)思想以及整個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。此數(shù)字鐘設(shè)計(jì)具有時(shí)，分，秒計(jì)數(shù)顯示功能，以24小時(shí)為計(jì)數(shù)循環(huán)；能實(shí)現(xiàn)清零，調(diào)節(jié)小時(shí)，分鐘以及整點(diǎn)報(bào)時(shí)的功能。

第三篇：eda數(shù)字鐘程序

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clock IS PORT(EN

:IN STD_LOGIC;數(shù)碼管使能

CLK

:IN STD_LOGIC;時(shí)鐘信號(hào)

RST

:IN STD_LOGIC;復(fù)位信號(hào)

SEC_1

:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);秒高位

SEC_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);秒低位

MIN_1

:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);分高位

MIN_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);分低位

HOU_1

:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);時(shí)高位

HOU_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);時(shí)低位

BEE

:OUT STD_LOGIC);END clock;

ARCHITECTURE behovior OF clock IS SIGNAL SEC_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL SEC_LOW

:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL MIN_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL MIN_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HOU_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL HOU_LOW

:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL CY_MIN

:STD_LOGIC;分進(jìn)位

SIGNAL CY_HOU

:STD_LOGIC;時(shí)進(jìn)位

SIGNAL LOGO_1

:STD_LOGIC;標(biāo)志

SIGNAL LOGO_2

:STD_LOGIC;

SIGNAL LOGO_3

:STD_LOGIC;

BEGIN MIAOLOW:PROCESS(CLK,RST,EN)

BEGIN

IF(RST = '0')

THEN

SEC_LOW <= “1000”;附給秒低位為8

ELSIF(CLK'EVENT AND CLK = '1' AND EN = '1')THEN 檢測(cè)時(shí)鐘上升沿及數(shù)碼管使能端

IF(SEC_LOW = “1001”)THEN

SEC_LOW <= “0000”;

ELSE

SEC_LOW <= SEC_LOW + “0001”;加一

END IF;

END IF;

END PROCESS MIAOLOW;

LOGO_1 <= SEC_LOW(3)AND SEC_LOW(0);

SEC_01<= SEC_LOW;秒個(gè)位放8

MIAOHIGH:PROCESS(CLK,RST)

BEGIN

IF(RST = '0')

THEN

SEC_HIGH <= “0101”;

ELSIF(CLK'EVENT AND CLK = '1')THEN檢測(cè)時(shí)鐘上升沿

IF(LOGO_1 = '1')THEN

IF(SEC_HIGH = “0101”)THEN

SEC_HIGH <= “0000”;

CY_MIN <= '1';

ELSE

SEC_HIGH <= SEC_HIGH + “0001”;加一

CY_MIN <= '0';

END IF;

END IF;

END IF;

END PROCESS MIAOHIGH;

SEC_1 <= SEC_HIGH;秒十位放5

FENLOW:PROCESS(CY_MIN,RST,EN)

BEGIN

IF(RST = '0')

THEN 若復(fù)位位為0

MIN_LOW <= “1000”;則分個(gè)位為8

ELSIF(CY_MIN'EVENT AND CY_MIN = '1' AND EN = '1')THEN檢測(cè)時(shí)鐘上升沿及數(shù)碼管使能端

IF(MIN_LOW = “1001”)THEN

MIN_LOW <= “0000”;

ELSE

MIN_LOW <= MIN_LOW + “0001”;加一

END IF;

END IF;

END PROCESS FENLOW;

LOGO_2 <= MIN_LOW(3)AND MIN_LOW(0);

MIN_01 <= MIN_LOW;分個(gè)位放8

FENHIGH:PROCESS(CY_MIN,RST)

BEGIN

IF(RST = '0')

THEN

MIN_HIGH <= “0101”;

ELSIF(CY_MIN'EVENT AND CY_MIN = '1')THEN檢測(cè)分進(jìn)位上升沿

IF(LOGO_2 = '1')THEN

IF(MIN_HIGH = “0101”)THEN若分十位為5

MIN_HIGH <= “0000”;

CY_HOU <= '1';時(shí)進(jìn)位為1

ELSE

MIN_HIGH <= MIN_HIGH + “0001”;加一

CY_HOU <= '0';

END IF;

END IF;

END IF;

END PROCESS FENHIGH;

MIN_1 <= MIN_HIGH;分十位放5

SHILOW:PROCESS(CY_HOU,RST,EN)

BEGIN

IF(RST = '0')

THEN

HOU_LOW <= “1001”;

ELSIF(CY_HOU'EVENT AND CY_HOU = '1'

AND EN = '1')THEN檢測(cè)時(shí)進(jìn)位上升沿及數(shù)碼管使能端

IF(HOU_LOW = “1001”)THEN若時(shí)低位為9

HOU_LOW <= “0000”;

ELSIF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THEN若時(shí)十位為2，個(gè)位為3

HOU_LOW <= “0000”;

ELSE

HOU_LOW <= HOU_LOW + “0001”;加一

END IF;

END IF;

END PROCESS SHILOW;

LOGO_3 <= HOU_LOW(3)AND HOU_LOW(0);

HOU_01 <= HOU_LOW;時(shí)個(gè)位放3

SHIHIGH:PROCESS(CY_HOU,RST)

BEGIN

IF(RST = '0')

THEN

HOU_HIGH <= “0001”;

ELSIF(CY_HOU'EVENT AND CY_HOU = '1')THEN檢測(cè)時(shí)進(jìn)位上升沿

IF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THEN若時(shí)十位為2，時(shí)個(gè)位為3

HOU_HIGH <= “0000”;

ELSIF(LOGO_3 = '1')THEN

HOU_HIGH <= HOU_HIGH + “0001”;加一

END IF;

END IF;

END PROCESS SHIHIGH;

BEE_CLOCK:PROCESS(CLK)

BEGIN

IF(CLK'EVENT AND CLK = '1')THEN檢測(cè)時(shí)鐘上升沿

IF(SEC_HIGH = “0101” AND SEC_LOW = “1001”

AND MIN_HIGH = “0101” AND MIN_LOW = “1001”)THEN

BEE <= '1';

ELSE

BEE <= '0';

END IF;

END IF;

END PROCESS BEE_CLOCK;

HOU_1 <= HOU_HIGH;時(shí)十位放2

END behovior;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clock1 IS PORT(EN

:IN STD_LOGIC;

CLK

:IN STD_LOGIC;

RST

:IN STD_LOGIC;SEC_1

:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

SEC_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);MIN_1

:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

MIN_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);HOU_1

:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

HOU_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

BEE

:OUT STD_LOGIC);END clock1;

ARCHITECTURE behovior OF clock1 IS SIGNAL SEC_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL SEC_LOW

:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL MIN_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL MIN_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HOU_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL HOU_LOW

:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL CY_MIN

:STD_LOGIC;

SIGNAL CY_HOU

:STD_LOGIC;SIGNAL LOGO_1

:STD_LOGIC;

SIGNAL LOGO_2

:STD_LOGIC;

SIGNAL LOGO_3

:STD_LOGIC;

BEGIN MIAOLOW:PROCESS(CLK,RST,EN)

BEGIN

IF(RST = '0')

THEN

SEC_LOW <= “1000”;

ELSIF(CLK'EVENT AND CLK = '1' AND EN = '1')THEN

IF(SEC_LOW = “1001”)THEN

SEC_LOW <= “0000”;

ELSE

SEC_LOW <= SEC_LOW + “0001”;

END IF;

END IF;

END PROCESS MIAOLOW;

LOGO_1 <= SEC_LOW(3)AND SEC_LOW(0);

SEC_01<= SEC_LOW;

MIAOHIGH:PROCESS(CLK,RST)

BEGIN

IF(RST = '0')

THEN

SEC_HIGH <= “0101”;

ELSIF(CLK'EVENT AND CLK = '1')THEN

IF(LOGO_1 = '1')THEN

IF(SEC_HIGH = “0101”)THEN

SEC_HIGH <= “0000”;

CY_MIN <= '1';

ELSE

SEC_HIGH <= SEC_HIGH + “0001”;

CY_MIN <= '0';

END IF;

END IF;

END IF;

END PROCESS MIAOHIGH;

SEC_1 <= SEC_HIGH;FENLOW:PROCESS(CY_MIN,RST,EN)

BEGIN

IF(RST = '0')

THEN

MIN_LOW <= “1000”;

ELSIF(CY_MIN'EVENT AND CY_MIN = '1' AND EN = '1')THEN

IF(MIN_LOW = “1001”)THEN

MIN_LOW <= “0000”;

ELSE

MIN_LOW <= MIN_LOW + “0001”;

END IF;

END IF;

END PROCESS FENLOW;

LOGO_2 <= MIN_LOW(3)AND MIN_LOW(0);

MIN_01 <= MIN_LOW;

FENHIGH:PROCESS(CY_MIN,RST)

BEGIN

IF(RST = '0')

THEN

MIN_HIGH <= “0101”;

ELSIF(Cy_MIN'EVENT AND CY_MIN = '1')THEN

IF(LOGO_2 = '1')THEN

IF(MIN_HIGH = “0101”)THEN

MIN_HIGH <= “0000”;

CY_HOU <= '1';

ELSE

MIN_HIGH <= MIN_HIGH + “0001”;

CY_HOU <= '0';

END IF;

END IF;

END IF;

END PROCESS FENHIGH;

MIN_1 <= MIN_HIGH;SHILOW:PROCESS(CY_HOU,RST,EN)

BEGIN

IF(RST = '0')

THEN

HOU_LOW <= “1001”;

ELSIF(CY_HOU'EVENT AND CY_HOU = '1' AND EN = '1')THEN

IF(HOU_LOW = “1001”)THEN

HOU_LOW <= “0000”;

ELSIF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THEN

HOU_LOW <= “0000”;

ELSE

HOU_LOW <= HOU_LOW + “0001”;

END IF;

END IF;

END PROCESS SHILOW;

LOGO_3 <= HOU_LOW(3)AND HOU_LOW(0);

HOU_01 <= HOU_LOW;

SHIHIGH:PROCESS(Cy_HOU,RST)

BEGIN

IF(RST = '0')

THEN

HOU_HIGH <= “0001”;

ELSIF(CY_HOU'EVENT AND CY_HOU = '1')THEN

IF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THEN

HOU_HIGH <= “0000”;

ELSIF(LOGO_3 = '1')THEN

HOU_HIGH <= HOU_HIGH + “0001”;

END IF;

END IF;

END PROCESS SHIHIGH;

BEE_CLOCK:PROCESS(CLK)

BEGIN

IF(CLK'EVENT AND CLK = '1')THEN

IF(SEC_HIGH = “0101” AND SEC_LOW = “1001”

AND MIN_HIGH = “0101” AND MIN_LOW = “1001”)THEN

BEE <= '1';

ELSE

BEE <= '0';

END IF;

END IF;

END PROCESS BEE_CLOCK;

HOU_1 <= HOU_HIGH;

END behovior;

第四篇：EDA數(shù)字鐘課程設(shè)計(jì)

課 程 設(shè) 計(jì) 報(bào) 告

設(shè)計(jì)題目：用VHDL語言實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)

班 級(jí)：電子1002班 學(xué) 號(hào)：20102625 姓 名：于曉 指導(dǎo)教師：李世平、李寧 設(shè)計(jì)時(shí)間：2012年12月

摘要

數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的鐘表。本設(shè)計(jì)主要是實(shí)現(xiàn)數(shù)字鐘的功能，程序用VHDL語言編寫，整體采用TOP-TO-DOWN設(shè)計(jì)思路，具有基本的顯示年月日時(shí)分秒和星期的功能，此外還有整點(diǎn)報(bào)時(shí)功能。該數(shù)字鐘的實(shí)現(xiàn)程序分為頂層模塊、年月模塊、日模塊、時(shí)分秒定時(shí)模塊、數(shù)碼管顯示模塊、分頻模塊、星期模塊，此外還有一個(gè)庫。該程序主要是用了元件例化的方法，此外還有進(jìn)程等重要語句。

沒有脈沖時(shí)，顯示時(shí)分秒，set按鈕產(chǎn)生第一個(gè)脈沖時(shí)，顯示年月日，第2個(gè)脈沖到來時(shí)可預(yù)置年份，第3個(gè)脈沖到來時(shí)可預(yù)置月份，依次第4、5、6、7、8個(gè)脈沖到來時(shí)分別可預(yù)置日期、時(shí)、分、秒、星期，第 9個(gè)脈沖到來時(shí)設(shè)置星期后預(yù)置結(jié)束，正常工作，顯示的是時(shí)分秒和星期。調(diào)整設(shè)置通過Up來控制，UP為高電平，upclk有脈沖到達(dá)時(shí)，預(yù)置位加1，否則減1。當(dāng)整點(diǎn)到達(dá)時(shí)，報(bào)時(shí)器會(huì)鳴響，然后手動(dòng)按鍵停止報(bào)時(shí)。

關(guān)鍵詞：數(shù)字鐘，VHDL，元件例化，數(shù)碼管

1、課程設(shè)計(jì)目的

掌握利用可編程邏輯器件和EDA設(shè)計(jì)工具進(jìn)行電子系統(tǒng)設(shè)計(jì)的方法

2、課程設(shè)計(jì)內(nèi)容及要求

設(shè)計(jì)實(shí)現(xiàn)一個(gè)具有帶預(yù)置數(shù)的數(shù)字鐘，具有顯示年月日時(shí)分秒的功能。用6個(gè)數(shù)碼管顯示時(shí)分秒，set按鈕產(chǎn)生第一個(gè)脈沖時(shí)，顯示切換年月日，第2個(gè)脈沖到來時(shí)可預(yù)置年份，第3個(gè)脈沖到來時(shí)可預(yù)置月份，依次第4、5、6、7個(gè)脈沖到來時(shí)分別可預(yù)置日期、時(shí)、分、秒，第 8個(gè)脈沖到來后預(yù)置結(jié)束，正常工作，顯示的是時(shí)分秒。Up為高電平時(shí)，upclk有脈沖到達(dá)時(shí)，預(yù)置位加1.否則減1，還可以在此基礎(chǔ)上增加其它功能。

3、VHDL程序設(shè)計(jì)

3.1整體設(shè)計(jì)思路

本設(shè)計(jì)采用top-down 模式設(shè)計(jì)，分模塊進(jìn)行，各功能都使用元件例化方式設(shè)計(jì)，主要有LED顯示模塊、時(shí)分秒定時(shí)模塊、日期模塊、年月模塊、分頻模塊、星期模塊，此外還創(chuàng)建了一個(gè)程序包，用來實(shí)現(xiàn)年月日、時(shí)分秒的加減調(diào)整。主要運(yùn)用了過程語句、元件例化語句、信號(hào)賦值語句、和順序語句

圖3-1-1 整體結(jié)構(gòu)圖

圖3-1-2 頂層模塊引腳圖

3.2各模塊設(shè)計(jì)思路

3.2.1 普通計(jì)數(shù)器（時(shí)、分、秒、月、年計(jì)數(shù)器）設(shè)計(jì)

時(shí)鐘模塊通過調(diào)用程序包的時(shí)分秒加減過程語句實(shí)現(xiàn)兩個(gè)六十進(jìn)制，一個(gè)二十四進(jìn)制，秒的進(jìn)位信號(hào)作為分的計(jì)數(shù)時(shí)鐘信號(hào)，分的進(jìn)位信號(hào)作為時(shí)的時(shí)鐘信號(hào)。時(shí)的進(jìn)位信號(hào)通過管腳映射到日期模塊的計(jì)數(shù)時(shí)鐘信號(hào)。

定時(shí)功能在時(shí)分秒模塊中，是由分計(jì)數(shù)器在到達(dá)59時(shí)產(chǎn)生一個(gè)脈沖，讓speaker產(chǎn)生高電位鳴響。

年月模塊主要實(shí)現(xiàn)月份的十二進(jìn)制計(jì)數(shù)器，和100進(jìn)制的年份計(jì)數(shù)器。月份的計(jì)數(shù)信號(hào)由日期模塊的進(jìn)位信號(hào)傳遞過來，年份的時(shí)鐘信號(hào)由月份的進(jìn)位信號(hào)產(chǎn)生。

圖3-2-1 時(shí)分秒引腳圖 圖3-2-2 年月引腳圖 3.2.2 可變進(jìn)制計(jì)數(shù)器（天計(jì)數(shù)器）模塊設(shè)計(jì)

不同月中的天的數(shù)量是不同的，例如“大月”就有31“天”，“小月”有30“天”，平年“二月”有28“天”，而閏年“二月”有29“天”。所以天計(jì)數(shù)器應(yīng)該具備進(jìn)制可變的性能。日期模塊主要分為三個(gè)部分，預(yù)置日期加，預(yù)置日期減和產(chǎn)生進(jìn)位信號(hào)，使月份增加。平閏年的判斷是通過年月模塊傳輸過來年份信號(hào)（兩個(gè)4位的BCD碼），如果高位的信號(hào)為“xxx0”且低位的信號(hào)為“xx00”（如20，84等），或高位為“xxx1”且低位為“xx10”（如32等）則判斷為閏年。這種方法的包含了一百年中的所有閏年的情況。然后判斷大月小月可以判斷月份來確定30進(jìn)制還是31進(jìn)制。進(jìn)位信號(hào)也是分為大月、小月、平年閏年來確定是否產(chǎn)生。

圖3-2-3 日模塊引腳圖

3.2.3 LED顯示模塊

主要通過接受setpin的控制信號(hào)來選擇顯示的內(nèi)容，把不同的信號(hào)賦給輸出的端口，從而實(shí)現(xiàn)時(shí)分秒，年月日的切換。3.2.4 星期模塊

通過七進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)，同時(shí)帶有預(yù)置的功能，不能同年月調(diào)整聯(lián)動(dòng)，但是能單獨(dú)調(diào)整。

圖3-2-4 星期模塊引腳圖

4、仿真與分析

4.1 日模塊

4.1.1 年份為2000年，月份為2月，有29天，初值設(shè)為2000年2月28日，仿真中日為：28、29、1、2、?

4.1.2 年份為1999年，月份為2月，有28天，初值設(shè)為1999年2月28日，仿真中日為：28、1、2、?

4.1.3 年份為2000年，月份為3月，有31天，初值設(shè)為2000年3月30日，仿真中日為：30、31、1、2、?

4.1.4 年份為2000年，月份為4月，有30天，初值設(shè)為2000年4月30日，仿真中日為：30、1、2、?

4.2 年月模塊

初值設(shè)為1999年12月，lock為1時(shí)，顯示年月，lock為3時(shí)，預(yù)置月，lock為2時(shí)，預(yù)置年

4.3 時(shí)分秒定時(shí)模塊

lock為0時(shí)，顯示時(shí)分秒，lock為5時(shí)，預(yù)置時(shí)，lock為6時(shí)，預(yù)置分，lock為7時(shí)，預(yù)置秒。當(dāng)分到達(dá)59時(shí)，整點(diǎn)報(bào)時(shí)器響，speaker高電位，隨著手動(dòng)清零，恢復(fù)原位。

4.4 星期模塊

初值設(shè)為星期1，仿真中顯示為：1、2、3、4、5、6、7、1、?

4.5 分頻模塊

4.6 頂層設(shè)計(jì)模塊

5、課程設(shè)計(jì)總結(jié)

本次課程設(shè)計(jì)歷時(shí)兩天半，經(jīng)過自己不斷的努力完成了數(shù)字鐘的設(shè)計(jì)，程序代碼的編寫調(diào)試及仿真。以前只是看書或者編一些很小的程序用來仿真，覺得沒怎么難，但當(dāng)進(jìn)行此次課程設(shè)計(jì)真正處理一個(gè)較大程序時(shí)，問題便都顯現(xiàn)出來。雖然在這個(gè)過程中遇到了很多的問題，但是最終都得到了很好的解決。

我此次設(shè)計(jì)的程序是在課本原有數(shù)字鐘程序的基礎(chǔ)上進(jìn)行添加更改得來的，最初在運(yùn)行原有程序時(shí)很順利，但是隨著加的東西越來越多，程序中出現(xiàn)的問題也就越來越多。很多同學(xué)都覺得在已有程序上再添加?xùn)|西看似簡(jiǎn)單，實(shí)則很容易混亂，理不清頭緒，而且這個(gè)原有程序是用進(jìn)程所寫，比較麻煩。雖然這樣容易出現(xiàn)問題，不過我覺得這是一個(gè)鍛煉的好機(jī)會(huì)。、在處理分頻模塊時(shí)，最開始按照老師的要求設(shè)置了頻率，但是當(dāng)運(yùn)行時(shí)，發(fā)現(xiàn)根本出不來，后來與同學(xué)討論后，發(fā)現(xiàn)頻率過大，后來改為八分頻，使得分頻

模塊能夠使用。在一開始加星期模塊時(shí)，沒怎么考慮，可是當(dāng)加進(jìn)去后才發(fā)現(xiàn)，星期模塊不能與其他模塊很好的相連，不能很好的做到與“日模塊”相合，后來雖有改動(dòng)，但最終沒能改成功。在加定時(shí)器功能時(shí)，一開始單獨(dú)為定時(shí)器列了一個(gè)模塊，所寫的程序也很復(fù)雜，錯(cuò)誤百出，最后程序改好后，仿真卻出不來。后來經(jīng)過同學(xué)的提點(diǎn)，就把程序改簡(jiǎn)單了，單純的來個(gè)脈沖就出現(xiàn)高電平，但后來仿真發(fā)現(xiàn)高電平一直在高位，沒法給脈沖，最后沒辦法便手動(dòng)脈沖。與頂層模塊連接后，又發(fā)現(xiàn)分滿59的脈沖沒給，因?yàn)槲业臅r(shí)分秒全都放在了一起，只能將定時(shí)模塊挪到時(shí)分秒模塊中，這樣反而使得整個(gè)工程簡(jiǎn)單了一些。

在各個(gè)模塊都能仿真成功后，頂層模塊的程序與仿真卻出現(xiàn)了很多問題。首先是頂層模塊程序有很多警告，例如“second_waver”沒有用到之類的，后來在改動(dòng)的過程中，便把內(nèi)變量換為了外變量，但是有些原來的警告沒有了，但是新的警告又出現(xiàn)了，原本能夠連好的U3與U4 模塊均不能正常連接，后來與同學(xué)自習(xí)查找，才終于將錯(cuò)誤找出，由于粗心大意誤動(dòng)了一些元件例化時(shí)的變量，使得時(shí)間拜拜浪費(fèi)。最后在仿真的時(shí)候，仿真結(jié)果出不來，經(jīng)過與同學(xué)商量在每個(gè)程序中都給年月日等變量均付了初值，才讓仿真出來。

此次課程設(shè)計(jì)雖然只有短短的兩天半的時(shí)間，但是經(jīng)過前期的查找資料，后來的實(shí)驗(yàn)室實(shí)際操作，再到現(xiàn)在的報(bào)告總結(jié)，我收獲了很多。其實(shí)完成一個(gè)設(shè)計(jì)，編程只是很小的一部分，最主要的在于查找資料以及調(diào)試程序，此次設(shè)計(jì)我在查找資料方面做的不是很充分，以至于設(shè)計(jì)的面很小，而且在遇到問題后不能很快的找出，以后一定要做好準(zhǔn)備工作。此次課程設(shè)計(jì)中遇到的問題看似不大，但都是很好的問題，對(duì)我以后的設(shè)計(jì)有很大的幫助，一定會(huì)牢牢記住。

最后，此次課程設(shè)計(jì)的完成很大程度上取決于老師和同學(xué)對(duì)我的指導(dǎo)與幫助，這更能說明，一個(gè)較大設(shè)計(jì)的完成及實(shí)現(xiàn)，不是僅限于自身，我們要學(xué)會(huì)與別人交流溝通，才能做到更好。

6、參考文獻(xiàn)

[1]李景華,杜玉遠(yuǎn).可編程邏輯器件與EDA技術(shù).沈陽:東北大學(xué)出版社,2000 [2] 姜如東，VHDL語言程序設(shè)計(jì)及應(yīng)用，北京郵電大學(xué)出版社

[3] 康華光．電子技術(shù)基礎(chǔ)（數(shù)字部分）［M］．北 京：高等教育出版社，2001．

[4] [5]

第五篇：EDA實(shí)現(xiàn)多功能數(shù)字鐘

EDA實(shí)現(xiàn)多功能數(shù)字鐘

實(shí)

驗(yàn) 報(bào) 告

專業(yè)班級(jí)：

學(xué)生姓名：

學(xué)生學(xué)號(hào)：

目錄

一、內(nèi)容摘要

二、實(shí)驗(yàn)要求

三、各底層模塊設(shè)計(jì)

四、總體方案

五、心得體會(huì)

一、實(shí)驗(yàn)內(nèi)容

利用 QuartusII 軟件，結(jié)合所學(xué)的數(shù)字電路的知識(shí)設(shè)計(jì)一個(gè) 24 時(shí)多功能數(shù) 字鐘，具有正常分、秒計(jì)時(shí)，動(dòng)態(tài)顯示的功能。分析整個(gè)電路的工作原理，分別說明各子模塊的設(shè)計(jì)原理和調(diào)試、仿真、編 程的過程。

二、實(shí)驗(yàn)任務(wù)：

用 FPGA 器件和 EDA 技術(shù)實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì)

已知條件：

1、MAX+Plus 軟件

2、FPGA 實(shí)驗(yàn)開發(fā)裝置

基本功能：

1、以數(shù)字形式顯示時(shí)、分、秒的時(shí)間；

2、小時(shí)計(jì)數(shù)器為 24 進(jìn)制；

3、分、秒計(jì)數(shù)器為 60 進(jìn)制。

三、底層模塊設(shè)計(jì)（電路原理圖及仿真）

1、小時(shí)計(jì)數(shù)器為24進(jìn)制 電路原理圖

仿真圖

封裝圖

2、分、秒計(jì)時(shí)器都為60進(jìn)制 電路原理圖

仿真圖

封裝圖

四、總體方案

按照上述實(shí)驗(yàn)要求，本次電子數(shù)字時(shí)鐘實(shí)驗(yàn)，通過兩個(gè)模 60 計(jì)數(shù)器及一個(gè)模 24 計(jì)數(shù)器級(jí)聯(lián)既可以實(shí)現(xiàn)計(jì)時(shí)模塊。多功能數(shù)字鐘的主體部分 電路原理圖

仿真圖

封裝圖

五、心得體會(huì)

剛剛開始覺得做這個(gè)電子實(shí)驗(yàn)報(bào)告挺難的，因?yàn)閷?duì)軟件的不熟悉和對(duì)這個(gè)實(shí)驗(yàn)操作的也不熟悉，對(duì)著老師給的資料也做了很長(zhǎng)時(shí)間，就是仿真的時(shí)候有些該注意的沒有注意，導(dǎo)致仿真失敗，但是后來還是自己慢慢拿的請(qǐng)教同學(xué)、老師哪里出了問題，后來才做出來了，把60進(jìn)制的做出來了，后來的24進(jìn)制按照老師給的電路原理圖也成功了仿真出來，我用了很長(zhǎng)時(shí)間才編寫出來，現(xiàn)在看看，也沒有那么難了。同時(shí)請(qǐng)教老師，和同學(xué)、通過實(shí)驗(yàn)掌握一些邏輯組合器件的基本功能和用法?？傊液芨兄x這次實(shí)驗(yàn)可以給我這樣的機(jī)會(huì)，這個(gè)實(shí)驗(yàn)給了我很對(duì)的收獲，我相信這會(huì)對(duì)我以后的學(xué)習(xí)很有幫助。