第一篇：任務(wù)書(shū)11-數(shù)字鐘設(shè)計(jì)

天津城市建設(shè)學(xué)院

課程設(shè)計(jì)任務(wù)書(shū)

2012 —2013 學(xué)年第 1 學(xué)期

專(zhuān)業(yè)班級(jí) 課程設(shè)計(jì)名稱(chēng)：EDA技術(shù)及應(yīng)用

設(shè)計(jì)題目：數(shù)字鐘設(shè)計(jì)

完成期限：自 2013 年 1月 31 日至2013年2月7日共 1周一．課程設(shè)計(jì)依據(jù)

在掌握常用數(shù)字電路原理和技術(shù)的基礎(chǔ)上，根據(jù)EDA技術(shù)及應(yīng)用課程所學(xué)知識(shí)，利用硬件描述語(yǔ)言（VHDL或VerilogHDL），EDA軟件（QuartusⅡ）和硬件開(kāi)發(fā)平臺(tái)（達(dá)盛試驗(yàn)箱CycloneⅡFPGA）進(jìn)行初步數(shù)字系統(tǒng)設(shè)計(jì)。

二．課程設(shè)計(jì)內(nèi)容

設(shè)計(jì)一個(gè)數(shù)字鐘，要求用數(shù)碼管分別顯示時(shí)、分、秒的計(jì)數(shù)，同時(shí)可以進(jìn)行時(shí)間設(shè)置，并且設(shè)置的時(shí)間要求閃爍。

三．課程設(shè)計(jì)要求

1.要求獨(dú)立完成設(shè)計(jì)任務(wù)。

2.課程設(shè)計(jì)說(shuō)明書(shū)封面格式要求見(jiàn)《天津城市建設(shè)學(xué)院課程設(shè)計(jì)教學(xué)工作規(guī)范》附表1

3.課程設(shè)計(jì)的說(shuō)明書(shū)要求簡(jiǎn)潔、通順，計(jì)算正確，圖紙表達(dá)內(nèi)容完整、清楚、規(guī)范。

4.測(cè)試要求：根據(jù)題目的特點(diǎn)，采用相應(yīng)的時(shí)序仿真或者在實(shí)驗(yàn)系統(tǒng)上觀察結(jié)果。

5.課設(shè)說(shuō)明書(shū)要求：

1)說(shuō)明題目的設(shè)計(jì)原理和思路、采用方法及設(shè)計(jì)流程。

2)系統(tǒng)框圖、VHDL語(yǔ)言設(shè)計(jì)清單或原理圖。

3)對(duì)各子模塊的功能以及各子模塊之間的關(guān)系作較詳細(xì)的描述。

4)詳細(xì)說(shuō)明調(diào)試方法和調(diào)試過(guò)程。

5)說(shuō)明測(cè)試結(jié)果：仿真時(shí)序圖和結(jié)果顯示圖。并對(duì)其進(jìn)行說(shuō)明和分析。

指導(dǎo)教師（簽字）：

教研室主任（簽字）：

批準(zhǔn)日期：2013年1 月 28日

第二篇：簡(jiǎn)易數(shù)字鐘-任務(wù)書(shū)（精選）

鄭州科技學(xué)院

數(shù)字電子技術(shù)課程設(shè)計(jì)任務(wù)書(shū)

專(zhuān)業(yè)11通信工程班級(jí) 2班學(xué)號(hào) 201151050姓名 XXX

一、設(shè)計(jì)題目數(shù)字電子時(shí)鐘設(shè)計(jì)

二、設(shè)計(jì)任務(wù)與要求

1.顯示時(shí)、分、秒，可以24小時(shí)制，具有記憶功能。

2.具有校時(shí)功能，分別對(duì)小時(shí)和分鐘單獨(dú)校時(shí)，對(duì)分鐘校時(shí)的時(shí)候，最大分鐘不向小時(shí)進(jìn)位；

3.為了保證計(jì)時(shí)準(zhǔn)確，由晶體振蕩器提供標(biāo)準(zhǔn)時(shí)間的基準(zhǔn)信號(hào)。

三、參考文獻(xiàn)

[1] 閻石.數(shù)字電子技術(shù)基礎(chǔ)[M].北京：高等教育出版社,2006

[2] 陳先龍.電子技術(shù)基礎(chǔ)實(shí)驗(yàn)[M].北京：國(guó)防工業(yè)出版社,2006

[3] 陳光明.電子技術(shù)課程設(shè)計(jì)與綜合實(shí)訓(xùn)[M].北京：北京航空航天大學(xué)出版社,2007

[4] 謝自美.電子線路設(shè)計(jì)·實(shí)驗(yàn)·測(cè)試[M].武漢：華中科技大學(xué)出版社,2006

四、設(shè)計(jì)時(shí)間至年月日

指導(dǎo)教師簽名：

年月日

第三篇：數(shù)字鐘課設(shè)任務(wù)書(shū)

課程設(shè)計(jì)任務(wù)書(shū)

一、設(shè)計(jì)課題

數(shù)字鐘

二、設(shè)計(jì)時(shí)間

2011年 6 月 20日至2011年 6 月 24日

三、設(shè)計(jì)內(nèi)容及要求

1、設(shè)計(jì)要求

1)時(shí)間以24小時(shí)為一個(gè)周期； 2)能顯示時(shí)、分、秒，24小時(shí)制；

3)有校時(shí)功能，可以分別對(duì)時(shí)及分進(jìn)行單獨(dú)校時(shí)，使其校正到標(biāo)準(zhǔn)時(shí)間； 4)計(jì)時(shí)過(guò)程具有報(bào)時(shí)功能，當(dāng)時(shí)間到達(dá)整點(diǎn)前5秒進(jìn)行蜂鳴報(bào)時(shí)； 5)為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供表針時(shí)間基準(zhǔn)信號(hào)。6)在完成上述設(shè)計(jì)內(nèi)容的基礎(chǔ)上，可以自行設(shè)計(jì)一些附加功能。注意：硬件資源的節(jié)約，否則器件內(nèi)資源會(huì)枯竭。

2、工作任務(wù)與要求

1)搜集有關(guān)資料，進(jìn)行方案設(shè)計(jì)，畫(huà)出總體設(shè)計(jì)框圖，說(shuō)明搶答器由哪些相對(duì)獨(dú)立的功能模塊組成，標(biāo)出各個(gè)模塊之間互相聯(lián)系，并以文字對(duì)原理作輔助說(shuō)明。

2)進(jìn)行電路參數(shù)分析、論證，以及電路可靠性分析。3)設(shè)計(jì)各個(gè)功能模塊的電路圖，加上原理說(shuō)明。

4）在驗(yàn)證各個(gè)功能模塊基礎(chǔ)上，對(duì)整個(gè)電路的元器件和布線，進(jìn)行合理布局，畫(huà)出總體電路圖。

3、設(shè)計(jì)報(bào)告正文內(nèi)容要求

1）設(shè)計(jì)目的。2）設(shè)計(jì)指標(biāo)。3）設(shè)計(jì)方案及論證。

4)畫(huà)出設(shè)計(jì)的原理框圖，并要求說(shuō)明該框圖的工作過(guò)程及每個(gè)模塊的功能。5)畫(huà)出各功能模塊的電路圖，加上原理說(shuō)明（例如搶答門(mén)及控制電路，鎖存器及譯碼顯示原理等）。

6)畫(huà)出總布局接線圖（集成塊按實(shí)際布局位置畫(huà)，關(guān)鍵的連接應(yīng)單獨(dú)畫(huà)出，集成塊的引腳須按實(shí)際位置畫(huà)，并注明名稱(chēng)。）

7)元器件清單。

胡靜波

第四篇：EDA數(shù)字鐘設(shè)計(jì)

數(shù)字鐘

一、實(shí)驗(yàn)?zāi)康?/p>

1、掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。

2、掌握十進(jìn)制，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。

3、掌握揚(yáng)聲器的驅(qū)動(dòng)及報(bào)時(shí)的設(shè)計(jì)。

4、LED燈的花樣顯示。

5、掌握CPLD技術(shù)的層次化設(shè)計(jì)方法。

二、實(shí)驗(yàn)器材

1、主芯片Altera EPF10K10LC84-4。2、8個(gè)LED燈。

3、揚(yáng)聲器。4、4位數(shù)碼顯示管。5、8個(gè)按鍵開(kāi)關(guān)（清零，調(diào)小時(shí)，調(diào)分鐘）。

三、實(shí)驗(yàn)內(nèi)容

根據(jù)電路特點(diǎn)，運(yùn)用層次設(shè)計(jì)概念設(shè)計(jì)。將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。

1、時(shí)計(jì)時(shí)程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity hour is

port(reset,clk : in std_logic;

daout : out std_logic_vector(7 downto 0));end hour;

architecture behav of hour is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);begin

p1: process(reset,clk)

begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<2)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

else

if(count=3)

then

counter<=“0000”;

else

count<=count+1;

count<=“0000”;

end if;

end if;

end if;

end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;

end behav;

2、分計(jì)時(shí)程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity minute is

port(reset,clk,sethour: in std_logic;

daout : out std_logic_vector(7 downto 0);

enhour : out std_logic);end minute;

architecture behav of minute is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;

p2: process(clk)begin

if(clk'event and clk='0')then

if(counter=0)then

if(count=0)then

carry_out2<='0';

end if;

else

carry_out2<='1';

end if;end if;end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;enhour<=(carry_out1 and carry_out2)or sethour;end behav;

3、秒計(jì)時(shí)程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity second is

port(reset,clk,setmin : in std_logic;

daout : out std_logic_vector(7 downto 0);

enmin : out std_logic);end second;

architecture behav of second is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)

then

if

(count=9)

then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)

then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;daout(7 downto

4)<=counter;

daout(3

downto

0)<=count;enmin<=carry_out1 or setmin;end behav;6

4、alert程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity alert is port（clkspk : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

speak : out std_logic;

lamp : out std_logic_vector(8 downto 0));end alert;

architecture behav of alert is signal divclkspk2 : std_logic;begin p1: process(clkspk)begin

if(clkspk'event and clkspk='1')then

divclkspk2<=not divclkspk2;

end if;end process;p2: process(second,minute)begin if(minute=“01011001”)then case second is

when “01010001”=>lamp<=“000000001”;speak<=divclkspk2;when “01010010”=>lamp<=“000000010”;speak<='0';when “01010011”=>lamp<=“000000100”;speak<=divclkspk2;when “01010100”=>lamp<=“000001000”;speak<='0';when “01010101”=>lamp<=“000010000”;speak<=divclkspk2;when “01010110”=>lamp<=“000100000”;speak<='0';when “01010111”=>lamp<=“001000000”;speak<=divclkspk2;when “01011000”=>lamp<=“010000000”;speak<='0';when “01011001”=>lamp<=“100000000”;speak<=clkspk;when others=>lamp<=“000000000”;end case;end if;end process;end behav;8

5、seltime程序 library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity seltime is port（ckdsp : in std_logic;

reset : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

hour : in std_logic_vector(7 downto 0);

daout : out std_logic_vector(3 downto 0);

sel : out std_logic_vector(2 downto 0));end seltime;

architecture behav of seltime is signal sec : std_logic_vector(2 downto 0);begin

process(reset,ckdsp)begin

if(reset='0')then sec<=“000”;

elsif(ckdsp'event and ckdsp='1')then

sec<=“000”;else

sec<=sec+1;end if;end if;end process;

process(sec,second,minute,hour)begin case sec is

when “000”=>daout<=second(3 downto 0);when “001”=>daout<=second(7 downto 4);when “011”=>daout<=minute(3 downto 0);when “100”=>daout<=minute(7 downto 4);when “110”=>daout<=hour(3 downto 0);when “111”=>daout<=hour(7 downto 4);when others=>daout<=“1111”;end case;end process;

if(sec=“111”)then

sel<=sec;end behav;

6、deled程序： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;

ENTITY deled IS PORT（S: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

A,B,C,D,E,F,G,H: OUT STD_LOGIC);END deled;

ARCHITECTURE BEHAV OF deled IS

SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN DATA<=S;PROCESS(DATA)BEGIN

CASE DATA IS

WHEN “0000”=>DOUT<=“00111111”;WHEN “0001”=>DOUT<=“00000110”;WHEN “0010”=>DOUT<=“01011011”;WHEN “0011”=>DOUT<=“01001111”;WHEN “0100”=>DOUT<=“01100110”;WHEN “0101”=>DOUT<=“01101101”;WHEN “0110”=>DOUT<=“01111101”;WHEN “0111”=>DOUT<=“00000111”;WHEN “1000”=>DOUT<=“01111111”;WHEN “1001”=>DOUT<=“01101111”;WHEN “1010”=>DOUT<=“01110111”;WHEN “1011”=>DOUT<=“01111100”;WHEN “1100”=>DOUT<=“00111001”;WHEN “1101”=>DOUT<=“01011110”;WHEN “1110”=>DOUT<=“01111001”;WHEN “1111”=>DOUT<=“01000000”;WHEN OTHERS=>DOUT<=“00000000”;END CASE;END PROCESS;H<=DOUT(7);

G<=DOUT(6);

F<=DOUT(5);

E<=DOUT(4);D<=DOUT(3);C<=DOUT(2);B<=DOUT(1);A<=DOUT(0);END BEHAV;

7、頂層原理圖：

四、實(shí)驗(yàn)結(jié)果 頂層原理圖仿真波形：

五、心得體會(huì)

1、系統(tǒng)設(shè)計(jì)進(jìn)要行充分的方案論證，不可盲目就動(dòng)手去做；

2、實(shí)驗(yàn)中對(duì)每一個(gè)細(xì)節(jié)部分都要全面思考，要對(duì)特殊情況進(jìn)行處理；

3、對(duì)于數(shù)字系統(tǒng)，要考慮同步、異步問(wèn)題；

4、數(shù)字電路的理論分析要結(jié)合時(shí)序圖；

5、遇到問(wèn)題，要順藤摸瓜，分析清楚，不可胡亂改動(dòng)，每做一次改變都要有充分的理由；

6、模塊化設(shè)計(jì)方法的優(yōu)點(diǎn)在于其簡(jiǎn)潔性，但是在實(shí)驗(yàn)設(shè)計(jì)中也發(fā)現(xiàn)，在實(shí)驗(yàn)最終電路確定之前，要盡量減少模塊重疊嵌套，因?yàn)樵诳偟碾娐非枚ㄖ埃娐愤€不成熟，很多地方需要改進(jìn)，如果在開(kāi)始時(shí)就進(jìn)行多層模塊化，里層模塊電路的修改將影響其外層的全部電路，這樣就是牽一發(fā)動(dòng)全身，很顯然，這樣將導(dǎo)致電 數(shù)字鐘課程設(shè)計(jì) 電路設(shè)計(jì)的低效，所以在設(shè)計(jì)過(guò)程中，一定要盡量減少超過(guò)兩層的模塊；

7、遇到問(wèn)題花了很長(zhǎng)時(shí)間沒(méi)有解決掉，要學(xué)會(huì)想他人請(qǐng)教，別人的不經(jīng)意一點(diǎn)，可能就能把自己帶出思維死區(qū)。

第五篇：多功能數(shù)字鐘設(shè)計(jì)

課程設(shè)計(jì)任務(wù)書(shū)

課程設(shè)計(jì)名稱(chēng)學(xué)生姓名專(zhuān)業(yè)班級(jí)設(shè)計(jì)題目多功能數(shù)字鐘設(shè)計(jì)

一、課程設(shè)計(jì)目的1、綜合運(yùn)用EDA技術(shù)，獨(dú)立完成一個(gè)課題的設(shè)計(jì)，考察運(yùn)用所學(xué)知識(shí)，解決實(shí)際問(wèn)題的能力；

2、結(jié)合理論知識(shí)，考察閱讀參考資料、文獻(xiàn)、手冊(cè)的能力；

3、進(jìn)一步熟悉EDA技術(shù)的開(kāi)發(fā)流程，掌握文件編輯、編譯、仿真、下載驗(yàn)證等環(huán)節(jié)的實(shí)現(xiàn)方法和

應(yīng)用技巧；

4、鍛煉撰寫(xiě)研究報(bào)告、研究論文的能力；

5、通過(guò)本實(shí)踐環(huán)節(jié)，培養(yǎng)科學(xué)和嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。

二、設(shè)計(jì)內(nèi)容、技術(shù)條件和要求

l、能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能，分別由6個(gè)數(shù)碼顯示24小時(shí)、60分鐘的計(jì)數(shù)器顯示。

2、能利用實(shí)驗(yàn)系統(tǒng)上的按鈕實(shí)現(xiàn)“校時(shí)”、“校分”功能；

（1）按下“SA”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按24小時(shí)循環(huán)；

（2）按下“SB”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按59分鐘循環(huán)，并向“時(shí)”進(jìn)位；

（3）按下“SC”鍵時(shí)，秒清零；抖動(dòng)的，必須對(duì)其消抖處理。

3、能利用揚(yáng)聲器做整點(diǎn)報(bào)時(shí)：

（1）當(dāng)計(jì)時(shí)到達(dá)59’50”時(shí)開(kāi)始報(bào)時(shí)，頻率可為500Hz；

計(jì)滿(mǎn)23小時(shí)后回零；計(jì)滿(mǎn)59分鐘后回零。

（2）到達(dá)59’59”時(shí)為最后一聲整點(diǎn)報(bào)時(shí)，整點(diǎn)報(bào)時(shí)的頻率可定為lKHz。

4定時(shí)鬧鐘功能

5、用層次化設(shè)計(jì)方法設(shè)計(jì)該電路，用硬件描述語(yǔ)言編寫(xiě)各個(gè)功能模塊。

6、報(bào)時(shí)功能。報(bào)時(shí)功能用功能仿真的仿真驗(yàn)證，可通過(guò)觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。

三、時(shí)間進(jìn)度安排

1周：(1)完成設(shè)計(jì)準(zhǔn)備，確定實(shí)施方案；(2)完成電路文件的輸入和編譯；(4)完成功能仿真。

2周：(1)完成文件至器件的下載，并進(jìn)行硬件驗(yàn)證；(2)撰寫(xiě)設(shè)計(jì)說(shuō)明書(shū)。

四、主要參考文獻(xiàn)

(1)譚會(huì)生、瞿遂春，《EDA技術(shù)綜合應(yīng)用實(shí)例與分析》，西安電子科技大學(xué)出版社，2004

(2)曹昕燕、周鳳臣等，《EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)》，清華大學(xué)出版社，2006

指導(dǎo)教師簽字：2012年9月1日