第一篇：數(shù)字電路與系統(tǒng)課程設計-設計8位串行數(shù)字鎖電路

大連理工大學城市學院

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數(shù)字電路與系統(tǒng)課程設計

設計題目：設計

8位串行密碼鎖

8位串行數(shù)字鎖電路

學 院：電子與自動化學院

專 業(yè)：

學 生：

同 組 人：

指導教師：

完成日期：2015年4月20日 大連理工大學城市學院

第一章 設計任務

1.1項目名稱：設計8位串行數(shù)字鎖電路

本項目的主要內容是設計并實現(xiàn)8位串行數(shù)字鎖電路。該電路將所學的數(shù)字電路與系統(tǒng)大部分知識和VHDL語言結合。

1.2項目設計說明：本項目用來實現(xiàn)設計8位串行數(shù)字鎖電路

1.2.1設計任務和要求

⑴開鎖代碼為8位二進制數(shù)，當輸入代碼的位數(shù)和位值與鎖內給定的密碼一致，且按規(guī)定程序開鎖時，方可開鎖，并點亮開所指示燈LT。否則，系統(tǒng)進入“錯誤”狀態(tài)，并發(fā)出報警信號。

⑵開鎖程序由設計者確定，并要求鎖內給定的密碼是可調的，且預置方便，保密性好。

⑶串行數(shù)字鎖的報警方式是點亮指示燈LF，并使喇叭名叫來報警，直到按下復位開關，報警才停止。此時，數(shù)字鎖又自動進入等待下一次開鎖的狀態(tài)。1.2.2進度安排

第一次課：預答辯，制定計劃分組 第二次課：詳細設計 第三，四次課：設計，編程，調試 第五次課：程序測試機，硬件連續(xù)調試 第六次課：普通題檢查 第七次課：答辯

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第二章 需求分析

2.1設計原理

數(shù)字密碼鎖原理框圖如圖1所示。由時鐘脈沖發(fā)生器、按鍵、指示燈和控制部分等組成。開關的消抖動電路放在控制部分考慮，時鐘輸入CLK由外部時鐘脈沖發(fā)生器的輸出提供。設計中的指示燈就是發(fā)光二極管，共計10個，用來指示系統(tǒng)的工作狀態(tài)。其中8個為一組，用來顯示已經輸入密碼的個數(shù)，剩余兩個，一個為開鎖綠色指示燈LT；另一個為報警紅色指示燈LF?？刂撇糠质荲HDL語言設計的核心部分，主要由方波生成模塊FEN、消抖同步模塊XIAOPRO和密碼鎖邏輯控制模塊CORNAA這4個模塊構成，可以完成密碼的修改、設定及非法入侵報警、驅動外圍電路等功能。

2.2分解設計

本設計主要包括方波生成模塊，消抖同步模塊和密碼鎖邏輯控制模塊方波生成模塊FEN分頻占空比為1：5000000的方波，用于

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消除抖動。消抖同步模塊實現(xiàn)了消除抖動并且同步的功能。密碼鎖邏輯控制模塊是整個設計的核心，它實現(xiàn)密碼鎖的邏輯功能。

第三章系統(tǒng)功能模塊設計

3.1系統(tǒng)流程圖

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3.2輸入輸出信號定義

表1 數(shù)字密碼鎖控制器輸入輸出信號定義

3.3模塊功能

3.31模塊一：方波生成模塊

方波生成模塊FEN分頻占空比為1：5000000的方波，用于消除抖動。分頻電路的輸入時鐘CLK是由外部時鐘提供的，外部時鐘周期取200ns。（程序見附錄）3.32模塊二：消抖同步模塊

對于K1和K0信號，它們分別代表1和0的按鍵開關，可以直接送入密碼鎖邏輯控制模塊CORNAA。但由于它們是由按鍵產生的，其產生時刻和持續(xù)時間長短是隨機的，并且存在因開關簧片反彈引起的電平抖動現(xiàn)象.因此，必須在每個開關后面安排一個消抖和同步化電路模塊XIAOPRO，目的是保證系統(tǒng)能捕捉到輸入脈沖，同時，保證每按一次健只形成一個寬度固定的脈沖。在XIAOPRO模塊中，因為變量的賦值是直接的，立即生效的，它在某一時刻僅包含一個值，而信號的賦值是有一個值，而信號的賦值是有一定附加時延的，故當時鐘脈沖下降沿到來時，變量temp2和temp3在賦值語句執(zhí)行后立即分別得到新8位串行密碼鎖 大連理工大學城市學院

值：tmp1的值和tmp2的非值，而輸入信號a經過一定時延賦值給信號tmp1，實現(xiàn)了消除抖動并且同步的功能。（程序見附錄）3.32模塊三：密碼鎖邏輯控制模塊

模塊CORNAA是整個設計的核心，它實現(xiàn)密碼鎖的邏輯功能。開鎖代碼為8位二進制數(shù)，當輸入代碼的位數(shù)和位值與鎖內給定的密碼一致，且按規(guī)定程序開鎖時，方可開鎖，并點亮開鎖指示燈LT。否則，系統(tǒng)進入“錯誤”狀態(tài)，并發(fā)出報警信號。串行數(shù)字鎖的報警方式是點亮指示燈LF，并使喇叭鳴叫，直到按下復位開關，報警才停止。此時，數(shù)字鎖又自動進入等待下一次開鎖的狀態(tài)。該8位串行電子密碼鎖設置8位二進制密碼，要求鎖內給定的密碼是可調的，且設置方便，保密性好。其具體操作分為輸入密碼和修改密碼兩部分。

（1）輸入密碼

密碼輸入值的比較主要有兩部分，密碼位數(shù)和內容，任何一個條件不滿足，都不能打開鎖。若鎖內密碼為“00001111”，K1和K0置低電平，分別表示輸入“1”和“0”。輸入密碼前先進行復位操作，再按著從密碼最低位到最高位的順序依次正確輸入00001111。若采用共陰極LED接法，當輸入第0位“0”后，八個二極管中相對應的二極管點亮（此時二極管指示燈lamp=“10000000”,輸入密碼信號shift=“10000000”）,接著輸入第1位“0”（此時lamp=“11000000”，shift=“01000000”）??依照順序，將8位二進制密碼全部正確輸入完畢后（此時lamp=“11111111”，shift=“00001111”），經檢驗，輸入的密碼shift等于鎖內預先設置的密碼8位串行密碼鎖 大連理工大學城市學院

lock，密碼開鎖信號LT置高電平，鎖開啟。同時，密碼修改控制信號LA置高電平。

若在輸入密碼的過程中，8位二進制密碼出現(xiàn)一位或多位輸入錯誤，那么鎖不能開啟，同時ALM置高電平，指示燈LF亮，發(fā)出報警信號，通知管理員。直到按下復位開關，報警才停止。此時，數(shù)字鎖又自動進入等待下一次開鎖的狀態(tài)。

（2）修改密碼

為防止非管理員任意進行密碼修改，必須在正確輸入密碼后，才能重新設置密碼。輸入正確密碼后，鎖打開，同時，密碼修改控制信號LA置高電平，就可直接進行修改密碼的操作。修改密碼實質就是用輸入的新密碼去取代原來的舊密碼，存儲新密碼時，輸入一位密碼，密碼位數(shù)加1。若采用共陰極LED接法，與輸出引腳lamp相接的發(fā)光二極管由亮變暗。當輸入8位密碼后，8只發(fā)光二極管全變暗。此時給CLK一個低電平，新密碼產生。（程序見附錄）

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第四章 整體功能實現(xiàn)

4.1整體原理圖設計

4.2程序編譯與仿真

當各個模塊分別編譯成功后，則創(chuàng)建一個個元件符號。再用圖形編輯器將各元件模塊組裝起來，如圖4

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第五章 調試并分析結果

編譯成功后進行仿真。建立波形文件。仿真波形如圖5～圖6所示。開始時，先給系統(tǒng)清零，即使clr為0（按下KEY[3]），若設置密碼則SW[17]開關撥下使load為低電平，此時通過按去抖開關KEY[0],KEY[1]進行密碼設置0和1，每輸入一位密碼則數(shù)目管顯示的數(shù)字加1直到輸入第8位

設置密碼：仿真圖如下如所示。設置密碼時將SW[17]撥下使load為低電平并且clr為高電平此時可以設置密碼，由圖可以看出設置的密碼為00000111每設置一位密碼數(shù)碼管HEX5的七個引腳都隨著y1[0~6]的變化而變化，進而顯示出當前的位數(shù)。

設置密碼仿真圖

當輸入密碼時，開關撥上使load為高電平輸入密碼開始，此時通過按去抖開關KEY[0],KEY[1]進行密碼設置0和1，每輸入一位密碼則數(shù)目管顯示的數(shù)字加1直到輸入第8位。系統(tǒng)自動將輸入的密碼與預設的密碼進行比較如果相同則開鎖。開鎖成功仿真圖如下如所8位串行密碼鎖 大連理工大學城市學院

示，此時設置的密碼為00001111輸入的密碼為00001111，由圖可以看每設置一位密碼數(shù)碼管HEX5的七個引腳都隨著y1[0~6]的變化而變化，進而顯示出當前的位數(shù)。此時clr為高電平load為低電平當密碼輸入完畢后將load變?yōu)楦唠娖竭M行密碼輸入輸入方法與設置密碼相同沒設置一位密碼數(shù)碼管HEX7的七個引腳都隨著y0[0~6]的變化而變化，進而顯示出當前的位數(shù)。當輸完八位密碼后系統(tǒng)將其與預先設置的密碼進行對比，由于設置與輸入的密碼相同所以lt為高電平開鎖，lf、alm為低電平沒有反應。

密碼正確開鎖成功仿真圖

仿真結束后, 就可以將設計文件編程下載到芯片中去。連接硬件系統(tǒng)后, 選擇“ Max+ plusⅡ”→“programmer” 菜單, 調出編程器(programmer)窗口。一切就緒后, 按下編程器窗口中的“program”按鈕, 設計的內容就下載到FPGA 芯片EP1K30TC144-3 中去了。經實際電路測試驗正達到了設計的要求。

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第六章 心得

在這個實驗中，我們最終實現(xiàn)了8位串行數(shù)字鎖電路，輸入代碼與鎖內密碼一致，鎖被打開；否則，封閉開鎖電路，發(fā)出報警信號并且密碼可調的功能與要求。

通過這一課程設計使我們將課堂上的理論知識有了進步的了解，并增強了對VHDL語言的興趣。但同時也暴露出我在知識上掌握不足等缺點：在實驗中經常是一步做完不知道下一步改做些什么，在設計過程中也遇到了一些問題，但在我和同學共同努力下，查找相關資料，通過各種書籍和網上的知識，將問題一一解決。

剛開始時，我們遇到了很多問題，比如在實驗定義上理解不透徹，讀不懂語言程序，通過問老師和在網上查資料，對這些已經有了初步的掌握，對分頻消抖等一些模塊的定義更清晰。但是在最后下載到芯片時我們仍然遇到了問題，代表顯示譯碼管的燈始終不亮，最后我們調節(jié)的分頻的時間，對程序又做了更深一步的研究，才成功完成此次試驗。我們在增長知識的同時增強解決問題和動手的能力。

在實驗中我們遇到了很多問題，也得到了老師和同學的幫助，也知道了分工與合作的重要性。

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附錄：

程序一：方波模塊

library ieee;

use ieee.std_logic_1164.all;

entity fen is

port(clk:in std_logic;

clk1:out std_logic);end fen;

architecture fen_arc of fen is

begin

process(clk)

variable cnt:integer range 0 to499999;begin

if clk'event and clk='1'then

if cnt=499999 then

cnt:=0;

clk1<='1';

else

cnt:=cnt+1;

clk1<='0';

end if;

end if;

end process;end fen_arc;模塊二：消抖同步模塊。

library ieee;

use ieee.std_logic_1164.all;entity xiaopro is

port(a,clk1:in std_logic;

b:out std_logic);8位串行密碼鎖 大連理工大學城市學院

end xiaopro;

architecture xiao_arc of xiaopro is

signal tmp1:std_logic;begin

process(clk1,a)

variable tmp3,tmp2:std_logic;

begin

if clk1'event and clk1='0'then

tmp1<=a;

tmp2:=tmp1;

tmp3:=not tmp2;

end if;

b<=tmp1 and tmp3 and clk1;

end process;end xiao_arc;模塊三：該模塊是整個程序的核心，它實現(xiàn)密碼鎖的邏輯功能。

library ieee;

use ieee.std_logic_1164.all;entity cornaa is

port(clk,k1,k0,clr,load:in std_logic;

lt:inout std_logic;

lamp:out std_logic_vector(7 downto 0);

lf,alm:out std_logic);end cornaa;

architecture corn_arc of cornaa is

signal shift,lock:std_logic_vector(7 downto 0);

signal lam:std_logic_vector(7 downto 0);

signal la:std_logic;

begin

process(clk,clr)

begin

if clr='0'then

la<='0';

elsif clk'event and clk='1'then

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if load='0'then

la<='1';

end if;

end if;

end process;

process(clk,clr)

variable a:integer range 0 to 8;

begin

if clr='0'then

lam<=“00000000”;

shift<=“00000000”;

a:=0;

lt<='0';

lf<='0';

alm<='0';

elsif clk'event and clk='1' then

if lt='0'then

if a/=8 then

if k1='0'then

shift<='1'&shift(7 downto 1);

lam<='1'&lam(7 downto 1);

a:=a+1;

elsif k0='0'then

shift<='0'&shift(7 downto 1);

lam<='1'&lam(7 downto 1);

a:=a+1;

end if;

else

a:=0;

if shift=lock then

lt<='1';

elself<='1';

alm<='1';

end if;

end if;

elsif la='1'then

if k1='0'then

lock<='1'&lock(7 downto 1);

lam<='0'&lam(7 downto 1);

elsif k0='0'then

lock<='0'&lock(7 downto 1);

lam<='0'&lam(7 downto 1);

end if;

end if;

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end if;

end process;

lamp<=lam;end corn_arc;

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第二篇：數(shù)字邏輯與數(shù)字系統(tǒng)設計教學大綱

西安電子科技大學

“卓越工程師教育培養(yǎng)計劃”試點課程教學大綱

“數(shù)字邏輯與數(shù)字系統(tǒng)設計”教學大綱

課程編號：OE2121017 課程名稱：數(shù)字邏輯與數(shù)字系統(tǒng)設計

英文名稱： Digital Logic and Digital

System Design 學

時：60

學

分：4 課程類型：必修

課程性質：專業(yè)基礎課 適用專業(yè)：電子信息與通信工程（大類）

開課學期：4 先修課程：高等數(shù)學、大學物理、電路分析與模擬電子線路 開課院系：電工電子教學基地及相關學院

一、課程的教學任務與目標

數(shù)字邏輯與數(shù)字系統(tǒng)設計是重要的學科基礎課。該課程與配套的“數(shù)字邏輯與數(shù)字系統(tǒng)設計實驗”課程緊密結合，以問題驅動、案例教學、強化實踐和能力培養(yǎng)為導向，通過課程講授、單元實驗、綜合設計項目大作業(yè)、設計報告撰寫、研討講評等環(huán)節(jié)，實現(xiàn)知識能力矩陣中1.1.2.2、1.2.1.2以及2.5、2.6、3.6、4.1、4.2的能力要求。

要求學生掌握數(shù)字電路的基本概念、基本原理和基本方法，了解電子設計自動化（EDA：Electronic Design Automation）技術和工具。數(shù)字電路部分要求學生掌握數(shù)制及編碼、邏輯代數(shù)及邏輯函數(shù)的知識；掌握組合邏輯電路的分析與設計方法，熟悉常用的中規(guī)模組合邏輯部件的功能及其應用；掌握同步時序邏輯電路的分析和設計方法，典型的中大規(guī)模時序邏輯部件。EDA設計技術部分，需要了解現(xiàn)代數(shù)字系統(tǒng)設計的方法與過程，學習硬件描述語言，了解高密度可編程邏輯器件的基本原理及開發(fā)過程，掌握EDA設計工具，培養(yǎng)學生設計較大規(guī)模的數(shù)字電路系統(tǒng)的能力。

本課程教學特點和主要目的：

（1）本課程概念性、實踐性、工程性都很強，教學中應特別注重理論聯(lián)系實際和工程應用背景。

（2）使學生掌握經典的數(shù)字邏輯電路的基本概念和設計方法；（3）掌握當今EDA工具設計數(shù)字電路的方法。

（4）本課將硬件描述語言(HDL)融合到各章中，并在軟件平臺上進行隨堂仿真, 通西安電子科技大學

“卓越工程師教育培養(yǎng)計劃”試點課程教學大綱

過本課和實驗教學, 使學生掌握新的數(shù)字系統(tǒng)設計技術.雖然現(xiàn)代設計人員已經很少使用傳統(tǒng)的設計技術，但傳統(tǒng)的設計可以讓學生直觀地了解數(shù)字電路是如何工作的，并可以為EDA設計工具所進行的操作提供說明，讓學生進一步了解自動化設計技術的優(yōu)點。

成功的邏輯電路設計人員必須深入理解數(shù)字邏輯設計相關的基本概念，并熟練掌握EDA設計工具的使用。

二、本課程與其它課程的聯(lián)系和分工

數(shù)字邏輯與數(shù)字系統(tǒng)設計主要討論集成電路器件的外部特性，對門電路內部晶體管的工作原理及狀態(tài)轉換只作定性了解。

數(shù)字邏輯與數(shù)字系統(tǒng)設計在學科基礎中的地位既要體現(xiàn)作為一門課程的完整性和電子線路體系結構的特點，也要體現(xiàn)為后續(xù)課程服務的目的。后續(xù)的專業(yè)課程如計算機組成原理，微機原理、接口技術等都是數(shù)字電路系統(tǒng)高度集成的體現(xiàn)。數(shù)字電路與系統(tǒng)設計為微處理器與系統(tǒng)設計、嵌入式系統(tǒng)、數(shù)字通信等后續(xù)課程進行了基礎知識準備。

三、課程內容及基本要求

（一）數(shù)制與編碼（建議3學時）學習數(shù)制表示方法和常用編碼 1．基本要求

（1）掌握常用數(shù)制（2、8、10、16進制數(shù)）的表示方法與相互轉換方法

（2）掌握常用編碼（842BCD碼、5421BCD碼、余3碼、格雷碼等）的表示方法 2．重點、難點

重點：二進制，十六進制 難點：格雷碼的掌握

3．說明：主要掌握常用編碼的表示方法

（二）邏輯代數(shù)與邏輯函數(shù)化簡（建議10學時）

學習邏輯代數(shù)的基本運算及函數(shù)表示方式，了解邏輯函數(shù)的化簡方法；學習硬件描述語言（HDL）描述邏輯函數(shù)的基本結構，熟悉邏輯函數(shù)與HDL之間的對應關系。1．基本要求

（1）熟練掌握基本邏輯運算與邏輯門

（2）了解邏輯代數(shù)的基本定理、法則和主要公式，了解邏輯函數(shù)代數(shù)化簡法（3）掌握邏輯函數(shù)的標準表達式和常用的五種表達式及相互轉換方法（4）能夠用HDL描述真值表，熟悉邏輯函數(shù)的HDL表達方式（5）熟悉邏輯函數(shù)的卡諾圖化簡法

（6）掌握包含無關項邏輯函數(shù)的表示方法及化簡方法 2．重點、難點

重點：邏輯函數(shù)的兩種標準表示形式以及HDL表達方式 難點：五種表達式之間的相互轉化 西安電子科技大學

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3．說明：5個變量以上的邏輯函數(shù)化簡不作要求

（三）組合邏輯電路（建議10學時）

學習組合邏輯電路的分析方法和設計方法，學習組合邏輯的HDL描述方式 1．基本要求

（1）掌握組合電路的分析方法和設計方法

（2）熟悉組合邏輯電路的HDL設計方法，掌握設計流程圖的繪制方法

（3）熟悉常用MSI組合邏輯部件（變量譯碼器、數(shù)據選擇器）的邏輯功能，擴展方法及應用

（4）掌握譯碼器、數(shù)據選擇器的HDL描述方式

（5）掌握由MSI器件構成組合電路的設計方法和分析方法（6）了解組合電路的競爭冒險現(xiàn)象及消除方法 2．重點、難點

重點：由門電路進行組合電路的設計 難點：中規(guī)模集成電路芯片應用

3.說明: 安排組合邏輯研究實驗

（四）觸發(fā)器（建議6學時）

學習觸發(fā)器的工作原理和功能描述方法，學習觸發(fā)器的HDL描述方法 1．基本要求

（1）掌握基本RS觸發(fā)器及常用沿觸發(fā)的（D、T、JK）觸發(fā)器的邏輯功能及其描述方法（2）觸發(fā)器的HDL描述方法（包括行為級描述和結構化描述）（3）熟悉常用集成觸發(fā)器的邏輯符號及時序圖的畫法（4）掌握觸發(fā)器的HDL描述方法中的沿觸發(fā)與電平觸發(fā) 2．重點、難點

重點： 觸發(fā)器的多種描述方法

難點：觸發(fā)器電路的HDL描述及時序波形

3．說明：觸發(fā)器部分要求記憶邏輯符號掌握邏輯功能，對觸發(fā)器內部電路不做要求,安排集成觸發(fā)器實驗。

（五）時序邏輯電路（建議16學時）

學習同步時序電路的分析方法和典型同步時序電路的設計方法，時序電路的HDL描述。1．基本要求

（1）掌握同步時序電路的分析方法，要求根據電路能正確列出狀態(tài)表，畫出狀態(tài)及時序圖并分析其功能

（2）了解同步時序電路的一般設計方法和步驟，掌握給定狀態(tài)同步時序電路的設計方法

（3）掌握時序電路的HDL描述方法 西安電子科技大學

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（4）掌握典型MSI時序邏輯部件（74LS161、74LS194）的邏輯功能，擴展方法及應用（5）學習狀態(tài)機的HDL描述方法，并掌握復雜時序邏輯電路的HDL描述方法（6）掌握以MSI為主的典型同步時序電路的分析方法與設計方法：

任意模值計數(shù)器；移位型計數(shù)器；序列碼發(fā)生器（7）掌握典型時序電路的HDL描述方法

（8）了解異步時序電路的主要特點

2．重點、難點

重點：電路自啟動自校正的設計；MSI時序邏輯部件的邏輯功能及應用 難點：時序邏輯點狀態(tài)機HDL描述

3．說明：學習這一章后，要求能看懂器件手冊，安排計數(shù)器和移位寄存器應用實驗。

（六）集成邏輯門（建議3學時）1．基本要求

（1）了解典型TTL與非門的基本工作原理，掌握其主要外特性和參數(shù)（2）掌握集電極開路門和三態(tài)門的主要特點

（3）掌握MOS邏輯門（以CMOS為主）的主要特點和使用方法 2．重點、難點

重點：TTL與非門的主要外特性和參數(shù) 難點：集電極開路門

（七）脈沖波形的產生與整形（建議3學時）了解脈沖電路的分析方法 1．基本要求

（1）了解典型脈沖電路（單穩(wěn)、多諧、施密特觸發(fā)器）的基本特點及脈沖電路的分析方法

（2）掌握555定時器的基本工作原理及典型應用

（3）掌握晶體振蕩器，施密特單穩(wěn)集成電路的基本原理及使用方法。2．重點、難點 重點： 555定時器

難點：振蕩電路性能提高需要考慮的因素 3．說明：安排脈沖電路的產生和整形實驗。

（八）存貯器及可編程器件（建議4學時）1．基本要求

（1）掌握ROM的基本工作原理和幾種不同的編程方法（2）了解靜態(tài)RAM和動態(tài)RAM的基本工作原理

（3）了解可編程器件的內部結構特點, 可用資源, 主要參數(shù)和選型依據 西安電子科技大學

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(4)結合實驗, 逐步掌握FPGA的仿真與設計技術 2．重點、難點

重點：ROM的基本工作原理, FPGA的仿真與設計技術 難點：ROM實現(xiàn)組成邏輯函數(shù), FPGA的仿真與設計技術

（九）D/A和A/D（建議1學時）1．基本要求

（1）了解D/A和A/D轉換器的基本原理和主要技術指標（2）了解典型集成D/A和A/D芯片的特點 2．重點、難點

重點：D/A和A/D轉換器的主要技術指標 難點：D/A和A/D轉換器的基本原理

四、布置大作業(yè)

綜合設計(1)-----用VHDL設計一數(shù)字頻率計(結合實驗在FPGA上實現(xiàn))綜合設計(2)-----用VHDL設計一DDS信號發(fā)生器(結合實驗在FPGA上實現(xiàn))系統(tǒng)設計完成通過EDA軟件仿真后，在FPGA系統(tǒng)上實現(xiàn)驗證，期間安排兩次討論。第一次是設計方案評審和講評，第二次的實現(xiàn)結果報告和講評。

五、教學安排及方式

總學時 60 學時，講課 56 學時。討論4學時。實驗單獨開課，大作業(yè)采用開放式實驗方式利用課外時間進行。

六、考核方式

1.期末筆試(以閉卷考試為主，也可開卷考試或半開卷半閉卷考試)占60% , 2.大作業(yè)----綜合設計占30%, 3.平時成績占10%.七、推薦教材與參考資料

教材：

(1)新編: 任愛鋒, 孫萬蓉, 周端等

(2)楊頌華等 數(shù)字電子技術基礎 西安 西安電子科技大學出版社 2009 參考書：

(1)夏宇聞等譯 數(shù)字邏輯基礎與Verilog設計 機械工業(yè)出版社

(2)John F.Wakerly 數(shù)字設計——原理與實踐（第三版 影印版）高等教育出版社

西安電子科技大學

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第三篇：《數(shù)字電路與系統(tǒng)設計》 第1章習題答案

106682367.doc

1.1將下列各式寫成按權展開式：

（352.6）10=3×10+5×10+2×10+6×10

（101.101）2=1×22+1×20+1×2-1+1×2-3

10-1（54.6）8=5×8+54×8+6×8

（13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 210-1

1.3二進制數(shù)00000000~11111111和0000000000~1111111111分別可以代表多少個數(shù)？

解：分別代表28=256和210=1024個數(shù)。

1.4 將下列個數(shù)分別轉換成十進制數(shù)：（1111101000）2，（1750）8，（3E8）16

解：（1111101000）2=（1000）10（1750）8=（1000）10（3E8）16=（1000）10

1.5將下列各數(shù)分別轉換為二進制數(shù)：（210）8，（136）10，（88）16解：結果都為：（10001000）2

1.6 將下列個數(shù)分別轉換成八進制數(shù)：（111111）2，（63）10，（3F）16解：結果都為（77）8

1.7 將下列個數(shù)分別轉換成十六進制數(shù)：（11111111）2，（377）8，（255）10解：結果都為（FF）16

1.8 轉換下列各數(shù)，要求轉換后保持原精度：

解：（1.125）10=（1.0010000000）10——小數(shù)點后至少取10位

（0010 1011 0010）2421BCD=（11111100）2（0110.1010）余3循環(huán)BCD碼=（1.1110）2

1.9 用下列代碼表示（123）10，（1011.01）2：

解：（1）8421BCD碼：

（123）10=（0001 0010 0011）8421BCD

（1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD

（2）余3 BCD碼

（123）10=（0100 0101 0110）余3BCD

（1011.01）2=（11.25）10=（0100 0100.0101 1000）余3BCD

1.10 已知A=（1011010）2，B=（101111）2，C=（1010100）2，D=（110）2

（1）按二進制運算規(guī)律求A+B，A-B，C×D，C÷D，（2）將A、B、C、D轉換成十進制數(shù)后，求A+B，A-B，C×D，C÷D，并將結果與（1）進行比較。解：（1）A+B=（10001001）2=（137）10A-B=（101011）2=（43）10

C×D=（111111000）2=（504）10C÷D=（1110）2=（14）10

（2）A+B=（90）10+（47）10=（137）10A-B=（90）10-（47）10=（43）10

C×D=（84）10×（6）10=（504）10C÷D=（84）10÷（6）10=（14）10

兩種算法結果相同。

1.11 試用8421BCD碼完成下列十進制數(shù)的運算。

解：（1）5+8=（0101）8421BCD+（1000）8421BCD=1101 +0110=（1 0110）8421BCD=13

（2）9+8=（1001）8421BCD+（1000）8421BCD=1 0001+0110=（1 0111）8421BCD=17

（3）58+27=（0101 1000）8421BCD+（0010 0111）8421BCD=0111 1111+ 0110=（1000 0101）8421BCD=85

（4）9-3=（1001）8421BCD-（0011）8421BCD=（0110）8421BCD=6

（5）87-25=（1000 0111）8421BCD-（0010 0101）8421BCD=（0110 0010）8421BCD=62

（6）843-348 =（1000 0100 0011）8421BCD-（0011 0100 1000）8421BCD

=0100 1111 1011-0110 0110=（0100 1001 0101）8421BCD=495

1.12 試導出1位余3BCD碼加法運算的規(guī)則。

解：1位余3BCD碼加法運算的規(guī)則

加法結果為合法余3BCD碼或非法余3BCD碼時，應對結果減3修正[即減(0011)2]；相加過程中，產生向高位的進位時，應對產生進位的代碼進行“加33修正”[即加(0011 0011)2]。

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第四篇：2012數(shù)字系統(tǒng)設計與VHDL課程大作業(yè)（定稿）

數(shù)字系統(tǒng)設計與VHDL課程大作業(yè)

具體要求

一、總體要求：

1． 本課程為專業(yè)必選考查類課程，以大作業(yè)加平時成績的形式給定最終成績。

2． 每班六個題目，每4-5為一組，自由組合，分工合作。10月26日上課

前請各班上交分組及組長情況表。

3． 所有作業(yè)需完成VHDL核心代碼的設計，并采用QuartusII進行相關仿

真或平臺實現(xiàn)，否則全組不及格。

4． 各小組推選一人于第十周（11月5日和9日）上講臺講解題目設計思路、源代碼分析、仿真結果及演示。

5． 各小組組長于11月30日前到老師處匯報題目的完成情況，并接受考核。

6． 每名同學于11月30日前提交一份大作業(yè)報告，并由班長統(tǒng)一送交老師。

二、大作業(yè)題目：

1． 頻率計設計（平臺實現(xiàn)）

1)

2)

3)

4)能對輸入的方波信號頻率進行采樣； 采樣頻率范圍為0~999999Hz，以1Hz為單位進行顯示； 采用六個七段數(shù)碼管顯示當前采樣的頻率值； 本電路系統(tǒng)輸入時鐘為6MHz。

2． 方波發(fā)生器設計（仿真實現(xiàn)）

1)

2)

3)系統(tǒng)的輸入時鐘為6MHz； 系統(tǒng)輸出頻率為對系統(tǒng)時鐘的1~32分頻；(5位二進制輸入)； 系統(tǒng)輸出頻率的占空比可調，分為25%、50%、75%三檔；(采用2位二進制

位輸入控制)。

3． 競賽搶答器設計（平臺實現(xiàn)）

1)

2)搶答器的輸入路數(shù)為8路；(8位二進制輸入)當主持人宣布開始（按下某一鍵時為有效），搶答時當某一方先按下按鍵，其

他鍵則失效；

3)

4)

5)用1個七段數(shù)碼管顯示搶中的路編號； 系統(tǒng)復位鍵按下后，進行下一輪搶答； 系統(tǒng)的輸入時鐘為6MHz。

4． 交通燈控制系統(tǒng)設計（平臺實現(xiàn)）

1)交叉路口為十字路口；

2)

3)每路口設直行、左轉、右轉的方向指示燈； 每個方向指示燈有三種顏色，即紅、綠、黃三色。為簡化設計，右轉指示燈常

綠；黃燈閃動時間間隔為0。5S，持續(xù)時間自定義。

4)

5)每路口需用兩個數(shù)碼管顯示允許通行或禁止通行的時間； 系統(tǒng)的輸入時鐘為6MHz。

5． 點陣字符顯示控制器設計（仿真實現(xiàn)）

1)

2)

3)用16*16點陣的發(fā)光二極管顯示字符； 可顯示字符為0~9的數(shù)字字符與A~F英文字母； 輸入為四位二進制矢量。

6． 萬年歷及電子鐘設計（平臺實現(xiàn)）

1)

2)

3)

4)能顯示年、月、日、時、分、秒、星期，共需15個數(shù)碼管； 年、月、日、時、分、星期均需可調； 系統(tǒng)默認時間為2000年01月01日00時00分00秒星期6； 系統(tǒng)輸入時鐘為6MHz。

三、大作業(yè)報告要求：

1． 題目功能分析；

2． 總體模塊劃分；

3． 代碼實現(xiàn)；

4． 仿真結果；

5． 設計心得、體會；

6． 報告采用統(tǒng)一的A4封面，其中1、2、5項必須為手寫，3、4項為打印。

7． 網絡工程專業(yè)不再進行期末考試，期終成績以作業(yè)測試、講解、報告綜

合評定，計算機專業(yè)還需要進行閉卷考試，但作業(yè)測試、講解、報告占主要部分。

第五篇：數(shù)電課程設計數(shù)字電子鐘的設計與制作

一、設計目的

數(shù)字電子技術是工科專業(yè)的一門專業(yè)基礎課，該課程理論與實踐聯(lián)系密切，系統(tǒng)性強，課程設計是本課程教學中必不可少的環(huán)節(jié)，通過設計可以使學生初步掌握基本的數(shù)字電路設計方法和技能，進一步加深對數(shù)字電子技術課程的理解，掌握數(shù)字電子系統(tǒng)的組成和設計方法以及系統(tǒng)的調試方法，熟悉常用數(shù)字芯片的功能及使用方法，為后續(xù)課程的學習奠定堅實基礎。

二、設計任務

1、用給定的數(shù)字集成電路設計制作一個數(shù)字電子鐘。

2、基本功能：具有時、分、秒計時功能，用六位數(shù)碼管和LED顯示“XX：XX：XX”（最大顯示23：59：59），要求計時準確，能夠調整時間。除電源外其它部分均需自行設計制作。

3、擴展功能：有整點報時功能；時分秒之間的間隔符“：”按秒跳動。

三、設計要求

基本要求：

1、根據給定的器件設計電路，畫出電路原理圖，仿真實現(xiàn)所設計功能。

2、制作實際電路并測試，用自己設計的秒脈沖源作計時脈沖，+5V電源由實驗室提供。要求制作工藝良好，電路能正常穩(wěn)定工作。

3、寫出設計總結報告，除報告封面和電路圖可以打印外，其它內容均必須手寫（復印、打印的一律不及格）。

擴展要求：完成擴展功能

四、所需元器件及材料

IC：CD4518三塊、CD4040、CD4060、CD4081各一塊、CD4543六塊，DIP16IC插座12個； 其他器件：共陰數(shù)碼管（CL5011AH）6個，紅色LED4個，石英晶振32768HZ一個，電阻220Ω44個，220K、10M各1個，51P瓷片電容2個，輕觸開關4個，8針接插件3個，4針接插件1個，9cm*15cm萬能板兩塊、紅、黑色導線各1卷，黃、藍色導線各2卷、焊錫2卷。

實驗室準備數(shù)字電路實驗箱、數(shù)字萬用表以及實踐所需工具。

五、日程安排

周一：接受任務，收集資料 ；設計電路，畫出電路圖，仿真

周二：制作顯示板并測試

周三：制作時間計數(shù)器和秒脈沖板并測試 周四：總體調試與測試 周五：教師檢查驗收，寫總結報告

六、制作步驟

1、查找資料，設計電路，仿真；

2、制作顯示及驅動板，輸入8421BCD碼驗證；

3、制作計時器，先用實驗箱或信號發(fā)生器輸出秒脈沖計時，輸出用做好的顯示板顯示，或用實驗箱顯示；

4、制作秒脈沖，先用LED測試，可行后接入計時電路測試；

5、連接電路，總體測試。

七、注意事項

數(shù)碼管、電阻、電容、開關等安裝前一定要測試檢查，確定沒有問題再焊接，數(shù)碼管不能用5V電源去測試，用數(shù)字萬用表的二極管檔可測試是否發(fā)光，集成塊和晶振不便測試可不測。

先要畫出電路原理圖和接線圖，安裝時首先考慮好元器件布局，先裝IC插座，接好電源線和地線，但不要通電，然后按圖依次連接，連好后仔細檢查沒有問題再通電，連好一個單元測試一個單元，逐次完成，然后再將各單元連接起來，兩塊板之間用接插件連接。特別注意集成塊不要接反！

八、設計報告內容

設計原理思路：

數(shù)字鐘實際上是一個對標準頻率（1HZ）進行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標準時間一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構成數(shù)字鐘。數(shù)字電子鐘由以下幾部分組成：石英晶體振蕩器和分頻器組成的秒脈沖發(fā)生器；校對電路；六十進制秒、分計數(shù)器、二十進制時計數(shù)器；以及秒、分、時的譯碼顯示部分等。

各部分原理：十進制同步加法計數(shù)器

CD4518是二、十進制（8421編碼）同步加計數(shù)器，內含兩個單元的加計數(shù)器。每單個單元有兩個時鐘輸入端CLK和EN，可用時鐘脈沖的上升沿或下降沿觸發(fā)。若用ENABLE信號下降沿觸發(fā)，觸發(fā)信號由EN端輸入，CLK端置“0”；若用CLOCK信號上升沿觸發(fā)，觸發(fā)信號由CLOCK端輸入，ENABLE端置“1”。RESET端是清零端，RESET端置“1”時，計數(shù)器各端輸出端Q1～Q4均為“0”，只有RESET端置“0”時，CD4518才開始計數(shù)。

CD4518采用并行進位方式，只要輸入一個時鐘脈沖，計數(shù)單元Q1翻轉一次；當Q1為1，Q4為0時，每輸入一個時鐘脈沖，計數(shù)單元Q2翻轉一次；當Q1=Q2=1時，每輸入一個時鐘脈沖Q3翻轉一次；當Q1=Q2=Q3=1或Q1=Q4=1時，每輸入一個時鐘脈沖Q4翻轉一次。這樣從初始狀態(tài)（“0”態(tài)）開始計數(shù)，每輸入10個時鐘脈沖，計數(shù)單元便自動恢復到“0”態(tài)。若將第一個加計數(shù)器的輸出端Q4A作為第二個加計數(shù)器的輸入端ENB的時鐘脈沖信號，便可組成兩位8421編碼計數(shù)器，依次下去可以進行多位串行計數(shù)。譯碼器

CD4543是一個用于驅動共陰極 LED（數(shù)碼管）顯示器的 BCD 碼—七段碼譯碼器，特點：具有BCD轉換、消隱和鎖存控制、七段譯碼及驅動功能的CMOS電路能提供較大的拉電流?？芍苯域寗覮ED顯示器。

時間計數(shù)器電路

（1）秒計數(shù)器

秒的個位計數(shù)單元為10進制計數(shù)器，當QDQCQBQA變成1010時，通過與非門把它的清零端變成0，計數(shù)器的輸出被置零，跳過1011到1111的狀態(tài)，又從0000開始，如此重復。秒的十為計數(shù)單元為6進制，當QDQCQBQA變成0101時，通過與非門把它的清零端變成0，計數(shù)器的輸出被置零，跳過0110到1111的狀態(tài)，又從0000開始，如此就是60進制。同時秒十位上的0101時，要把進位信號傳輸給“分”個位的計數(shù)單元。

（2）分計數(shù)器

分的個位和十位計數(shù)單元的狀態(tài)轉換和秒的是一樣的，只是它要把進位信號傳輸給時的個位計數(shù)單元。

（3）時計數(shù)器

當“時”十位的QDQCQBQA為0000或0001時，“時”的個位計數(shù)單元是十進制計數(shù)器，當他的QDQCQBQA到1010時，通過與非門使得個位74LS90上的清零端為0，則計數(shù)器的輸出直接置零，從0000有開始。當十位的QDQCQBQA為0010時，通過與非門使得該74LS90的清零端為0，“時”的十位有重新從0000開始，此時的個位計數(shù)單元變成4進制，即當個位計數(shù)單元的QDQCQBQA為0100時，就要又從0000開始計數(shù)。這樣就實現(xiàn)了“時”24進制的計數(shù) 電路圖

原理框圖

6位顯示驅動電路

數(shù)字鐘計數(shù)及秒脈沖電路

CD4543

CD4518

CD4081