第一篇：FPGA調(diào)研報告-FPGA在航天領(lǐng)域的應(yīng)用

FPGA技術(shù)調(diào)研：FPGA在航天領(lǐng)域的應(yīng)用

1．引言

現(xiàn) 場 可 編 程 門 陣 列(Field programmable gatearrays，F(xiàn)PGA)是一種可編程使用的信號處理器件，用戶可通過改變配置信息對其功能進行定義，以滿足設(shè)計需求。與傳統(tǒng)數(shù)字電路系統(tǒng)相比，F(xiàn)PGA 具有可編程、高集成度、高速和高可靠性等優(yōu)點，通過配置器件內(nèi)部的邏輯功能和輸入/輸出端口，將原來電路板級的設(shè)計放在芯片中進行，提高了電路性能，降低了印刷電路板設(shè)計的工作量和難度，有效提高了設(shè)計的靈活性和效率。設(shè)計者采用 FPGA 的優(yōu)點：

(1)減少對所需器件品種的需求，有助于降低電路板的體積重量；

(2)增加了電路板完成后再修改設(shè)計的靈活性；

(3)設(shè)計修改靈活，有助于縮短產(chǎn)品交付時間；

(4)器件減少后，焊點減少，從而可提高可靠度。尤其值得一提的是，在電路運行頻率越來越高的情況下，采用 FPGA 實現(xiàn)的復(fù)雜電路功能減小了板級電路上 PCB 布線不當(dāng)帶來的電磁干擾問題，有助于保證電路性能。

FPGA 也 是 現(xiàn) 階 段 航 天 專 用 集 成 電 路（ASIC, Application specific integrated circuit）的最佳實現(xiàn)途徑。使用商用現(xiàn)貨 FPGA 設(shè)計微小衛(wèi)星等航天器的星載電子系統(tǒng)，可以降低成本。利用 FPGA 內(nèi)豐富的邏輯資源，進行片內(nèi)冗余容錯設(shè)計，是滿足星載電子系統(tǒng)可靠性要求的一個好辦法。目前，隨著對衛(wèi)星技術(shù)的不斷發(fā)展、用戶技術(shù)指標(biāo)的不斷提高以及市場競爭的日益激烈，功能度集成和輕小型化已經(jīng)成為星載電子設(shè)備的一個主流趨勢。采用小型化技術(shù)能夠使星載電子設(shè)備體積減小、重量減輕、功耗降低，提高航天器承載有效載荷的能力以及功效比。采用高功能集成的小型化器件，可以減小印制板的尺寸，減少焊盤數(shù)量，還有利于充分利用冗余技術(shù)提高系統(tǒng)的容錯能力。星載數(shù)字電路小型化的關(guān)鍵是器件選用，包括嵌人式高集成度器件的選用，其中，高密度可編程邏輯器件 FPGA 的選用是一個重要的實現(xiàn)方式。

目前，在航天遙感器的設(shè)計中，F(xiàn)PGA 被廣泛地應(yīng)用于主控系統(tǒng) CPU 的功能擴展CCD 圖像傳感器驅(qū)動時序的產(chǎn)生以及高速數(shù)據(jù)采集。本文回顧了 FPGA 的發(fā)展，分析了其主要結(jié)構(gòu)，并對航天應(yīng)用 FPGA 進行了綜述。指出了航天應(yīng)用對FPGA 及其設(shè)計的要求，重點分析了空間輻射效應(yīng)對FPGA 可靠性的影響，并總結(jié)了提高 FPGA 抗輻照的可靠性設(shè)計方法。最后，對航天應(yīng)用 FPGA 的發(fā)展進行了展望。

2.FPGA 航天應(yīng)用

可編程邏輯器件以其設(shè)計方便、設(shè)計便于修改、功能易于擴展，在航天、空間領(lǐng)域中得到了越來越廣泛的應(yīng)用。一種是以 Actel 公司產(chǎn)品為代表的一次編程反熔絲型 FPGA，一種是以 Xilinx 公司產(chǎn)品為代表的基于 SRAM 的可重新配置的 FPGA。

2.1 航天應(yīng)用 FPGA 的分類 FPGA 按其編程性，目前具有航天成功應(yīng)用經(jīng)驗的 FPGA 主要有兩類： 一類是只能編程一次的一次性編程 FPGA。另一類是能多次編程的可重編程 FPGA,如 SRAM 型 FPGA、Flash 型 FPGA，這類 FPGA 一般具有在系統(tǒng)編程(ISP, In system programming)能力。

2.1.1 一次性編程 FPGA 此類產(chǎn)品采用反熔絲開關(guān)元件，具有體積小、版圖面積小、低抗輻射抗干擾、互連線特性阻抗低的特點，不需要外接 PROM 或 EPROM，掉電后電路的配置數(shù)據(jù)不會丟失，上電后即可工作，適用于航天、軍事、工業(yè)等各領(lǐng)域。這類產(chǎn)品中，具有代表性并已取得航天應(yīng)用成功經(jīng)驗的產(chǎn)品是 ACTEL 公司的抗輻射加固反熔絲型 FPGA。與傳統(tǒng) FPGA平面型散布 的 邏 輯 模 塊、連 線、開關(guān)矩陣的布局不同，反熔絲型 FPGA 采用緊湊、網(wǎng)格化密集布局的平面邏輯模塊結(jié)構(gòu)。利用位于上下邏輯模塊層之間、金屬對金屬的可編程反熔絲內(nèi)部連接元件實現(xiàn)器件的連接，減小了通道和布線資源所占用的空間。在編程之前，該連接元件為開路狀態(tài)，編程時，反熔絲結(jié)構(gòu)局部的小區(qū)域內(nèi)具有足夠高的電流密度，瞬間產(chǎn)生較大的熱功耗，融化絕緣層介質(zhì)形成永久性通路。

2.1.2 可重編程 FPGA 此類產(chǎn)品采用 SRAM 或 Flash EPROM 控制的開關(guān)元件，其優(yōu)點是可反復(fù)編程。配置程存放在 FPGA外的存儲器中，系統(tǒng)上電時，配置程加載到 FPGA中完成硬件功能的定制化。其中，SRAM 型 FPGA 還可以在系統(tǒng)運行中改變配置，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)。但是，此類 FPGA 掉電后存儲的用戶配置邏輯會丟失，只能上電后重新由外部存儲器加載。FlashEPROM 型 FPGA 具 有 非 易 失 性 和 可 重 構(gòu) 的 雙 重 優(yōu)點，但不能動態(tài)配置，功耗也比 SRAM 型 FPGA 高。此類 FPGA 由于配置數(shù)據(jù)存儲在 FPGA 內(nèi) 的 SRAM存儲器中，可編程邏輯開關(guān)采用多路選擇器實現(xiàn)，內(nèi)部邏輯功能采用基于 SRAM 結(jié)構(gòu)的查找表實現(xiàn)，這些部位都屬于單粒子翻轉(zhuǎn)效應(yīng)敏感型半導(dǎo)體結(jié)構(gòu)。因此，在航天應(yīng)用中要特別注意。具有代表性的、并取得航天應(yīng)用成功經(jīng)驗的產(chǎn)品是 Xilinx 公司的基于SRAM 型 Virtex 系列的 FPGA 產(chǎn)品。

2.2 FPGA 航天應(yīng)用現(xiàn)狀

FPGA 在國內(nèi)外的航天、空間領(lǐng)域，特別是商用衛(wèi)星得到了廣泛的應(yīng)用。據(jù)統(tǒng)計，在國內(nèi)外深空探測、科學(xué)及商用衛(wèi)星共 60 個項目中都用到了 FPGA，軍用衛(wèi)星項目中也有多個項目用到 FPGA。

2.2.1 Acte FPGA 的航天應(yīng)用

Actel 的耐輻射和抗輻射 FPGA 自從在 1997 年火星探路者（Mars Pathfinder）以及隨后的勇氣號、機遇號任務(wù)中取得成功后，其 FPGA 繼續(xù)用于 NASA、ESA 的火星探測任務(wù)。Actel 的耐輻射和抗輻射器件用于火星探測器的控制計算機，執(zhí)行從地球到火星6 個月飛行的導(dǎo)航功能。在火星探索者漫游器（ExplorerRover）的照相機、無線通信設(shè)備中均采用了 Actel 器件。ESA 的火星快車軌道衛(wèi)星中，固態(tài)記錄器使用了 20 多個 Actel FPGA 器件。Actel 公 司 的 FPGA 器 件 已 用 于 德 國 航 天 領(lǐng) 域(DLR)雙光譜紅外探測(BIRD)衛(wèi)星中。BIRD 是全球首個采用紅外傳感器技術(shù)的衛(wèi)星，以探測和研究地球上的高溫事件，如森林山火、火山活動、油井和煤層燃燒等。超過 20 個高可靠性 FPGA 用干衛(wèi)星有效載荷數(shù)據(jù)處理、存儲器管理、接口和控制、協(xié)處理以及紅外攝影機的傳感器控制等多個關(guān)鍵性功能中。

2.2.2 Xilinx FPGA 的航天應(yīng)用

同 ACTEL 相比，Xilinx 公司用于航天、空間領(lǐng)域的產(chǎn)品研制較晚，但是，其功能強大、性能高、可重新配置的民用塑封產(chǎn)品向宇航級產(chǎn)品的過渡、全面提高抗空間輻射能力，逐漸成為空間電子產(chǎn)品設(shè)計中常用的 FPGA 產(chǎn)品，并將獲得越來越廣泛的應(yīng)用。Xilinx 的 Virtex 耐輻射 FPGA 被用于 2003 年發(fā)射的澳大利亞的軍民混用通信衛(wèi)星 Optus CL，在衛(wèi)星的 UHF 有效載荷中，Xilinx Virtex FPGA(XQVB300）用來實現(xiàn)地球數(shù)據(jù)的信號處理算法，并使用了 Xilinx提供的 IP 核。

Xilinx 的加固 FPGA XQR4062XL 被用于 2002 年發(fā)射的澳大利亞科學(xué)衛(wèi)星 Fedsat（聯(lián)合衛(wèi)星，用于研究磁層）的高性能計算有效載荷。HPC-1 是第一例在星載計算機系統(tǒng)的標(biāo)準(zhǔn)運行中采用 FPGA 實現(xiàn)了可配置計算技術(shù) RCT。目前正在開發(fā)的 RHC-II 將使用Xilinx FPGA 實現(xiàn)星上數(shù)據(jù)處理。

此 外，GRACE(NASA）的 敏 感 器 中 使 用 了XQR4O36XL 產(chǎn)品。

在火星探測漫游器 Discovery 和 Spirit 中都成功應(yīng)用了 Xilinx FPGA 產(chǎn)品。兩片宇航 FPGA VirtexTMFPGA XQVR100O 被用于火星漫游器車輪電機控制、機械臂控制和其他儀表中，4 片耐輻照 4000 系列的FPGA XQR4062XL 用于控制火星著陸器的關(guān)鍵點火設(shè)備，保證著陸器按規(guī)定程序下降及成功著陸。歐洲第一個彗星軌道器和著陸器 ROSETTA 上總共有 45 片 FPGA，都選用 ACTEL RT14I00A，承擔(dān)了控制、數(shù)據(jù)管理、電源管理等重要功能，并且飛行中任何一片 FPGA 都不得斷電。

Xilinx 最新發(fā)布的 Virtex-5QVFPGA 具有非常高的抗輻射性，TID 耐性為 700 kraD 以上，SEU（Sin-gle Event Upset，單粒子翻轉(zhuǎn)）閂鎖（Latch Up）耐性超過 100 MeV·cM2/Mg，主要面向人造衛(wèi)星和宇宙飛船上的遙感處理、圖像處理以及導(dǎo)航儀等用途。因此，基于 FPGA 系統(tǒng)構(gòu)成無需為了輻射措施而增加冗余，可以削減系統(tǒng)開發(fā)所需要的時間和成本。其規(guī)模也達(dá)到了 13 萬個邏輯單元，集成了最高速度為 3.125 Gbit/s的高速收發(fā)器，并強化了 DSP 功能，作為航天領(lǐng)域用 FPGA 中屬業(yè)界最高水準(zhǔn)。

3.輻射效應(yīng)及其影響

航天、空間電子設(shè)備由于其所處的軌道以及使用環(huán)境的不同, 受到的輻射影響也不相同。從總體上來說，對 FPGA 影響比較大的輻射效應(yīng)主要有: 總劑量效應(yīng)(TID: Total ionizing Dose)、單粒子翻轉(zhuǎn)(SEU: Single event upset)、單 粒 子 閂 鎖(SEL: Single event latchup)、單粒子功能中斷(SEFI: Single event func-tional interrupt)、單 粒 子 燒 毀(SEB: Single eventburnout)、單 粒 子 瞬 態(tài) 脈 沖(SET: Single event tran-射效應(yīng)產(chǎn)生的機理不盡相同, 引起 FPGA 的失效形式也不同。總劑量效應(yīng)： 光子或高能離子在集成電路的材料中電離產(chǎn)生電子空穴對，最終形成氧化物陷阱電荷或者在氧化層與半導(dǎo)體材料的界面處形成界面陷阱電荷，使器件的性能降低甚至失效。單粒子翻轉(zhuǎn)： 具有一定能量的重粒子與存儲器件或邏輯電路 PN 結(jié)發(fā)生碰撞, 在重粒子運動軌跡周圍形成的電荷被靈敏電極收集并行成瞬態(tài)電流，如果電流超過一定值就會觸發(fā)邏輯電路, 形成邏輯狀態(tài)的翻轉(zhuǎn)。單粒子翻轉(zhuǎn)敏感區(qū)域是指 FPGA 中易于受到單粒子效應(yīng)影響的區(qū)域，包括 FPGA 的配 置 存 儲 器、DCM、CLB、塊存儲區(qū)域。

單粒子閂鎖： CMOS 器件的 PNPN 結(jié)構(gòu)成了可控硅結(jié)構(gòu)。質(zhì)子或重粒子的入射可以觸發(fā) PNPN 結(jié)導(dǎo)通, 進入大電流再生狀態(tài)，產(chǎn)生單粒子閂鎖。只有降低電源電壓才能退出閂鎖狀態(tài)。單粒子功能中斷： 質(zhì)子或重粒子入射時引起器件的控制邏輯出現(xiàn)故障，進而中斷正常的控制功能。FPGA 中單粒子功能中斷的敏感部分為配置存儲器、上電復(fù)位電路、SelectMAP 接口和 JATAG 接口。

單粒子燒毀： 入射粒子產(chǎn)生的瞬態(tài)電流導(dǎo)致敏感的寄生雙極結(jié)晶體管導(dǎo)通。雙極結(jié)晶體管的再生反饋機制造成收集結(jié)電流不斷增大，直至產(chǎn)生二次擊穿，造成漏極和源極的永久短路，燒毀電路。FPGA發(fā)生單粒子燒毀的概率較小。單粒子瞬態(tài)脈沖： 帶電粒子入射產(chǎn)生的瞬態(tài)電流脈沖影響到下一級邏輯電路的輸入，造成該邏輯電路輸出紊亂。單粒子瞬態(tài)脈沖可能引起 FPGA 內(nèi)部邏輯電路的短時錯誤。單粒子瞬態(tài)脈沖對于＜0.25 μM 工藝的 FPGA 影響較大。

位移損傷： 單粒子位移損傷是單個粒子入射引起晶格原子移位、形成缺陷群、引起的永久性損傷。

上述輻射效應(yīng)對 FPGA 造成的影響有的是永久性的，如總劑量效應(yīng)、單粒子燒毀、位移損傷； 有的是能夠恢復(fù)的，如單粒子翻轉(zhuǎn)、單粒子功能中斷、單粒 子 瞬 態(tài) 脈 沖。以 上 單 粒 子 效 應(yīng) 中 SEL、SEB 和SEGR 均有可能對器件造成永久性損傷。因此，一般星上系統(tǒng)都會采用抗 SEL 的器件。SEU 和 SET 雖然是瞬時影響，但其發(fā)生率遠(yuǎn)高于以上 3 種，反而更應(yīng)引起重視。接下來根據(jù)對上述輻射影響的分析，研究提高 FPGA 抗輻射效應(yīng)的可靠性設(shè)計方法。

隨著 SRAM 型的 FPGA 隨 著 工 藝 水平的 提 高、規(guī)模的增大和器件核電壓的降低，抗總劑量效應(yīng)性能不斷提高，但是更容易受 SEU 和 SET 的影響。針 對 單 粒 子 效 應(yīng) 的 問 題，MAPLD、NSREC、RADECS 會議提交的報告認(rèn)為，Virtex-II 系列產(chǎn)品抗總 劑 量 輻 射 能 力 達(dá) 到 200 krad，抗 SEL 的 能 力 為LET 160 MeV·cm /mg 以下無閂鎖，同時，需要考慮SEU、SET、SEFL 等單粒子效應(yīng)

4.航天應(yīng)用 FPGA 的可靠性設(shè)計

在航天、空間電子設(shè)備中，F(xiàn)PGA 主要用于替換標(biāo)準(zhǔn)邏輯，還用于 SOC 技術(shù)，提供嵌人式微處理器、存儲器、控制器、通信接口等。其中，可靠性是FPGA 設(shè)計的主要需求。

根據(jù)功能及其重要性的不同，空間電子系統(tǒng)設(shè)計分為關(guān)鍵與非關(guān)鍵兩大類，航天器控制為關(guān)鍵類，科學(xué)儀表為非關(guān)鍵類。航天器控制系統(tǒng)對 FPGA 的一般需求： 高可靠、抗輻射加固和故障安全?？茖W(xué)儀器對 FPGA 的設(shè)計要求一般為高性能、耐輻射和失效安全，其可靠性則是由性能需求決定的，對 FPGA 的需求也因系統(tǒng)而異，如測量分辨率、帶寬、高速存儲、容錯能力等。航天用 FPGA 的可靠性設(shè)計主要通過器件自身的硬件設(shè)計以及軟件設(shè)計來實現(xiàn)。4.1 FPGA 的硬件可靠性設(shè)計

FPGA 的硬件可靠性設(shè)計主要是針對空間輻射效應(yīng)的影響，借助制造工藝和設(shè)計技術(shù)較為徹底地解決了單粒子效應(yīng)防護問題。一般從以下幾個方面進行設(shè)計[6]： FPGA 整體設(shè)計加固、內(nèi)部設(shè)計間接檢測輻射效應(yīng)的自檢模塊、引入外部高可靠性的監(jiān)測模塊。

整體加固設(shè)計是指在電子設(shè)備的外面采用一定厚度的材料進行整體輻射屏蔽，減少設(shè)備所受的輻射效應(yīng)，經(jīng)常采用的材料有鋁、鉭和脂類化合物等。這種方法在航天電子元器件中使用較多，也比較成熟。例如，作為美國軍用微電子產(chǎn)品主要供應(yīng)商的Honeywell，加固 ASIC 技術(shù)覆蓋范圍寬。Aeroflex 采用 “設(shè)計加固、商用 IC 工藝線流片” 的方式提供性能先進的加固 ASIC 產(chǎn)品，具備數(shù)?；旌霞庸?ASIC的研制能力。這種采用商業(yè)線流片生產(chǎn)軍用和加固微電子產(chǎn)品的技術(shù)線路，既有利于擺脫工藝加固對器件發(fā)展的約束，又有利于滿足用戶對先進加固器

件的需求，降低成本，縮短供貨時間。Atmel 為用戶提供了高性能、小尺寸、低功耗的各類器件的工藝資源，包括用于航天的耐輻照高速、低 功 耗 數(shù) 模 混 合 CMOS 工 藝 以 及 內(nèi) 嵌 EEPROM 的CMOS 工藝。國內(nèi)從事軍用微電子器件研制的單位很多，包括國有科研單位和非國有 IC 研制公司。但是，能夠完成抗輻照加固 IC 研制的單位并不多。國內(nèi)自行研制的加固 ASIC 產(chǎn)品已經(jīng)在衛(wèi)星中得到了成功應(yīng)用。采用體硅外延層，也可以防止發(fā)生 SEI。例如，Xilinx 的 virtex-II 耐輻射產(chǎn)品是在軍品等級器件的基礎(chǔ)上進一步采用外延襯底設(shè)計，抗總劑量電離效應(yīng)能力按照 MIL-STD-883 Method 1019 進行批次采樣考核。自檢模塊的目的是通過某些模塊的正常運行來預(yù)測整個 FPGA 運行的正常性。自檢模塊由分布在FPGA 重要布線區(qū)域附近的簡單邏輯電路實現(xiàn)，也可以由多模冗余模塊表決結(jié)果或者余數(shù)檢測法以及奇偶校驗法等其他產(chǎn)生的結(jié)果直接提供輸出。4.2 FPGA 的軟件可靠性設(shè)計

航天應(yīng)用 FPGA 的軟件可靠性設(shè)計是指應(yīng)用軟件程序配置來屏蔽輻射效應(yīng)造成的運行失常。其中，冗余設(shè)計方法是被公認(rèn)為比較可靠的對付輻射效應(yīng)的方法。常用的冗余設(shè)計有三模冗余法(TMR，Triplemodule redundancy)和部分三模冗余法(PTMR，Partialtriple module redundancy)。雖然 TMR 能夠提高系統(tǒng)的可靠性，但也會使模塊速度降低、占用資源和功率增加。綜合考慮其他設(shè)計指標(biāo)，可以根據(jù)實際情況對關(guān)鍵部分使用部分三模冗余法。冗余結(jié)構(gòu)盡管可以保證系統(tǒng)可靠性，但卻不能及時發(fā)現(xiàn)并糾正錯誤，或為發(fā)現(xiàn)錯誤而引入了過多的組合邏輯，當(dāng)應(yīng)用于 FPGA 時，增加了容錯電路自身出錯的可能性。除此之外，星載系統(tǒng)無人值守的運行特點使得系統(tǒng)重構(gòu)與故障恢復(fù)也非常困難。

對配置存儲器的回讀校驗和重配置[6](或局部重配置)是一種有效的抵抗輻射效應(yīng)的方法，通過對部分配置的重加載能夠修復(fù) SEU 效應(yīng)造成的影響，其頻率應(yīng)是最壞情況 SEU 效應(yīng)發(fā)生率的 10 倍。在重加載邏輯設(shè)計中，需要對重加載的實現(xiàn)方式、加載內(nèi)容進行仔細(xì)設(shè)計，并不是所有的內(nèi)容都可以重加載，也不是所有的內(nèi)容都需要重新配置。

在系統(tǒng)設(shè)計中，采用高可靠性的反熔絲 FPGA負(fù)責(zé)從非易失大容量存儲器中讀取 Xilinx FPGA 的配置數(shù)據(jù)對其進行配置。在運行期間，對最容易受輻射效應(yīng)影響的配置存儲器按列進行讀操作，然后與標(biāo)準(zhǔn)數(shù)據(jù)進行比對，對出現(xiàn)錯誤的列進行局部重配置。FPGA的可編程IO也容易受到輻射粒子影響產(chǎn)生 SEU 和 SEL。對輸入輸出腳設(shè)計三模冗余設(shè)計方法是一種非常有效方法，但是這種方法將需要占用 3 倍的 I/O 資源。如果 SET 作用在時鐘電路或者其他數(shù)據(jù)、控制線上容易產(chǎn)生短脈沖抖動，有可能會造成電路的誤觸發(fā)或者數(shù)據(jù)鎖存的錯誤，在設(shè)計時可采用同步復(fù)位設(shè)計內(nèi)部復(fù)位電路、控制線使能信號線，邏輯數(shù)據(jù)在鎖存時盡可能配合使能信號。

5.FPGA 航天應(yīng)用發(fā)展趨勢

目前，在深微亞米半導(dǎo)體工藝下，傳統(tǒng)的 FPGA設(shè)計技術(shù)在器件良率、功耗、互聯(lián)線延時、信號完整性、可測性設(shè)計等方面面臨挑戰(zhàn)[9]?；趥鹘y(tǒng)技術(shù)的 FPGA 仍然在向高密度、高性能、低功耗的方向發(fā)展，使得 FPGA 從最開始的通用型半導(dǎo)體器件向平臺化的系統(tǒng)級器件發(fā)展?；诋惒诫娐返?FPGA 設(shè)計、3D 集成技術(shù)、新型半導(dǎo)體結(jié)構(gòu)的應(yīng)用將是 FPGA 技術(shù)發(fā)展的熱點。航天、空間應(yīng)用方面，國外航天對 FPGA 空間應(yīng)用的總結(jié)和預(yù)測分析表明，空間應(yīng)用對 FPGA 選用呈現(xiàn)出以下趨勢：

(1)器件工作電壓從 5 V 變?yōu)?3.3 V、2.5 V 甚至l.8 V；（2）從使用總劑量加固 FPGA 發(fā)展到使用耐總劑量 FPGA 產(chǎn)品；

(3)從 SEU 敏感寄存器 FPGA 的應(yīng)用發(fā)展為使用內(nèi)建寄存器 TMR 結(jié)構(gòu)的 FPGA；(4)從只使用一次編程的反熔絲型 FPGA 發(fā)展為使用基于 SRAM/EEPROM 的可重置型 FPGA。這種選用趨勢帶來的突出問題是： 從寄存器對SEU 敏感變?yōu)?FPGA 對 SEU 敏感； 配置存儲 FPGA的設(shè)計復(fù)雜性已經(jīng)同 ASIC 的復(fù)雜程度相當(dāng)。

6.結(jié)論

本文對航天應(yīng)用中 FPGA 的使用進行了 綜 述。分析了 FPGA 的結(jié)構(gòu)特點，針對航天、空間環(huán)境的輻照條件，分析了航天應(yīng)用 FPGA 的失效模式及可靠性設(shè)計方法。最后，對航天應(yīng)用 FPGA 及其可靠性設(shè)計技術(shù)的發(fā)展進行了展望。

第二篇：FPGA芯片(技術(shù))發(fā)展現(xiàn)狀及應(yīng)用調(diào)研

FPGA芯片(技術(shù))發(fā)展現(xiàn)狀及應(yīng)用調(diào)研

1引言

1.1背景

1.2FPGA簡介

FPGA全稱是現(xiàn)場可編程門陣列(Field Programmable Gate Array),結(jié)構(gòu)是什么？

有哪些分類？

基本的作用？

1.3比較

MS 把 CPU，GPU，F(xiàn)PGA 和 ASIC 放在 Flexibility VS Efficiency的角度進行對比，這個也是我們經(jīng)常使用的方法。再次強調(diào)，靈活性（通用性）一定意味著效率的損失，反之亦然[2]

這幾個相比的優(yōu)缺點又各是什么

1.4國家戰(zhàn)略

中國從2006年到2020年實施的《國家中長期科學(xué)與技術(shù)發(fā)展規(guī)劃綱要》[3]中，明確指出重點領(lǐng)域中的第7條信息產(chǎn)業(yè)與服務(wù)業(yè)，要重點發(fā)展集成電路及關(guān)鍵元器件。集成電路及芯片是計算機的核心部件，隨著中美兩國在科技上的競爭愈加激烈，為遏制我國電子信息產(chǎn)業(yè)向高端、核心領(lǐng)域發(fā)展，如中興華為大疆等高科技公司接連被美國制裁。實現(xiàn)核心技術(shù)和裝備的國產(chǎn)化和自主可控已上升到國家戰(zhàn)略層面。

FPGA國產(chǎn)化是實現(xiàn)集成電路國產(chǎn)化的重要一環(huán)，同時也作為十二五核高基重大專項——千萬門FPGA設(shè)計，2發(fā)展歷史

FPGA是PAL(可編程陣列邏輯)、GAL(通用陣列邏輯)、PLD(可編程邏輯器件)等可編程器件的基礎(chǔ)上發(fā)展起來的。

FPGA與ASIC(專用集成電路)、GPU(中央處理器)的比較

[5]ASIC芯片尺寸小、功能強、功耗低，但其設(shè)計復(fù)雜，并且由批量要求

FPGA價格較低廉，能現(xiàn)場編程，但體積大、能力有限且功耗比ASIC大

2.1起源

可編程電路發(fā)展歷程1、20世紀(jì)70年代 基于與或陣列的PLD(可編程邏輯器件)

特點：結(jié)構(gòu)簡單，只能實現(xiàn)用少量乘積項表示的小規(guī)模電路2、1984年 Altera公司制造出紫外線可擦寫的EPLD

特點：可重復(fù)編程3、1985年 Lattice公司制造出電可擦寫的GAL

特點：設(shè)計靈活、高速、低功耗和改寫迅速方便等4、1985年 Xilinx公司制造出FPGA

特點：結(jié)合PLD可編程性與MPGA(掩膜可編程門陣列)通用連線結(jié)構(gòu)，因而具備可編程性和高邏輯密度。

中國FPGA技術(shù)的追趕歷程列出引用文獻(xiàn)

1、反向研制

2、正向研制

3、完備化的正向研制

據(jù)不完全統(tǒng)計顯示，國內(nèi)目前有以高云半導(dǎo)體、京微齊力、上海安路、紫光同創(chuàng)、AGM和上海復(fù)旦微電子等為代表的數(shù)家國產(chǎn)FPGA企業(yè)

國內(nèi)研究文獻(xiàn)大多從1992年開始出現(xiàn)FPGA技術(shù)的介紹

早先的介紹書籍 朱明程.FPGA 原理及應(yīng)用設(shè)計

復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點實驗室

2004研制10萬門針對數(shù)據(jù)通信的FPGA芯片“FDP100K”

成果轉(zhuǎn)化-復(fù)旦微電子企業(yè)

2.2

(1)(embedded)eFPGA(嵌入式現(xiàn)場可編程門電路)

eFPGA思想由2014年王成誠博士等人提出，作者隨后成立FlexLogix公司并將其商業(yè)化，(2)

2.3 FPGA的結(jié)構(gòu)[5]

采用邏輯單元陣列的新概念，包括可配置邏輯模塊(CLB)、輸入輸出模塊(IOB)和內(nèi)部連線三個部分

2.4 FPGA的設(shè)計流程

利用開發(fā)軟件和編程工具對器件進行開發(fā)的過程,2.5 發(fā)展趨勢[5]

2003年文章指出幾點

1、大容量、低電壓、低功耗FPGA2、系統(tǒng)級高密度FPGA3、FPGA與ASIC相互融合4、動態(tài)可重構(gòu)FPGA

不僅在系統(tǒng)重新配置電路功能，而且在系統(tǒng)動態(tài)重構(gòu)電路邏輯，比如對于時序邏輯系統(tǒng)，動態(tài)可重構(gòu)FPGA的意義在于其時序邏輯的發(fā)生不是通過調(diào)用芯片內(nèi)不同區(qū)域、不同邏輯資源來組合而成，而是通過對FPGA進行局部或全局的芯片邏輯的動態(tài)重構(gòu)而實現(xiàn)的。

3發(fā)展現(xiàn)狀

2014年[6]

三種編程方式的對比

3.1 企業(yè)

兩大兩小

Xilinx、Intel(Altera)、Lattice、Microsemi

Altera(被Intel收購)和Xilinx

深耕eFPGA也有前兩個公司FlexLogic 和 QuickLogic

調(diào)研Xilinx公司產(chǎn)品系列

主流是28nm工藝，屬于芯片產(chǎn)業(yè)中絕大多數(shù)的產(chǎn)品制程，而且國內(nèi)上海微電子近年內(nèi)已經(jīng)突破28nm光刻機的研制，可以滿足大部分的芯片替代生產(chǎn)需求。

Xilinx公司在28nm制程上推出7系列的四大類型芯片，覆蓋低端中端高端市場，分別是Spartan系列（低端）、Artix系列（中低端）、Kintex（中高端）及Vertex系列（高端）產(chǎn)品。

在20nm工藝上推出UltraScale系列

3.2 行業(yè)分析

2021年在倪光南院士的電子信息產(chǎn)業(yè)發(fā)展建議中[4]，整理了最新國產(chǎn)核心電子器件的研制進展

4前景

4.1 應(yīng)用前景

4.2 前沿進展

5總結(jié)

5.1優(yōu)缺點分析

5.2啟示

5.3可行的工作

由于FPGA與中央處理器的接口存在高延遲，高性能計算受限[1]

參考文獻(xiàn)

[1]馮園園,張倩.嵌入式FPGA技術(shù)發(fā)展現(xiàn)狀及啟示[J].集成電路應(yīng)用,2018, 35(08):1-4.[2]唐杉.可編輯門陣列FPGA在智慧云中的應(yīng)用案例分析[J].集成電路應(yīng)用.2018(01).[3]中華人民共和國國務(wù)院.國家中長期科學(xué)和技術(shù)發(fā)展規(guī)劃綱要（2006—2020年）［EB/OL］.（2006-02-09）［2021-04-01］.http://

[4]倪光南,朱新忠.自主可控關(guān)鍵軟硬件在我國宇航領(lǐng)域的應(yīng)用與發(fā)展建議[J].上海航天(中英文).2021, 38(03):30-34.[5]陸重陽,盧東華.FPGA 技術(shù)及其發(fā)展趨勢[J].微電子技術(shù),2003,31(01):5-7.[6]Yang Haigang, Zhang Jia, Zhang Jia,etc.REVIEW OF ADVANCED FPGA ARCHITECTURES AND TECHNOLOGIES[J].JOURNAL OF ELECTRONICS(CHINA).2014,31(5).

第三篇：FPGA搶答器設(shè)計報告

Vb開辦上海電力學(xué)院

課程設(shè)計報告

信息工程系

搶答器設(shè)計報告

一、設(shè)計目的：

本課程的授課對象是電子科學(xué)與技術(shù)專業(yè)本科生，是電子類專業(yè)的一門重要的實踐課程，是理論與實踐相結(jié)合的重要環(huán)節(jié)。

本課程有助于培養(yǎng)學(xué)生的數(shù)字電路設(shè)計方法、掌握模塊劃分、工程設(shè)計思想與電路調(diào)試能力，為以后從事各種電路設(shè)計、制作與調(diào)試工作打下堅實的基礎(chǔ)

二、實驗器材和工具軟件：

PC機一臺、QuartusII軟件、DE2板。

三、設(shè)計內(nèi)容：

(1)搶答器可容納四組12位選手，每組設(shè)置三個搶答按鈕供選手使

用。

(2)電路具有第一搶答信號的鑒別和鎖存功能。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，蜂鳴器提示搶答開始，時顯示器顯示初始時間并開始倒計時，若參賽選手按搶答按鈕，則該組指示燈亮并用組別顯示器顯示選手的組別，同時蜂鳴器發(fā)出“嘀嘟”的雙音頻聲。此時，電路具備自鎖功能，使其它搶答按鈕不起作用。

(3)如果無人搶答，計時器倒計時到零，蜂鳴器有搶答失敗提示，主持人可以按復(fù)位鍵，開始新一輪的搶答。

(4)設(shè)置犯規(guī)功能。選手在主持人按開始鍵之前搶答，則認(rèn)為犯規(guī)，犯規(guī)指示燈亮和顯示出犯規(guī)組號，且蜂鳴器報警，主持人可以終止搶答執(zhí)行相應(yīng)懲罰。

(5)搶答器設(shè)置搶答時間選擇功能。為適應(yīng)多種搶答需要，系統(tǒng)設(shè)有10秒、15秒、20秒和3O秒四種搶答時間選擇功能。

四、設(shè)計具體步驟：

首先把系統(tǒng)劃分為組別判斷電路模塊groupslct，犯規(guī)判別與搶答信號判別電路模塊fgqd，分頻電路模塊fpq1，倒計時控制電路模塊djs，顯示時間譯碼電路模塊num_7seg模塊，組別顯示模塊showgroup模塊這六個模塊，各模塊設(shè)計完成后，用電路原理圖方法將各模塊連接構(gòu)成系統(tǒng)。

各模塊功能及代碼：

1、組別判別模塊

（1）功能：可容納四組12位選手，每組設(shè)置三個搶答按鈕供選手使用。若參賽選手按搶答按鈕，則輸出選手的組別。此時，電路具

signal rst : std_logic;begin

h<=“0000” when(a=“000” and b=“000” and c=“000” and d=“000”)else

“0001” when(a/=“000” and b=“000” and c=“000” and d=“000”)else

“0010” when(a=“000” and b/=“000” and c=“000” and d=“000”)else

“0100” when(a=“000” and b=“000” and c/=“000” and d=“000”)else

“1000” when(a=“000” and b=“000” and c=“000” and d/=“000”)else

“0000”;process

begin

wait on clock until rising_edge(clock);

if clr='1' then

rst<='1';

g<=“0000”;

end if;

if h/=“0000” then

if rst='1' then

g<=h;

rst<='0';

end if;

end if;

end process;

end behave_groupslct;

2、犯規(guī)判別與搶答信號判別模塊

（1）功能：若參賽選手在主持人按開始鍵之后按搶答按鈕，則使該組指示燈亮并輸出選手的組別，同時蜂鳴器發(fā)出響聲。

選手在主持人按開始鍵之前搶答，則認(rèn)為犯規(guī)，犯規(guī)指示燈亮并輸出犯規(guī)組號，且蜂鳴器報警。

（2）原理：c[3..0]接組別判別模塊的g[3..0]，即此時c為按鍵組別的信息。go接主持人的“開始”按鍵。由于無論是在正常情況還是犯規(guī)情況下按下按鍵，都必須顯示按鍵的組別且蜂鳴器響，所以將c的值給hex以輸出按鍵組別，且在有按鍵按下（c/=“0000”）時輸出fm為‘1’，否則為‘0’。若在開始之前有按鍵按下時，即go='0'且c/=“0000”，輸出ledfg為‘1’，否則為‘0’。若在開始之后有按鍵按下，將c的值給led，使該組指示燈亮，開始之前l(fā)ed輸出“0000”。

（3）程序代碼：

library ieee;

use ieee.std_logic_1164.all;

entity fgqd is port（c:in std_logic_vector(3 downto 0);

go:in std_logic;

hex:out std_logic_vector(3 downto 0);

led:out std_logic_vector(3 downto 0);

ledfg,fm:out std_logic);

end fgqd;

architecture behave_fgqd of fgqd is begin);end djs;

architecture behave_djs of djs is begin

process(clock,aclr,s)

begin

if(aclr='1')then

if(s=“00”)then

q<=“01010”;

elsif(s=“01”)then

q<=“01111”;

elsif(s=“10”)then

q<=“10100”;

else

q<=“11110”;

end if;

else

if rising_edge(clock)then

if en='1' then

q<=q-1;

if(q=“00000” and grpsl=“0000”)then

time0<='1';

else

time0<='0';

end if;

end if;

end if;

end if;

end process;end behave_djs;

4、分頻器模塊

（1）功能：實現(xiàn)50MHz—1Hz的分頻，為倒計時模塊提供時鐘。

（2）程序代碼

library ieee;

use ieee.std_logic_1164.all;

entity fpq1 is port（clkin :in std_logic;

clkout:out std_logic);end fpq1;

architecture behave_fpq1 of fpq1 is constant N: Integer:=24999999;signal Counter:Integer RANGE 0 TO N;signal Clk: Std_Logic;begin

process(clkin)

begin

if rising_edge(clkin)then--每計到N個（0~n-1）上升沿，輸出信號翻轉(zhuǎn)一次

if Counter=N then

Counter<=0;

Clk<=NOT Clk;

else

Counter<= Counter+1;

end if;

end if;

end process;clkout<= Clk;end behave_fpq1;

5、時間顯示譯碼器

（1）功能：將時間信息在7段數(shù)碼管上顯示。

（2）程序代碼

library ieee;

use ieee.std_logic_1164.all;

entity num_7seg is port（c:in std_logic_vector(4 downto 0);

hex:out std_logic_vector(13 downto 0));

end num_7seg;

architecture behave_num_7seg of num_7seg is begin

with c(4 downto 0)select

hex<= “10000001000000” when “00000” ,--“0”

“10000001111001” when “00001” ,--“1”

“10000000100100” when “00010” ,--“2”

“10000000110000” when “00011” ,--“3”

“10000000011001” when “00100” ,--“4”

“10000000010010” when “00101” ,--“5”

“10000000000010” when “00110” ,--“6”

“10000001111000” when “00111” ,--“7”

“10000000000000” when “01000” ,--“8”

“10000000010000” when “01001” ,--“9”

“11110011000000” when “01010” ,--“10”

“11110011111001” when “01011” ,--“11”

“11110010100100” when “01100” ,--“12”

“11110010110000” when “01101” ,--“13”

“11110010011001” when “01110” ,--“14”

“11110010010010” when “01111” ,--“15”

“11110010000010” when “10000” ,--“16”

“11110011111000” when “10001” ,--“17”

“11110010000000” when “10010” ,--“18”

“11110010010000” when “10011” ,--“19”

“01001001000000” when “10100” ,--“20”

“01001001111001” when “10101” ,--“21”

“01001000100100” when “10110” ,--“22”

“01001000110000” when “10111” ,--“23”

“01001000011001” when “11000” ,--“24”

“01001000010010” when “11001” ,--“25”

“01001000000010” when “11010” ,--“26”

“01001001111000” when “11011” ,--“27”

來。然后就是將選出的組別鎖存。將按下按鍵的組別賦給一內(nèi)部信號“h”（沒有按鍵按下時h=“0000”），當(dāng)復(fù)位鍵按下時（clr=‘1’）輸出g=“0000”并且將另一內(nèi)部信號rst置1。當(dāng)復(fù)位后（rst=‘1’）有按鍵按下時將h的值給輸出信號g，并且將標(biāo)志信號rst清零。這樣就實現(xiàn)最快按鍵組別鎖存功能。

六、心得體會

通過此次設(shè)計，我掌握了數(shù)字電路的設(shè)計方法，尤其是模塊劃分、工程設(shè)計思想與電路調(diào)試能力，都有了一定的提高。為以后從事各種電路設(shè)計、制作與調(diào)試工作打下堅實的基礎(chǔ)。

第四篇：plc和fpga實習(xí)報告

【Ⅰ】FPGA

一、實習(xí)目的：

1、了解FPGA基本內(nèi)容。

2、熟悉Quatus II編程環(huán)境。

3、熟悉Verilog編程語言。

二、實驗設(shè)備：

硬件：計算機一臺。軟件：相關(guān)的Quatus II編程環(huán)境。

三、實驗內(nèi)容：

電子秒表的設(shè)計

四、設(shè)計思路及程序：

設(shè)計思路：

假設(shè)系統(tǒng)時鐘為50MHz，PLD器件為EP1S10F780C6。

設(shè)計思路：采用自頂向下的設(shè)計方法：需要兩個分頻器，將50MHz分頻為10KHz，將10KHz分頻為100Hz； 需要一個BCD碼計數(shù)器，可分別對秒和百分秒位循環(huán)計數(shù)；需要一個譯碼器，將BCD計數(shù)器的輸出譯碼為7段顯示器的7段輸入。分頻器模塊：

module clkdiv100(clr,clkin,clkout,count);input clr,clkin；// 輸入端口聲明，清零端和時鐘輸入 output clkout,count;// 輸出端口聲明，時鐘輸出和計數(shù)端 reg[6:0] count;//定義數(shù)據(jù)為七位，從第0位到第7位 reg clkout;always @(posedge clkin or negedge clr)//條件為：上升沿輸入或下降沿清零 begin if(!clr)count<=0;// 異步清零！低有效，將0賦值給count else if(count[6:0]==99)begin clkout<=1;// 如果count端為99時，將1賦值給clkout count[6:0]<=0;//同時將0賦值給count end else begin clkout<=0;// clkout在其他時候都為“0” count[6:0]<=count[6:0]+1;//自加 end end endmodule BCD計數(shù)器模塊：

module bcdcnt(dsec,sec,secd,secm,cn,clkin,clr);input clkin,clr;//Tclkin = 0.01s output[3:0] dsec,sec,secd,secm;//定義輸出為四位，分別為秒高位，秒低位，百分秒高位，百分秒低位

output cn;//秒高位向分鐘的進位，高有效 reg[3:0] dsec,sec,secd,secm;reg cn;always @(posedge clkin or negedge clr)//時鐘輸入上升沿有效或清零下降沿有效。begin if(!clr)//（1）異步清零！begin cn<=0;//進位信號也必須清零！dsec[3:0]<=0;sec[3:0]<=0;secd[3:0]<=0;secm[3:0]<=0;end //將輸出清零

else //（2）計數(shù)，采用4個if語句的嵌套 begin if(secm[3:0]==9)//百分秒低位是否為9？ begin secm[3:0]<=0;if(secd[3:0]==9)//百分秒高位是否為9？ begin secd[3:0]<=0;if(sec[3:0]==9)//秒低位是否為9？ begin sec[3:0]<=0;if(dsec[3:0]==5)//秒高位是否為5？ dsec[3:0]<=0;else dsec[3:0]<=dsec[3:0]+1;//自加功能 end else sec[3:0]<=sec[3:0]+1;//自加 end else secd[3:0]<=secd[3:0]+1;//自加 end else secm[3:0]<=secm[3:0]+1;//自加

if((dsec[3:0]==5)&&(sec[3:0]==9)&&(secd[3:0]==9)&&(secm[3:0]==9))//如果顯示的是59.99秒 cn<=1;//產(chǎn)生分鐘進位 else cn<=0;end end endmodule 7段數(shù)碼管顯示（共陽極）: module p7seg(out,data);input [3:0]data;//7段顯示器輸入為四位 output [6:0] out;//7段顯示器字段輸出為7位 out[6:0]//相當(dāng)于a,b,c,d,e,f,g reg [6:0] out;always @(data)//7位輸出 case(data)4'd0: out <= 7'b0000001;//輸出0 4'd1: out <= 7'b1001111;//輸出1 4'd2: out <= 7'b0010010;//輸出2 4'd3: out <= 7'b0000110;//輸出3 4'd4: out <= 7'b1001100;//輸出4 4'd5: out <= 7'b0100100;// 輸出5 4'd6: out <= 7'b0100000;//輸出6 4'd7: out <= 7'b0001111;//輸出7 4'd8: out <= 7'b0000000;//輸出8 4'd9: out <= 7'b0000100;//輸出9 default:out <= 7'b1111111;//當(dāng)data為4'hA~4'hF時，七段顯示器不亮 endcase endmodule 【Ⅱ】PLC

一、實驗?zāi)康模?/p>

1、了解PLC基本內(nèi)容和試驗臺的應(yīng)用。

2、熟悉FXGP_WIN_C編程軟件的使用。

3、掌握定時器和計數(shù)器的應(yīng)用。

二、實驗設(shè)備：

硬件：PLC試驗臺一臺，計算機一臺。軟件：FXGP_WIN_C開發(fā)環(huán)境。

三、實驗內(nèi)容：

1、PLC實驗臺的認(rèn)識，并且了解一些再實驗臺上才會看到和了解到的知識，特別是急停按鈕的認(rèn)識。PLC的輸出有三種類型，繼電器型、晶體管型、晶閘管型，并且無故障工作時間平均三十萬，電波最多可用三年。

2、應(yīng)用FXGP_WIN_C開發(fā)環(huán)境在PLC實驗臺完成實驗，要經(jīng)過編程-轉(zhuǎn)換-PLC-傳送-生成機器碼。

3、按下x0鍵，y0輸出，斷開x0鍵，y0停止，按下x1，y0輸出并保持，按下x2，y0停止。

4、X0控制y0，x1控制y1，停止是x2，要求y0，y1任何時候只有一路輸出。

5、按下啟動按鈕，三個燈依次間隔3秒啟動，逆序間隔3秒自動停止，循環(huán)三次，循環(huán)中間間隔1秒（不需要按啟動按鈕）自動停止（計數(shù)器和定時器為主）。

四、實驗程序及結(jié)果分析

3、實驗程序：

實驗結(jié)果分析：

按鍵x0控制y0輸出，按鍵x1控制y0輸出并保持，按鍵x2控制y0，按下x2時y0輸出停止。

4、實驗程序:

實驗結(jié)果分析：

這個程序是建立在輸入的基礎(chǔ)上完成的。當(dāng)按下x0時，y0有輸出，y1沒有輸出，按下x1時，y1有輸出，y0沒有輸出，也就是y0與y1不能同時輸出，只有一路輸出。

5、實驗程序：

實驗結(jié)果分析：x0控制y0輸出，利用中間變量M0加入定時器，使結(jié)果按不同時間輸出，從而達(dá)到間隔3秒閃亮，最后再加入計數(shù)器使循環(huán)次數(shù)為3.五、實習(xí)心得

這次實習(xí)共分為兩個重要的環(huán)節(jié)，F(xiàn)PGA的學(xué)習(xí)和PLC的實踐環(huán)節(jié)。通過本次實習(xí)，我系統(tǒng)的學(xué)習(xí)了fpga的基本內(nèi)容，并對這部分內(nèi)容有了一定的了解，而且通過實例熟悉了Quatus II編程環(huán)境。校外實習(xí)，讓我們初次接受到了在PLC實驗臺上的作業(yè)，從最開始的不懂到最后可以寫出一些簡單的程序，做到理論與實際相結(jié)合。在這一個月的實習(xí)中，我看到了自己的不足和不成熟地方，在今后的學(xué)習(xí)和工作中，會有更好的表現(xiàn)。

第五篇：FPGA學(xué)習(xí)心得大報告

《FPGA技術(shù)基礎(chǔ)》學(xué)習(xí)報告--課程內(nèi)容學(xué)習(xí)心得

姓名：

學(xué)號：年級專業(yè)：

指導(dǎo)教師：

瞿麟201010401128自動化101薛小軍

摘要從開始學(xué)FPGA到現(xiàn)在粗略算來的話，已經(jīng)有3個多月了，就目前而言，我并不確定自己算不算高手們所說的入門了，F(xiàn)PGA學(xué)習(xí)總結(jié)。但是不管現(xiàn)在的水平如何，現(xiàn)在就總結(jié)一下自己學(xué)習(xí)它的感受或一些認(rèn)識吧。

關(guān)鍵詞

FPGADE2板 QuartusII軟件Verilog語言

引言

FPGA是什么？FPGA現(xiàn)狀？怎樣學(xué)習(xí)FPGA？

FPGA是現(xiàn)場可編程門陣列的簡稱，F(xiàn)PGA的應(yīng)用領(lǐng)域最初為通信領(lǐng)域，但目前，隨著信息產(chǎn)業(yè)和微電子技術(shù)的發(fā)展，可編程邏輯嵌入式系統(tǒng)設(shè)計技術(shù)已經(jīng)成為信息產(chǎn)業(yè)最熱門的技術(shù)之一，應(yīng)用范圍遍及航空航天、醫(yī)療、通訊、網(wǎng)絡(luò)通訊、安防、廣播、汽車電子、工業(yè)、消費類市場、測量測試等多個熱門領(lǐng)域。并隨著工藝的進步和技術(shù)的發(fā)展，向更多、更廣泛的應(yīng)用領(lǐng)域擴展。越來越多的設(shè)計也開始以ASIC轉(zhuǎn)向FPGA，F(xiàn)PGA正以各種電子產(chǎn)品的形式進入了我們?nèi)粘Ｉ畹母鱾€角落。

正文

（1）掌握FPGA的編程語言

在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語言開始，如同學(xué)習(xí)單片機一樣，我們從C語言開始入門，當(dāng)掌握了C語言之后，開發(fā)單片機應(yīng)用程序也就不是什么難事了。學(xué)習(xí)FPGA也是如此，F(xiàn)PGA的編程語言有兩種：VHDL和Verilog，這兩種語言都適合用于FPGA的編程。

（2）FPGA實驗尤為重要

除了學(xué)習(xí)編程語言以外，更重要的是實踐，將自己設(shè)計的程序能夠在真正的FPGA里運行起來，這時我們需要選一塊板子進行實驗，我們選擇使用DE2板才進行試驗。

初識DE2開發(fā)板

DE2的資源

DE2的資源非常豐富，包括

1.核心的FPGA芯片-Cyclone II 2C35 F672C6，從名稱可以看出，它包含有35千個LE，在Altera的芯片系列中，不算最多，但也絕對夠用。Altera下載控制芯片-EPCS16以及USB-Blaste對Jtag的支持。

2.存儲用的芯片有： 512-KB SRAM，8-Mbyte SDRAM，4-Mbyte Flash memory

3.經(jīng)典IO配置：擁有4個按鈕，18個撥動開關(guān)，18個紅色發(fā)光二極管，9個綠色發(fā)光二極管，8個七段數(shù)碼管，16*2字符液晶顯示屏，4.超強多媒體：24位CD音質(zhì)音頻芯片WM8731(Mic輸入+LineIn+ 標(biāo)準(zhǔn)音頻輸出)，視頻解碼芯片(支持NTSC/PAL制式)，帶有高速DAC視屏輸出VGA模塊。

5.更多標(biāo)準(zhǔn)接口：通用串行總線USB控制模塊以及A、B型接口，SD Card接口，IrDA紅外模塊，10/100M自適應(yīng)以太網(wǎng)絡(luò)適配器，RS-232標(biāo)準(zhǔn)串口，PS/2鍵盤接口

6.其他：50M，27M晶振各一個，支持外部時鐘，80針帶保護電路的外接IO

7.此外還有：配套的光盤資料，QutuarsII軟件，NiosII 6.0IDE，例程與說明文檔。

關(guān)于管腳分配

當(dāng)我們創(chuàng)建一個FPGA用戶系統(tǒng)的時候，到最后要做的工作就是下載，在下載之前必須根據(jù)芯片的型號分配管腳，這樣才能將程序中特定功能的管腳與實際中的FPGA片外硬件電路一一對應(yīng)。

FPGA簡單的說，就是現(xiàn)場可編程邏輯陣列。它的內(nèi)部是邏輯單元，它們之間可以用線連接，至于以怎樣的形式相連，則可以根據(jù)應(yīng)用者寫入的邏輯決定。每次布線都會重新組合邏輯單元，從而可以任意的編寫不同的邏輯。當(dāng)然，前提是定義的邏輯塊不超出它可讀寫的最大值。

總結(jié)在學(xué)習(xí)FPGA時，遇到的問題有許多，譬如，寫代碼時的警告，特別是一些不能忽視的警告，每次遇到時，總是還要檢查一會兒才能改過來，或者有的警告已經(jīng)出現(xiàn)了幾次，但是就是解決不掉。每次在學(xué)一個模塊時，只要是看懂了，它的一些重點就沒有及時的記錄在本子上，只有個別的想起來時，才會做筆記。每做完一個模塊，沒有及時記錄下自己從這個模塊中學(xué)到了什么。上面的不足，都是在寫模塊的過程中，自己逐漸暴露出來的。我很慶幸自己的一些問題能及時的被發(fā)現(xiàn)，避免類似的事情再次發(fā)生。像遇到警告時，都要記錄下來，通過改正后，要注釋，寫下警告的原因，定期看一下。每次寫模塊的時候，都要記下重點知識，即使是自己懂得的，好記性都是比不過爛筆頭的。

關(guān)于以上的總結(jié)，我相信在以后的學(xué)習(xí)中一定會對自己有莫大的幫助，它會時刻警醒自己，在以前的學(xué)習(xí)中，自己有哪些不足，以后千萬不能再去犯同樣的錯誤，不斷地糾正，不斷地進步，相信自己一定會學(xué)好FPGA的。