第一篇：計算機組成原理課程設計報告控制器綜合設計實驗（xiexiebang推薦）

計算機組成原理 課程設計報告

題目：控制器綜合設計實驗

學院： 姓名： 學號： 同組人： 完成日期：

一、需求分析

1、程序設計目的

（1）在掌握部件單元電路實驗的基礎(chǔ)上，進一步將其組成系統(tǒng)構(gòu)造一臺基本模型計算機。

（2使用簡單模型機和復雜模型機的部分機器指令，并編寫相應的微程序，具體上機調(diào)試掌握整機概念。

（3）掌握微程序控制器的組成原理。

（4）掌握微程序的編寫、寫入，觀察微程序的運行。

（5）通過課程設計，使學生將掌握的計算機組成基本理論應用于實踐中，在實際操作中加深對計算機各部件的組成和工作原理的理解，掌握微程序計算機中指令和微指令的編碼方法，深入理解機器指令在計算機中的運行過程。

2、程序設計內(nèi)容

（1）分析所設計系統(tǒng)中各功能模塊的工作原理；

選用合適的器件（芯片）； 提出系統(tǒng)的設計方案；

（2）根據(jù)系統(tǒng)流程圖，編寫程序與微程序并調(diào)試通過

記錄運行情況

對所設計電路進行調(diào)試。

將ADD指令做適當?shù)男薷牟僮鞑⒄{(diào)試通過

對原理圖進行相應的修改，實現(xiàn)帶移位的運算的模型機。

二、結(jié)構(gòu)設計

[1] 運算器單元（ALU UINT）

運算器單元由以下部分構(gòu)成：兩片74LS181構(gòu)成了并－串型8位ALU；兩個8位寄存器DR1和DR2為暫存工作寄存器，保存參數(shù)或中間運算結(jié)果。ALU的S0～S3為運算控制端，Cn為最低進位輸入，M為狀態(tài)控制端。ALU的輸出通過三態(tài)門74LS245連到數(shù)據(jù)總線上，由ALU-B控制該三態(tài)門。[2] 寄存器堆單元（REG UNIT）

該部分由3片8位寄存器R0、R1、R2組成，它們用來保存操作數(shù)用中間運算結(jié)構(gòu)等。三個寄存器的輸入輸出均以連入數(shù)據(jù)總線，由LDRi和RS-B根據(jù)機器指令進行選通。

[3] 指令寄存器單元（INS UNIT）

指令寄存器單元中指令寄存器（IR）構(gòu)成模型機時用它作為指令譯碼電路的輸入，實現(xiàn)程序的跳轉(zhuǎn)，由LDIR控制其選通。[4] 時序電路單元（STATE UNIT）

用于輸出連續(xù)或單個方波信號，來控制機器的運行。[5] 微控器電路單元（MICRO－CONTROLLER UNIT）

微控器主要用來完成接受機器指令譯碼器送來的代碼，使控制轉(zhuǎn)向相應機器指令對應的首條微代碼程序，對該條機器指令的功能進行解釋或執(zhí)行的工作。由輸入的W/R信號控制微代碼的輸出鎖存。由程序計數(shù)器（PC）和地址寄存器（AR）實現(xiàn)程序的取指功能。[6] 邏輯譯碼單元（LOG UNIT）

用來根據(jù)機器指令及相應微代碼進行譯碼使微程序轉(zhuǎn)入相應的微地址入口，從而實現(xiàn)微程序的順序、分支、循環(huán)運行，及工作寄存器R0、R1、R2的選通譯碼。

[7] 主存儲器單元（MAIN MEM）

用于存儲實驗中的機器指令。

[8] 輸入輸出單元（INPUT/OUTPUT DEVICE）

輸入單元使用八個撥動開關(guān)作為輸入設備，SW-B控制選通信號。輸出單元將輸入數(shù)據(jù)置入鎖存器后由兩個數(shù)碼管顯示其值。

*該CPU數(shù)據(jù)結(jié)構(gòu)通路框圖如下：

微指令譯碼電路如下：

圖中MS24—MS16對應于微指令的第24—16位，S3S2S1S0MCn為運算器的方式控制，詳見實驗一和實驗二；WE為外部器件的讀寫信號，‘1’表示寫，‘0’表示讀；1A、1B用于選通外部器件，通常接至底板IO控制電路的1A1B端，四個輸出Y0Y1Y2Y3接外部器件的片選端。

圖5—3中MS15—MS13對應于微指令中的F1，經(jīng)鎖存譯碼后產(chǎn)生6個輸出信號：LRi、LDR1、LDR2、LDIR、LOAD、LAR。其中LDR1、LDR2為運算器的兩個鎖存控制（見實驗一）；LDIR為指令寄存器的鎖存控制（見系統(tǒng)介紹中指令寄存器電路）；LRi為寄存器堆的寫控制，它與指令寄存器的第0位和第1位共同決定對哪個寄存器進行寫操作（見系統(tǒng)介紹中寄存器堆電路和圖5-4）；LOAD為程序計數(shù)器的置數(shù)控制，LAR為地址寄存器的鎖存控制（見系統(tǒng)介紹中程序計數(shù)器和地址寄存器電路）。以上6個輸出信號均為‘1’有效。

圖5—3中MS12—MS10對應于微指令中的F2，經(jīng)鎖存譯碼后產(chǎn)生6個輸出信號：RAG、RBG、RCG、299-G、ALU-G、PC-G。其中RAG、RBG、RCG分別為寄存器Ax、Bx、Cx的輸出控制（見系統(tǒng)介紹中寄存器堆電路）；299-G為移位寄存器的輸出控制（見實驗二）；ALU-G為運算器的輸出控制（見實驗一）；PC-G為程序計數(shù)器的輸出控制（見系統(tǒng)介紹中程序計數(shù)器和地址寄存器電路）。以上信號均為‘0’有效。

圖5—3中MS9—MS9對應于微指令中的F3，經(jīng)鎖存譯碼后產(chǎn)生6個輸出信號：P1、P2、P3、P4、AR、LPC。其中P1、P2、P3、P4位測試字，其功能是對機器指令進行譯碼，使微程序轉(zhuǎn)入相應的微地址入口，從而實現(xiàn)微程序的順序、分支和循環(huán)運行（見實驗4的圖4-1（b）和圖5-4）；AR為運算器的進位輸出控制（見實驗一）；LPC為程序計數(shù)器的時鐘控制（見系統(tǒng)介紹中程序計數(shù)器電路）。以上信號均為‘1’有效。

三、系統(tǒng)工作原理描述

1.數(shù)據(jù)通路

2.指令系統(tǒng)的設計及格式

實驗設備的數(shù)據(jù)通路與圖2-5-1 相同,微指令格式見表2-5-2 微指令格式，可根據(jù)自己的需要設計指令系統(tǒng)。

系統(tǒng)可以支持三種指令格式。機器指令格式

一、格式二與實驗5 相同，這里介紹格式三：二字節(jié)指令,第一字節(jié)為操作碼,第二字節(jié)D 為操作數(shù)

其中，OP-CODE 為操作碼，Rs 為源寄存器，Rd 為目的寄存器，在無操作數(shù) 時,第0～3 位無意義。并規(guī)定：

按照實驗3 中所介紹過的機器指令格式

一、格式二本實驗設備最多可以

設計16 條指令，如果考慮各種尋址方式，系統(tǒng)功能就太低了。為了增加系統(tǒng) 功能，本實驗臺還提供了第二操作碼進行二次譯碼，這樣源寄存器和目的寄 存器都有指令的1，0 位決定（此時使用源寄存器總線數(shù)據(jù)應選擇Rd,即

CBA=101）。這樣給大家的微程序編程提供了更多的想象空間。為了易于編程 我們推薦下列格式：

其中，OP-CODE 為操作碼，Rd（Rs）為目的（源）寄存器。M 為尋址 模式(第4 位和第7 位為這類指令的特征字)，具體尋址方式可自行定義，建 議定義如下：

IN：單字節(jié)（8 位）指令。其含義是將數(shù)據(jù)開關(guān)上的8 位數(shù)據(jù)輸入到目的寄存器 R0 中；

MOV：雙字節(jié)傳送指令。其含義是將源地址指出的內(nèi)容傳送到目的地址指出 的單元（或寄存器）中，其中①MOV R1，#XXH：地址單元01 和02 中的指令含 義是將指令的第二字節(jié)作為操作數(shù)傳送到目的寄存器R1 中。②MOV addr，R1： 地址單元04 和05 中的指令含是將源寄存器R1 的內(nèi)容傳送到指令的第二字節(jié)所指 出的目的地址單元中；

ADD：單字節(jié)指令。其含義是將目的寄存器R1 的內(nèi)容與源寄存器R0 的內(nèi)容 相加，結(jié)果存入目的寄存器R1；

OUT：雙字節(jié)指令。其含義是將內(nèi)存中以第二字為地址的單元內(nèi)容通過數(shù)據(jù) 總線送至LED 顯示；

JMP：雙字節(jié)指令。其含義為執(zhí)行這條指令時，將指令第二字節(jié)的內(nèi)容裝入 程序計數(shù)器（PC）。3.微程序及微程序流程

微程序控制器首先在給出的微地址為00H 中讀出

微指令，然后給出下一條微指令地址01H。微指令地址01H、02H 這兩條微指令 均為公用微指令，機器指令的取指就是從這里開始的。微地址為01H 的微指令執(zhí) 行的是PC→AR（要執(zhí)行指令的地址送到地址寄存器AR）及PC+1（PC 指向下一 條機器指令或機器指令的下一字節(jié)）微指令，同時給出下一條微指令地址02H。微地址02H 中微指令執(zhí)行的是（AR）→IR（把AR 所指RAM 中的指令送到IR 寄 存器），同時給出判別信號P(1)及微指令基地址(10H)。下一條微地址將根據(jù)P（1）的測試結(jié)果得出，即：下一條微地址=基地址(10H)∨指令寄存器（IR）中的高4 位。在產(chǎn)生下一條微指令地址時,由于指令中IR7、IR6、IR5、IR4 不同，所產(chǎn)生的 下一條微指令地址也不同。在IR7、IR6、IR5、IR4 為00(即：NOP 機器指令)時，執(zhí)行10H 的微指令，而10H（NOP）這條微指令的功能只是給出了微指令的下地 址01。每一條機器指令對應微程序的最后一條微指令后續(xù)地址一定是01H。接下來 重新執(zhí)行微指令地址為01H、02H 的公共微指令，取出下一條機器指令的操作 碼，再根據(jù)P（1）的測試結(jié)果得出下一條微指令的微地址，┅┅。

四、外接口定義

實驗儀器：

Dais-CMH+/CMH 計算器組成原理教學實驗系統(tǒng)一臺：Dais-CMH+計算機組成原理教學實驗系統(tǒng)采用內(nèi)、外總線結(jié)構(gòu)，按開放式的要求設計了各關(guān)聯(lián)的單元實驗電路，創(chuàng)造了按鍵式操作環(huán)境，實驗方式靈活多樣。在系統(tǒng)監(jiān)控的管理下向用戶提供“L”（單元手動）、“H”（單元自動）、“M”（模型機）三種工作方式；自帶虛擬PC邏輯示波器、邏輯筆等測試工具，Windows、DOS及LED多個操作平臺自由選擇，可自成一體獨立運行，亦可配合先進的動態(tài)跟蹤集成軟件，憑借PC資源形成強大的在線調(diào)試與圖形示意系統(tǒng)。

實驗用扁平線導線若干：用于連接電腦與Dais-CMH+/CMH 計算器組成原理教學實驗系統(tǒng)。導線若干：用于Dais-CMH+/CMH 計算器組成原理教學實驗系統(tǒng)各組件之間的連接。電腦一臺：顯示“指令系統(tǒng)窗口”。

微指令格式：微指令字長32 位，各位對應控制功能如下：

其中：AR 為算術(shù)運算是否影響進位及判零標志控制位：UA5-UA0 為6 位后續(xù)微地址：A 字段和B1、B2 字段為譯碼字段，A 字段中的RS-B、RD-B 分別為源寄存器、目的寄存器及變 址寄存器的選通信號，它的功能是根據(jù)機器指令來選通三個工作寄存器R0、R1、R2，如圖3 －3 所示，圖中I0-I3 為指令寄存器的第0-3 位。LDR1 為打入工作寄存器信號的譯碼器使能

控制位。

B 字段中P（1）、P（2）、P（3）三個測試字位，其功能是根據(jù)機器指令及相應微代碼進 行譯碼，使微程序轉(zhuǎn)入相應的微地址入口，從而實現(xiàn)微程序的順序、分支、循環(huán)運行。其原 理如圖3－4。圖中I7-I2 為指令寄存器第7-2 位輸出，SE5-SE0 為微控器單元微地址鎖存器 的置“1”控制端，參看圖3－2。

圖3－3 A 字段譯碼器的部分功能 圖3－4 B 字段的功能

五、系統(tǒng)詳細設計

程序設計基本原理

圖3－1 時序電路原理圖

實驗所用的時序電路原理如圖3—1 所示，可產(chǎn)生4 個等間隔的時序信號T1-T4 其

中Ф 為時鐘信號，由位于實驗裝置右上方的方波信號源提供。學生可根據(jù)實驗自行選擇方 波信號的頻率。為了便于控制程序的運行，時序電路發(fā)生器也設置了一個啟停控制觸發(fā)器 CR，使T1-T4 信號輸出可控。圖中STEP(單步)、STOP(停機)分別由位于實驗裝置中部管CPU 的兩個PIO 口控制。啟動信號START 由“單步”、“連續(xù)”二運行命令鍵產(chǎn)生。當按動“連續(xù)”

命令鍵時管理CPU 令STEP=0(EXEC)，運行觸發(fā)器CR 一直處于”1”狀態(tài)，因此時序信號T1 —T4 將周而復始地發(fā)送出去。當按動”單步”命令鍵時管理CPU 令STEP=I(STEP)，機器便 處于單步運行狀態(tài)，即此時只發(fā)送一個CPU 周期的時序信號就停機。利用單步方式，每次只 讀一條微指令，可以觀察微指令的代碼與當前微指令的執(zhí)行結(jié)果。另外當機器連續(xù)運行時，如果按動“暫?！泵铈I管理CPU，則令STOP=1，也會使機器停機。

用復雜模型機方式設計并完成給定指令的微程序。MOV R0，IMM MOV R1，[10H] ADD R0，R1 JCZ L1 ；相對尋址 MOV [11H]，R0 L1: HLT

微控器實驗原理圖

六、主要參考文獻

《計算機組成原理》 高等教育出版社 唐朔飛著

《計算機組成原理與系統(tǒng)結(jié)構(gòu)實驗指導書》中國計量學院信息工程分院 徐展翼 程林濱著

第二篇：計算機組成原理課程設計

《計算機組成原理》課程設計

任務書

中原工學院計算機學院 2007年6月

前言

“計算機組成原理”是大學本科計算機相關(guān)專業(yè)的一門核心專業(yè)基礎(chǔ)課程，必修，在先導課和后繼課之間起著承上啟下的作用。主要講授單處理機系統(tǒng)的組成和工作原理，包括運算器、存儲器、控制器和輸入輸出系統(tǒng)，其中控制器的設計是課程的重點和難點。為了讓學生能融會貫通各知識點，增強對計算機系統(tǒng)各模塊協(xié)同工作的認識，充分理解數(shù)據(jù)通路，掌握控制器的設計技術(shù)，課程設計一般也側(cè)重于控制器的設計?？紤]到學生的基礎(chǔ)和現(xiàn)有實驗環(huán)境，本次課程設計的題目是“微程序控制器的設計與實現(xiàn)”。通過該課程設計，希望學生在理論與實踐相結(jié)合的基礎(chǔ)上，加深對計算機整機概念，進一步理解計算機的內(nèi)部結(jié)構(gòu)和時空關(guān)系，進一步理解和掌握微程序控制器的設計思想和具體方法、步驟，從而提高自行設計、調(diào)試和分析問題的能力。課程設計題目

微程序控制器的設計與實現(xiàn)

目的

? 鞏固和深刻理解“計算機組成原理”課程所講解的原理，加深對計算機各模塊協(xié)同工作的認識

? 掌握微程序設計的思想和具體流程、操作方法。? 培養(yǎng)學生獨立工作和創(chuàng)新思維的能力，取得設計與調(diào)試的實踐經(jīng)驗。

? 嘗試利用編程實現(xiàn)微程序指令的識別和解釋的工作流程

內(nèi)容

按照要求設計一指令系統(tǒng)，該指令系統(tǒng)能夠?qū)崿F(xiàn)數(shù)據(jù)傳送，進行加、減運算和無條件轉(zhuǎn)移，具有累加器尋址、寄存器尋址、寄存器間接尋址、存儲器直接尋址、立即數(shù)尋址等五種尋址方式。

具體要求

? 仔細復習所學過的理論知識，掌握微程序設計的思想，并根據(jù)掌握的理論寫出要設計的指令系統(tǒng)的微程序流程。指令系統(tǒng)至少要包括六條指令，具有上述功能和尋址方式。? 根據(jù)微操作流程及給定的微指令格式寫出相應的微程序 ? 將所設計的微程序在虛擬環(huán)境中運行調(diào)試程序，并給出測試思路和具體程序段

? 嘗試用C或者Java語言實現(xiàn)所設計的指令系統(tǒng)的加載、識別和解釋功能。? 撰寫課程設計報告。

設計環(huán)境

? 偉福COP2000型計算機組成原理實驗儀，微機，相關(guān)虛擬軟件。

? VC開發(fā)環(huán)境或者Java開發(fā)環(huán)境。

課程設計時間

? 1.5周

課程設計報告要求 完成設計任務后,在課程設計的最后階段,需要總結(jié)全部設計工作,寫出完整,規(guī)范的設計報告,在指定的時間內(nèi)提交指導教師.課程設計報告要求有完整的格式,包括封面,目錄,正文等,具體如下:

一、封面

包括:課程設計題目,姓名,學號,班級,指導教師,完成日期.二、目錄

正文前必須要有目錄.三、正文 正文包括的內(nèi)容有: ⑴ 設計任務與要求;⑵ 設計方案(包括設計思路,采用的微指令格式，每條指令的指令流程及其微程序清單)(3)調(diào)試過程(包括實驗步驟,出現(xiàn)的問題,解決的方法(4)小結(jié)(在整個課程設計過程中的總結(jié)和體會)(5)參考資料

成績評定

課程設計的考核結(jié)果按優(yōu)秀,良好,中等,及格和不及格來評價.對設計任務理解透徹,能夠全面,正確,獨立地完成設計內(nèi)容所規(guī)定的任務,得出設計結(jié)果,并按時提交準確,完整,規(guī)范的設計報告,可評為優(yōu)秀;按照設計任務要求能夠順利地完成任務,得出結(jié)果,按時提交較完整的,符合要求的設計報告,可評定為良好;按照設計要求完成了軟件的編程與調(diào)試,基本完成了任務要求,提交符合要求的設計報告,可評為中等;基本完成設計目標,但不夠完善,可能有若干小的缺陷,在幫助下能夠完成任務要求,提交設計報告,可評為及格;不能完成指定的要求和任務,未提交設計報告的,評為不及格.參考資料 1.“計算機組成原理課程設計任務書” 2.“計算機組成原理” 課堂教材

第三篇：計算機組成原理課程設計范文

計算機組成原理課程設計指導材料

一． 課程設計目的

課程設計教學目的：通過本課程設計，學生可熟悉典型計算機的基本結(jié)構(gòu)、基本組成和基本功能，掌握計算機主要組成部件工作原理的基本分析與設計方法，加深對理論課知識內(nèi)容的理解。

二． 設計題目

題目1.內(nèi)存擴充與連接 1.設計目的：

2.主要任務：

3.設計要求：

4.圖表

畫圖時請按以下給出的原件圖畫 圖1-1 8086芯片引腳圖 圖1-2內(nèi)存芯片邏輯圖

圖1-3 譯碼器與門電路邏輯圖 題目2.模型機組成設計

1.目的：通過對一個簡單模型機的設計與實現(xiàn),對計算機的基本組成、部件的設計、部件間的連接以及微指令執(zhí)行的過程。

2.基本要求：畫出模型機的設計圖并舉例描述利用該模型機進行加法運算時，各個功能部件的工作情況。

題目3.算數(shù)邏輯運算 1.目的：

（1）.了解運算器 的組成結(jié)構(gòu)。（2）.掌握運算器的工作原理。（3）.學習運算器的設計方法。

（4）.掌握簡單運算器的數(shù)據(jù)傳 送通路。

（5）.驗證運算功能發(fā)生器74LS181 的組 合功能。

2.設計原理：

設計中所用的運算器數(shù)據(jù)通路圖如下圖。圖中所示的是由兩片74LS181 芯片以并/串 形式構(gòu)成的8 位字長的運算器。右方為低4 位運算芯片，左方為高4 位運算芯片。低位芯片 的進位輸出端Cn+4 與高位芯片的進位輸入端Cn 相連，使低4 位運算產(chǎn)生的進位送進高4 位運算中。低位芯片的進位輸入端Cn 可與外來進位相連，高位芯片的進位輸出引至外部。兩個芯片的控制端S0～S3 和M 各自相連，其控制電平按表。為進行雙操作數(shù)運算，運算器的兩個數(shù)據(jù)輸入端分別由兩個數(shù)據(jù)暫存器DR1、DR2（用鎖存器74LS273 實現(xiàn)）來鎖存數(shù)據(jù)。要將內(nèi)總線上的數(shù)據(jù)鎖存到DR1 或DR2 中，則鎖存器74LS273 的控制端LDDR1 或LDDR2 須為高電平。當T4 脈沖來到的時候，總線上的數(shù)據(jù)就被鎖存進DR1 或DR2 中了。為控制運算器向內(nèi)總線上輸出運算結(jié)果，在其輸出端連接了一個三態(tài)門（用74LS245 實現(xiàn)）。若要將運算結(jié)果輸出到總線上，則要將三態(tài)門74LS245 的控制端ALU-B 置低電平。否則輸出高阻態(tài)。

3.根據(jù)設計原理描述進行原碼加減運算及邏輯運算的程序流程 4.填寫下表

三． 課程設計報告格式

1.報告組成及裝訂順序：封面、目錄、引言、正文、結(jié)論、參考文獻、心得體會。2.書寫格式要求：見學院課程設計報告要求

四． 其它要求

1.報告提交時間：截止12月31日

2.報告提交形式：以班級為單位提交電子版和打印版

第四篇：計算機組成原理實驗

ALU設計

module ALU(ALU_OP,AB_SW,F_LED_SW,LED);

input[2:0] ALU_OP,AB_SW,F_LED_SW;

output[7:0] LED;reg[7:0] LED;

reg[31:0] A,B,F;reg OF,ZF;

always@(*)begin

end

always@(*)begin

ZF=0;OF=0;case(ALU_OP)

3'b000: begin F=A&B;end 3'b001: begin F=A|B;end 3'b010: begin F=A^B;end 3'b011: begin F=~(A|B);end 3'b100: begin {OF,F}=A+B;OF=OF^F[31];end 3'b101: begin {OF,F}=A-B;OF=OF^F[31];end 3'b110: begin F=A

3'b000: begin A=32'h0000_0000;B=32'h0000_0000;end 3'b001: begin A=32'h0000_0003;B=32'h0000_0607;end 3'b010: begin A=32'h8000_0000;B=32'h8000_0000;end 3'b011: begin A=32'h7FFF_FFFF;B=32'h7FFF_FFFF;end 3'b100: begin A=32'h8000_0000;B=32'hFFFF_FFFF;end 3'b101: begin A=32'hFFFF_FFFF;B=32'h8000_0000;end 3'b110: begin A=32'h1234_5678;B=32'h3333_2222;end 3'b111: begin A=32'h9ABC_DEF0;B=32'h1111_2222;end endcase endcase

if(F==32'b0)ZF=1;end

always@(*)begin

end case(F_LED_SW)

3'b000: LED=F[7:0];3'b001: LED=F[15:8];3'b010: LED=F[23:16];3'b011: LED=F[31:24];default:begin LED[7]=ZF;LED[0]=OF;LED[6:1]=6'b0;end endcase

endmodule 管腳配置

NET “AB_SW[0]” LOC = T10;NET “AB_SW[1]” LOC = T9;NET “AB_SW[2]” LOC = V9;NET “ALU_OP[0]” LOC = M8;NET “ALU_OP[1]” LOC = N8;NET “ALU_OP[2]” LOC = U8;NET “F_LED_SW[0]” LOC = V8;NET “F_LED_SW[1]” LOC = T5;NET “F_LED_SW[2]” LOC = B8;NET “LED[0]” LOC = U16;NET “LED[1]” LOC = V16;NET “LED[2]” LOC = U15;NET “LED[3]” LOC = V15;NET “LED[4]” LOC = M11;NET “LED[5]” LOC = N11;NET “LED[6]” LOC = R11;NET “LED[7]” LOC = T11;寄存器 module jicunqi(input Clk, input Reset, input [4:0] Reg_Addr, input Write_Reg, input [1:0] Sel, input AB, output reg [7:0] LED);reg [31:0] W_Data;wire [31:0] R_Data_A,R_Data_B,LED_Data;REG RU1(Clk,Reset,Reg_Addr,Reg_Addr,Reg_Addr,W_Data,Write_Reg,R_Data_A,R_Data_B);assign LED_Data=AB?R_Data_A : R_Data_B;always @(*)begin

W_Data=32'h0000_0000;

LED=8'b0000_0000;

if(Write_Reg)

begin

case(Sel)

2'b00: W_Data= 32'h1234_5678;

2'b01: W_Data= 32'h89AB_CDEF;2'b10: W_Data= 32'h7FFF_FFFF;2'b11: W_Data= 32'hFFFF_FFFF;endcase end

else

begin

case(Sel)

2'b00: LED=LED_Data[7:0];2'b01: LED=LED_Data[15:8];2'b10: LED=LED_Data[23:16];2'b11: LED=LED_Data[31:24];

endcase end end endmodule `timescale 1ns / 1ps // REG.v module REG(input Clk, input Reset, input [4:0] R_Addr_A, input [4:0] R_Addr_B, input [4:0] W_Addr, input [31:0] W_Data, input Write_Reg, output [31:0] R_Data_A, output [31:0] R_Data_B);

reg [31:0] REG_Files[0:31];integer i;

assign R_Data_A=REG_Files[R_Addr_A];assign R_Data_B=REG_Files[R_Addr_B];

always @(posedge Clk or posedge Reset)begin

if(Reset)

begin

for(i=0;i<=31;i=i+1)

REG_Files[i]<=32'h0000_0000;

end

else

begin

if(Write_Reg)

begin

REG_Files[W_Addr]<=W_Data;

end end end endmodule

管腳配置 NET “Clk” LOC=“C9”;NET “Reset” LOC=“D9”;NET “Reg_Addr[4]” LOC=“T5”;NET “Reg_Addr[3]” LOC=“V8”;NET “Reg_Addr[2]” LOC=“U8”;NET “Reg_Addr[1]” LOC=“N8”;NET “Reg_Addr[0]” LOC=“M8”;NET “Write_Reg” LOC=“V9”;NET “Sel[1]” LOC=“T9”;NET “Sel[0]” LOC=“T10”;NET “AB” LOC=“A8”;NET “LED[7]” LOC=“T11”;NET “LED[6]” LOC=“R11”;NET “LED[5]” LOC=“N11”;NET “LED[4]” LOC=“M11”;NET “LED[3]” LOC=“V15”;NET “LED[2]” LOC=“U15”;NET “LED[1]” LOC=“V16”;NET “LED[0]” LOC=“U16”;

第五篇：西南交通大學計算機組成原理課程設計報告

《計算機組成實驗 C》

課程設計

適用專業(yè)：電子信息類專業(yè)

專 班 學 姓

業(yè)：軟件工程 級：軟件一班 號： 名：某某某

指導教師：陳紅梅

實驗學期：2014-2015 第 1 學期

西 南 交 通 大 學

信息科學與技術(shù)學院 目錄

簡化計算機系統(tǒng)的設計.......................................................................................................................2

一、實驗目的...............................................................................................................................2 二.、實驗內(nèi)容...............................................................................................................................2 三.、預習要求...............................................................................................................................2

四、實驗報告...............................................................................................................................2 1.BLOCK圖...........................................................................................................................3 2.程序設計（紙質(zhì)的版本我用手抄）...........................................................................4 3.仿真波形圖.................................................................................................................11

4、仿真中遇到的問題：...................................................................................................14

五、實驗感想............................................................................................................................15

簡化計算機系統(tǒng)的設計

一、實驗目的

通過學習簡單的指令系統(tǒng)及其各指令的操作流程，用 VHDL 語言實現(xiàn)簡單 的處理器模塊，并通過調(diào)用存儲器模塊，將處理器模塊和存儲器模塊連接形成簡化的計 算機系統(tǒng)。

二.、實驗內(nèi)容

1.用 VHDL 語言實現(xiàn)簡單的處理器模塊。2.調(diào)用存儲器模塊設計 64×8 的存儲器模塊。

3.將簡單的處理器模塊和存儲器模塊連接形成簡單的計算機系統(tǒng)。4.將指令序列存入存儲器，然后分析指令執(zhí)行流程。

三.、預習要求

1、學習簡單指令集。

2、學習各指令的操作流程。

四、實驗報告

1.BLOCK圖

2.程序設計（紙質(zhì)的版本我用手抄）

CPU的設計： LIBRARY ieee;USE ieee.std_logic_1164.ALL;

PACKAGE mypack IS CONSTANT idle : std_logic_vector(3 DOWNTO 0):=“0000”;CONSTANT load : std_logic_vector(3 DOWNTO 0):=“0001”;CONSTANT move : std_logic_vector(3 DOWNTO 0):=“0010”;CONSTANT addx : std_logic_vector(3 DOWNTO 0):=“0011”;CONSTANT subp : std_logic_vector(3 DOWNTO 0):=“0100”;CONSTANT andp : std_logic_vector(3 DOWNTO 0):=“0101”;CONSTANT orp : std_logic_vector(3 DOWNTO 0):=“0110”;CONSTANT xorp : std_logic_vector(3 DOWNTO 0):=“0111”;CONSTANT shrp : std_logic_vector(3 DOWNTO 0):=“1000”;CONSTANT shlp : std_logic_vector(3 DOWNTO 0):=“1001”;CONSTANT swap : std_logic_vector(3 DOWNTO 0):=“1010”;CONSTANT jmp : std_logic_vector(3 DOWNTO 0):=“1011”;CONSTANT jz : std_logic_vector(3 DOWNTO 0):=“1100”;CONSTANT read : std_logic_vector(3 DOWNTO 0):=“1101”;CONSTANT write : std_logic_vector(3 DOWNTO 0):=“1110”;CONSTANT stop : std_logic_vector(3 DOWNTO 0):=“1111”;END mypack;

LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE WORK.mypack.ALL;

------------------------cpu實體聲明--ENTITY cpu IS PORT(reset : IN std_logic;--清零信號低有效

clock : IN std_logic;--時鐘信號

Write_Read: OUT std_logic;--讀寫信號,'1'為寫 M_address: OUT std_logic_vector(11 DOWNTO 0);--地址線 M_data_in: IN std_logic_vector(7 DOWNTO 0);--數(shù)據(jù)輸入線 M_data_out: OUT std_logic_vector(7 DOWNTO 0);--數(shù)據(jù)輸出線

overflow: OUT std_logic);

--溢出標志 END cpu;

------------------------cpuRTL級行為描述-

ARCHITECTURE RTL of cpu IS

SIGNAL IR: std_logic_vector(15 DOWNTO 0);--指令寄存器 SIGNAL MDR: std_logic_vector(7 DOWNTO 0);--數(shù)據(jù)寄存器 SIGNAL MAR: std_logic_vector(11 DOWNTO 0);--地址寄存器 SIGNAL status: integer RANGE 0 TO 6;--狀態(tài)寄存器 BEGIN status_change: PROCESS(reset, clock, status)BEGIN IF reset = '0' THEN status <= 0;ELSIF clock'EVENT AND clock = '0' THEN

CASE status IS WHEN 0 =>

status <= 1;WHEN 1 => IF IR(15 DOWNTO 12)= Stop THEN

status <= 1;ELSE

status <= 2;END IF;WHEN 2 => CASE IR(15 DOWNTO 12)IS

WHEN Read|Write|Jmp|Jz|Swap =>

status <= 3;

WHEN OTHERS =>

status <= 0;

END CASE;WHEN 3 => IF IR(15 DOWNTO 12)= Swap THEN

status <= 0;ELSE

status <= 4;END IF;WHEN 4 => status <= 5;WHEN 5 => CASE IR(15 DOWNTO 12)IS

WHEN Read|Write =>

status <= 6;

WHEN OTHERS =>

status <= 0;

END CASE;WHEN OTHERS => status <= 0;END CASE;

ELSE

NULL;END IF;END PROCESS status_change;

seq: PROCESS(reset,clock)

VARIABLE PC:std_logic_vector(11 DOWNTO 0);--程序計數(shù)器

VARIABLE R0,R1,R2,R3: std_logic_vector(7 DOWNTO 0);--通用寄存器

VARIABLE A: std_logic_vector(7 DOWNTO 0);--臨時寄存器

VARIABLE temp: std_logic_vector(8 DOWNTO 0);--臨時變量 BEGIN IF(reset='0')THEN

--清零

IR <=(OTHERS=>'0');PC :=(OTHERS=>'0');R0 :=(OTHERS=>'0');R1 :=(OTHERS=>'0');R2 :=(OTHERS=>'0');R3 :=(OTHERS=>'0');A :=(OTHERS=>'0');MAR <=(OTHERS=>'0');MDR <=(OTHERS=>'0');ELSIF(clock'event AND clock='1')THEN overflow <= '0';CASE status IS

WHEN 0=>--狀態(tài)0 IR <= M_data_in & “00000000”;

--取指令

PC := PC+1;

--程序計數(shù)器加1

WHEN 1=>--狀態(tài)1 IF(IR(15 DOWNTO 12)/= stop)THEN MAR <= PC;

END IF;

CASE IR(15 DOWNTO 12)IS WHEN load => R0:= “0000” & IR(11 DOWNTO 8);WHEN shlp|shrp => CASE IR(11 DOWNTO 10)IS

--Rx to A WHEN “00”=> A:= R0;WHEN “01”=> A:= R1;WHEN “10”=> A:= R2;WHEN OTHERS => A:= R3;END CASE;WHEN Move|addx|subp|andp|orp|xorp|Swap=> CASE IR(9 DOWNTO 8)IS

--Ry to A WHEN “00”=> A:=R0;WHEN “01”=> A:=R1;WHEN “10”=> A:=R2;WHEN OTHERS=> A:=R3;END CASE;WHEN OTHERS => NULL;END CASE;

WHEN 2=>--狀態(tài)2

CASE IR(15 DOWNTO 12)IS WHEN addx =>--Rx:= Rx + A;CASE IR(11 DOWNTO 10)IS WHEN “00”=> temp :=(R0(7)& R0(7 DOWNTO 0))+(A(7)& A(7 DOWNTO 0));

R0:=temp(7 DOWNTO 0);

overflow <= temp(8)XOR temp(7);WHEN “01”=> temp :=(R1(7)& R1(7 DOWNTO 0))+(A(7)& A(7 DOWNTO 0));

R1:=temp(7 DOWNTO 0);

overflow <= temp(8)XOR temp(7);WHEN “10”=> temp :=(R2(7)& R2(7 DOWNTO 0))+(A(7)& A(7 DOWNTO 0));

R2:=temp(7 DOWNTO 0);

overflow <= temp(8)XOR temp(7);WHEN OTHERS=> temp :=(R3(7)& R3(7 DOWNTO 0))+(A(7)& A(7 DOWNTO 0));

R3:=temp(7 DOWNTO 0);

overflow <= temp(8)XOR temp(7);END CASE;WHEN subp =>--Rx:= Rx-A;CASE IR(11 DOWNTO 10)IS WHEN “00”=> temp :=(R0(7)& R0(7 DOWNTO 0))+ NOT(A(7)& A(7 DOWNTO 0))+ 1;

R0:=temp(7 DOWNTO 0);

overflow <= temp(8)XOR temp(7);WHEN “01”=> temp :=(R1(7)& R1(7 DOWNTO 0))+ NOT(A(7)& A(7 DOWNTO 0))+ 1;

R1:=temp(7 DOWNTO 0);

overflow <= temp(8)XOR temp(7);WHEN “10”=> temp :=(R2(7)& R2(7 DOWNTO 0))+ NOT(A(7)& A(7 DOWNTO 0))+ 1;

R2:=temp(7 DOWNTO 0);

overflow <= temp(8)xor temp(7);WHEN OTHERS=> temp :=(R3(7)& R3(7 DOWNTO 0))+ NOT(A(7)& A(7 DOWNTO 0))+ 1;

R3:=temp(7 DOWNTO 0);

overflow <= temp(8)XOR temp(7);END CASE;WHEN move => CASE IR(11 DOWNTO 10)IS WHEN “00”=> R0:= A;WHEN “01”=> R1:= A;WHEN “10”=> R2:= A;WHEN OTHERS=> R3:= A;END CASE;

WHEN shrp => CASE IR(11 DOWNTO 10)IS WHEN “00”=> R0:= '0' & A(7 DOWNTO 1);WHEN “01”=> R1:= '0' & A(7 DOWNTO 1);WHEN “10”=> R2:= '0' & A(7 DOWNTO 1);WHEN OTHERS=> R3:= '0' & A(7 DOWNTO 1);END CASE;WHEN shlp => CASE IR(11 DOWNTO 10)IS WHEN “00”=> R0:= A(6 DOWNTO 0)& '0';WHEN “01”=> R1:= A(6 DOWNTO 0)& '0';WHEN “10”=> R2:= A(6 DOWNTO 0)& '0';WHEN OTHERS=> R3:= A(6 DOWNTO 0)& '0';END CASE;WHEN andp =>--Rx:= Rx AND A;CASE IR(11 DOWNTO 10)IS WHEN “00”=> R0:=R0 AND A;WHEN “01”=> R1:=R1 AND A;WHEN “10”=> R2:=R2 AND A;WHEN OTHERS=> R3:=R3 AND A;END CASE;WHEN orp =>--Rx:= Rx OR A;CASE IR(11 DOWNTO 10)IS WHEN “00”=> R0:=R0 OR A;WHEN “01”=> R1:=R1 OR A;WHEN “10”=> R2:=R2 OR A;WHEN OTHERS=> R3:=R3 OR A;END CASE;WHEN xorp =>--Rx:= Rx XOR A;CASE IR(11 DOWNTO 10)IS WHEN “00”=> R0:=R0 XOR A;WHEN “01”=> R1:=R1 XOR A;WHEN “10”=> R2:=R2 XOR A;WHEN OTHERS=> R3:=R3 XOR A;END CASE;WHEN Swap =>--Swap: Rx to Ry;CASE IR(11 DOWNTO 8)IS WHEN “0100”=> R0:=R1;WHEN “1000”=> R0:=R2;WHEN “1100”=> R0:=R3;WHEN “0001”=> R1:=R0;WHEN “1001”=> R1:=R2;WHEN “1101”=> R1:=R3;WHEN “0010”=> R2:=R0;WHEN “0110”=> R2:=R1;WHEN “1110”=> R2:=R3;WHEN “0111”=> R3:=R1;WHEN “1011”=> R3:=R2;WHEN “0011”=> R3:=R0;

WHEN OTHERS=> NULL;END CASE;WHEN OTHERS => NULL;END CASE;

WHEN 3=>--狀態(tài)3 CASE IR(15 DOWNTO 12)IS WHEN Swap=>--Swap: A to Rx CASE IR(11 DOWNTO 10)IS WHEN “00”=> R0:=A;WHEN “01”=> R1:=A;WHEN “10”=> R2:=A;WHEN OTHERS=> R3:=A;END CASE;WHEN jmp|Jz|Read|Write => IR(7 DOWNTO 0)<= M_data_in;PC := PC+1;

WHEN OTHERS => NULL;END CASE;

WHEN 4=>--CASE IR(15 DOWNTO 12)IS WHEN jmp =>

條件轉(zhuǎn)移指令

PC := IR(11 DOWNTO 0);MAR <= IR(11 DOWNTO 0);

WHEN Jz =>--令

IF(R0=“00000000”)then PC := IR(11 DOWNTO 0);MAR <= IR(11 DOWNTO 0);else MAR <= PC;END IF;

WHEN Read => MAR <= IR(11 DOWNTO 0);WHEN Write => MAR <= IR(11 DOWNTO 0);MDR <= R0;WHEN OTHERS => NULL;END CASE;

WHEN 5 =>--MAR <= PC;WHEN 6 =>--

CASE IR(15 DOWNTO 12)IS WHEN Read => R0 := M_data_in;

WHEN OTHERS=> NULL;END CASE;

取雙字節(jié)指令的后半部分狀態(tài)4

--無條件轉(zhuǎn)移指狀態(tài)5 狀態(tài)6--

END CASE;END IF;END process seq;

comb: PROCESS(reset, status)BEGIN IF(reset = '1' AND status = 5 AND IR(15 DOWNTO 12)= Write)THEN

Write_Read <= '1';

ELSE Write_Read <= '0';END IF;END PROCESS comb;M_address <= MAR;M_data_out <= MDR;END RTL;

3.仿真波形圖

3.1總體的仿真波形圖

1、我們可以看到CPU有6種工作模式，并且在不同的工作模式下實現(xiàn)了不同的功能。

2、我們的仿真波形上的M_q輸出的波形為，000、15、24、D0、1F......與我們cpu_mem.Mif文件中所輸入的指令一一對應。

3、我們看到PC隨著時鐘信號的改變在自加1。并且不斷的從內(nèi)存文件中依次讀出相應的指令，將其執(zhí)行。

4、我們看到R0的值在變化，依次為00、05、39、43、9、0A、3B、18、43、00，和所給的實例程序的情況完全吻合。同理也可以看出R1、R2、R3均為正確結(jié)果

5、我們可以看到地址寄存器也隨著時鐘信號在自加1，說明我們的PC和地址寄存器是共同協(xié)調(diào)工作的，隨著PC加1地址也隨之加1.6、在數(shù)據(jù)寄存器在CPU執(zhí)行第7、8兩條指令后其值也是隨之改變?yōu)榱薘0中的值，與我們的預期相同。

3.2仿真波形的分析

變化： 我們可以看到執(zhí)行完上面的的七條指令后R0、R1中的值發(fā)生了變化，而R2、R3中的值依然為00 沒有發(fā)生變化。

分析：第一條指令：由于我們程序中設定為00010101即為load指令，轉(zhuǎn)化為十六進制即為第一條指令15H，而我們在CPU中約定load指令為Read 01F R0<-(01F),即為將立即數(shù)5送給R0寄存器，所以當我們執(zhí)行15H這條指令后CPU會將05送給R0寄存器，我們也可以從波形上看到，當執(zhí)行完成15H指令后R0中的值變成了05；

第二條指令：同樣的我們將24H設定為Move R1,R0 R1<-(R0)是一條轉(zhuǎn)移指令，把R0中的值送給R1，從波形圖上可看出 執(zhí)行完成24H后 R1中的值變成了05，與我們的預期相符。

第三、四指令：我們將 D0H、1FH設定為 Read 01F,即R0<-(01)F 將1F中的值送給R0，操作完后R0的值就為我們在1F單元中存儲的39 的數(shù)據(jù)值了。從波形圖上我們也能看出吻合。

第五條指令：我們將94H設定為 Shl R1 即將R1中的值左移一位，操作完成后R1的值變成了0A，與波形的情況也吻合。第六條指令：我們將31H設定為 Add R0，R1 R0<-(R0)+(R1)操作完成后R0的值為R0和R1的和，很明顯的看出我們仿真波形上的值是正確的。

第七、八兩條指令：我們將E0H和1EH設定為 Write 01E 01E<-(R0)我們執(zhí)行完成后01E單元的值在RAM中顯示為43，與實際相符。

第九條指令：我們將41H設定為 SUB R0，R1 R0<-(R0-R1)指令，即為減法指令，我們預測執(zhí)行完41H后R0的值為39，波形圖顯示正確。

第十條指令：我們將A1H設定為 Awap R0,R1(R0)?(R1)指令，即為交換指令，我們預期R0=0A R1=39，從波形上看出我們執(zhí)行了 A1H后與我們的R0、R1值與預期結(jié)果相同。

第十一條指令：61H 設定為 OR R0，R1 R0<-(R0)AND(RI)執(zhí)行完城后R0=3B 與波形圖相同。

第十二條指令：84H設定為Shr RI R1<-(RI)右移執(zhí)行完成后R1應為1C 與波形圖結(jié)果相同指令正確。

第十三條指令：51H設定為AND R0，R1 執(zhí)行相與操作，預計R0中為18，波形圖上當執(zhí)行到這條指令后R0中結(jié)果確實為38，指令運行正確。

第十四條指令：28H設定為Move R2，R0 轉(zhuǎn)移指令，將R0的值送給R2，預計R2中的值將為18，從波形圖上看出R2值當運行到28H的時候確實為18，我們的指令運行正確。

第十五條指令：2DH設定為Move R3，R1 轉(zhuǎn)移指令 將R1中的值送給R3，我們預期R3中的值將會為1C，但執(zhí)行完成后我們從波形圖上看出R3的值為1CH，指令運行正確。

第十六條指令：7BH設定為XOR R2，R3 將R2和R3異或 我們預期 R3中的之將會變?yōu)?CH，從波形圖上看到我們運行完成7BH后R3 的值為1CH，指令運行正確。

第十七、十八條指令：D0H、1EH設定為Read 01E R0<-(01E)將01E地址中的值送給R0寄存器，我們預期R0中的值將會為 43，從波形圖上可以看出當運行到此處的時候R0的值變成了43，指令運行正確。

第十九、二十條指令：C0H、19H 設定為：JZ019，若（R0）=0轉(zhuǎn)移至019，否則執(zhí)行下一條指令，我們分析R0中的值并不為0，故不會跳轉(zhuǎn)，我們從波形上也可以看出，R0、R1、R2、R3中的值并沒有發(fā)生任何變化

第二十一、二十二條指令：1DH、D0H設定為Read 01D R0<-（01D），即將01D地址中的值取出送給R0，預期R0中的值將為0，從波形圖上也可以看出，執(zhí)行到此處R0的值變成了0。

第二十三、二十四條指令：B0H、13H設定為： JMP 013指令 無條件跳轉(zhuǎn)至013H地址，而013H 為JZ 019 指令 同時這是的R0寄存器中的值為0，滿足了跳轉(zhuǎn)條件，此時程序?qū)⑻D(zhuǎn)到019H地質(zhì)處執(zhí)行，即是我們的低二十五條指令，為停止指令，程序停止。

第二十五條指令：F0H 設定為Stop 指令，執(zhí)行到此處程序停止。

此后的指令均為數(shù)據(jù)存儲的指令，在這里我就不一一進行介紹了，詳情可以查看下圖這個32字節(jié)的RAM內(nèi)情表。

4、仿真中遇到的問題：

仿真過程中的一些問題首先是PC、R0、R1、R2、R3里面的值的順序需要將其顛倒。

仿真后還有一個問題是R0、R1、R2、R3的值顯示不正確，R0只顯示了到了05 后面的值就都不正確了，調(diào)試了半天，我發(fā)現(xiàn)波形顯示M_q在上升沿變化后，與之相連的M_data_in竟然不變，最后經(jīng)過各種搜索后解決了此問題，原來lpm為輸出多做了一次寄存，也就是兩個脈沖才會讀出MAR的值。與PC的變化不銜接，整整快了兩個脈沖。所以把圖上紅圈處的勾去掉就行了。

五、實驗感想

經(jīng)過此次實驗

我對CPU的工作原理有了很深刻的認識，發(fā)現(xiàn)了其中蘊藏著巨大的樂趣，我完全的搞懂了此次試驗的原理，再次基礎(chǔ)上，我還能結(jié)合此次實驗去理解微機接口，計算機組成原理等課程，通過此次實驗，我能熟練的使用VHDL來編寫大型的程序代碼，對于一個學軟件的人來說，我的編程能力又上了一個臺階。

除此之外，我學習到了很多底層的東西，讓我對計算機的工作原理有了更深刻的理解，讓我在此后的編程中將受益無窮。

可能老師您會看到我這個課程設計的很多拷貝，反正是我做的就是我做的，別人參考也好拷貝也好，我都覺得無所謂，重要的是我能學習到東西，這也讓我學習到了很多做人的道理，你說同學問你要課程設計，我能不給么，但是作為同學我只能啰嗦一句，你只能參考啊，不要完全照搬。單是有些人他就要完全照搬你的圖和分析，自己也不提出自己的看法和見解，這總是讓我很心寒，特別是那些學習成績還不錯的。我真是想不通問什么要人家好心給你的報告參考，你反過來要坑人家，就這樣的人品，學習好又能咋樣呢，都是轉(zhuǎn)空子的人，以后也不會得到大家的認可。