第一篇：數(shù)字電子技術(shù)設(shè)計(jì)性實(shí)驗(yàn)報(bào)告

數(shù)字電子技術(shù)設(shè)計(jì)性實(shí)驗(yàn)報(bào)告

設(shè)計(jì)題目：

專業(yè)

班級

學(xué)號(hào)

學(xué)生姓名

指導(dǎo)教師

教師評分

年月日

第二篇：數(shù)字電子時(shí)鐘實(shí)驗(yàn)報(bào)告

華大計(jì)科學(xué)院

數(shù)字邏輯課程設(shè)計(jì)說明書

題目：

多功能數(shù)字鐘

專業(yè)：

計(jì)算機(jī)科學(xué)與技術(shù)

班級：

網(wǎng)絡(luò)工程1班

姓名：

劉群 學(xué)號(hào)：

1125111023

完成日期：

2013-9

一、設(shè)計(jì)題目與要求

設(shè)計(jì)題目：多功能數(shù)字鐘 設(shè)計(jì)要求：

1.準(zhǔn)確計(jì)時(shí)，以數(shù)字形式顯示時(shí)、分、秒的時(shí)間。2.小時(shí)的計(jì)時(shí)可以為“12翻1”或“23翻0”的形式。

3.可以進(jìn)行時(shí)、分、秒時(shí)間的校正。

二、設(shè)計(jì)原理及其框圖 1.數(shù)字鐘的構(gòu)成

數(shù)字鐘實(shí)際上是一個(gè)對標(biāo)準(zhǔn)頻率1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路。圖 1 所示為數(shù)字鐘的一般構(gòu)成框圖。

圖1 數(shù)字電子時(shí)鐘方案框圖 ⑴多諧振蕩器電路

多諧振蕩器電路給數(shù)字鐘提供一個(gè)頻率1Hz 的信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定。⑵時(shí)間計(jì)數(shù)器電路

時(shí)間計(jì)數(shù)電路由秒個(gè)位和秒十位計(jì)數(shù)器、分個(gè)位和分十位計(jì)數(shù)器及時(shí)個(gè)位和時(shí)十位計(jì)數(shù)器電路構(gòu)成。其中秒個(gè)位和秒十位計(jì)數(shù)器、分個(gè)位和分十位計(jì)數(shù)器為60 進(jìn)制計(jì)數(shù)器。而根據(jù)設(shè)計(jì)要求，時(shí)個(gè)位和時(shí)十位計(jì)數(shù)器為24 進(jìn)制計(jì)數(shù)器。⑶譯碼驅(qū)動(dòng)電路

譯碼驅(qū)動(dòng)電路將計(jì)數(shù)器輸出的8421BCD 碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài)，并且為保證數(shù)碼管正常工作提供足夠的工作電流。⑷數(shù)碼管

數(shù)碼管通常有發(fā)光二極管（LED）數(shù)碼管和液晶（LCD）數(shù)碼管。本設(shè)計(jì)提供的為LED數(shù)碼管。2.數(shù)字鐘的工作原理 ⑴多諧振蕩器電路

555 定時(shí)器與電阻R1、R2，電容C1、C2 構(gòu)成一個(gè)多諧振蕩器，利用電容的充放電來調(diào)節(jié)輸出V0，產(chǎn)生矩形脈沖波作為時(shí)鐘信號(hào)，因?yàn)槭菙?shù)字鐘，所以應(yīng)選擇的電阻電容值使頻率為1HZ。⑵時(shí)間計(jì)數(shù)單元

六片74LS90 芯片構(gòu)成計(jì)數(shù)電路，按時(shí)間進(jìn)制從右到左構(gòu)成從低位向高位的進(jìn)位電路，并通過譯碼顯示。在六位LED 七段顯示起上顯示對應(yīng)的數(shù)值。⑶校時(shí)電源電路

當(dāng)重新接通電源或走時(shí)出現(xiàn)誤差時(shí)都需要對時(shí)間進(jìn)行校正。通常，校正時(shí)間的方法是：首先截?cái)嗾５挠?jì)數(shù)通路，然后再進(jìn)行人工出觸發(fā)計(jì)數(shù)或?qū)㈩l率較高的方波信號(hào)加到需要校正的計(jì)數(shù)單元的輸入端，校正好后，再轉(zhuǎn)入正常計(jì)時(shí)狀態(tài)即可。

根據(jù)要求，數(shù)字鐘應(yīng)具有分校正和時(shí)校正功能。因此，應(yīng)截?cái)喾謧€(gè)位和時(shí)個(gè)位的直接計(jì)數(shù)通路，并采用正常計(jì)時(shí)信號(hào)與校正信號(hào)可以隨時(shí)切換的電路接入其中。圖8所示即為帶有基本RS 觸發(fā)器的校時(shí)電路。

三、元器件

1.實(shí)驗(yàn)中所需的器材 單刀雙擲開關(guān)4 個(gè).5V 電源.共陰七段數(shù)碼管 6 個(gè).74LS90D 集成塊 6 塊.74HC00D 6個(gè) LM555CM 1個(gè) 電阻 6個(gè) 10uF 電容 2個(gè)

2.芯片內(nèi)部結(jié)構(gòu)及引腳圖

圖2 LM555ＣＭ集成塊

圖3 74LS90D集成塊

五、各功能塊電路圖

1秒脈沖發(fā)生器主要由555 定時(shí)器和一些電阻電容構(gòu)成，原理是利用555 定時(shí)器的特性，通過電容的充放電使VC 在高、低電平之間轉(zhuǎn)換。其中555 定時(shí)器的高、低電平的門閥電壓分別是2/3VCC 和1/3VCC電容器充電使VC 的電壓大于2/3VCC 則VC 就為高電平，然

而由于反饋?zhàn)饔糜謺?huì)使電容放電。當(dāng)VC 小于1/3VCC 時(shí)，VC 就為低電平。同樣由于反饋?zhàn)饔糜謺?huì)使電容充電。通過555 定時(shí)器的這一性質(zhì)我們就可以通過計(jì)算使他充放電的周期剛好為1S這樣我們就會(huì)得到1HZ 的信號(hào)。其中555 定時(shí)器的一些功能對照后面目錄。其中 555 定時(shí)器組成的脈沖發(fā)生器電路見附圖4.圖4 555 定時(shí)器組成的脈沖發(fā)生器

由于我們要得到1HZ 的信號(hào)，所以我們就可以通過555 定時(shí)器充放電一次所需的時(shí)間的公式。將那時(shí)間設(shè)為1S然后設(shè)定兩個(gè)電阻計(jì)算出另外那個(gè)電容值.在設(shè)定電阻值時(shí)我們要記住將電阻值設(shè)為比較常用的那種電阻值，得到的電容值也盡可能讓它是比較普遍使用 的。這樣就避免了在實(shí)際組裝過程中很難買到當(dāng)初設(shè)定的那電阻和計(jì)算出 的電容值。

在這次設(shè)定中我們設(shè)定的電阻值RA=10KΩ，RB=62kΩ，C=10uF 經(jīng)公式

f = 1.43 ÷【（RA + 2RB）×C 】 可得近似為1HZ。

2、利用一個(gè)LED 數(shù)碼管一塊74LS90D 連接成一個(gè)十進(jìn)制計(jì)數(shù)器，電路在晶振的作用下數(shù)碼管從0—9 顯示見圖5。

圖5、利用2 片74LS90D 芯片連接成一個(gè)六十進(jìn)制電路，電路可從0—59 顯示。第一片74LS90D芯片構(gòu)成10 進(jìn)制計(jì)數(shù)器，第二片74LS90D 芯片構(gòu)成6 進(jìn)制計(jì)數(shù)器。74LS90D 具有異步清零功能。

在第一片74ls90 構(gòu)成的十進(jìn)制計(jì)數(shù)器中，當(dāng)?shù)谑畟€(gè)脈沖來到時(shí)。此時(shí)他的四級觸發(fā)器的狀態(tài)為“1001”。這時(shí)他就會(huì)自動(dòng)清零。同時(shí)給第二片74ls90 構(gòu)成的6 進(jìn)制計(jì)數(shù)器進(jìn)一，第六個(gè)脈沖進(jìn)位到來時(shí)，此時(shí)第二片74ls90 芯片的觸發(fā)器的狀態(tài)為“0110”，這時(shí)QB,QC 均為高電平。將QB 與RO1 相連，將Ro2 與Qc 相連，就會(huì)進(jìn)行異步清零。如此循環(huán)就會(huì)構(gòu)成60 進(jìn)制計(jì)數(shù)器.見附圖6.圖6 十六進(jìn)制電路

4、利用2 片74LS90D 芯片構(gòu)成24 進(jìn)制計(jì)數(shù)器。一片構(gòu)成二進(jìn)制計(jì)數(shù)器，一片構(gòu)成四進(jìn)制計(jì)數(shù)器。由于74LS90D 芯片清零是由兩個(gè)清零端控制的，所以當(dāng)?shù)?4 個(gè)脈沖到來時(shí)，第一片74lLS90D芯片的Qc 為高電平。第二片74LS90D 芯片的Qb 為高電平，讓第一片74LS90D 芯片的Qc 與兩片芯片的Ro1 相連.讓第二片74ls90 芯片的QB 與兩片芯片的Ro2 相連。當(dāng)?shù)?4 個(gè)脈沖到來時(shí)就會(huì)進(jìn)行異步清零。如此循環(huán)就會(huì)構(gòu)成24 進(jìn)制計(jì)數(shù)器。見附圖7.圖7 24進(jìn)制電路

5、數(shù)字鐘電路由于秒信號(hào)的精確性和穩(wěn)定性不可能坐到完全準(zhǔn)確無誤，又因?yàn)殡娐分衅渌脑驍?shù)字鐘總會(huì)產(chǎn)生走時(shí)誤差的現(xiàn)象。所以，電路中就應(yīng)該有校準(zhǔn)時(shí)間功能的電路。在這次設(shè)計(jì)中教時(shí)電路用的是一個(gè)RS 基本觸發(fā)器的單刀雙置開關(guān)，每搬動(dòng)開關(guān)一次產(chǎn)生一個(gè)計(jì)數(shù)脈沖.實(shí)現(xiàn)校時(shí)功能。見附圖8。

7、利用兩個(gè)六十進(jìn)制和一個(gè)二十四進(jìn)制連接成一個(gè)時(shí)、分、秒都會(huì)進(jìn)位的電路總圖。見附圖8

圖8 總電路圖

六、心得體會(huì)

在這次設(shè)計(jì)中我們深深地體會(huì)到了理論跟實(shí)踐的不同，理論學(xué)的再好不會(huì)動(dòng)手那也只能是紙上談兵。我們了解了集成電路芯片的型號(hào)命名規(guī)律，懂得了沒有某種芯片時(shí)的替代方法，以及在網(wǎng)上查找電子電路資料的方法，掌握了各芯片的邏輯功能及使用方法，進(jìn)一步熟悉了集成電路的引腳安排，掌握了數(shù)字鐘的設(shè)計(jì)方法，明白了數(shù)字鐘的組成原理以及工作原理。掌握了計(jì)數(shù)器的工作原理，以及計(jì)數(shù)器進(jìn)制的組成方法和級聯(lián)方法，實(shí)現(xiàn)了一次理論指導(dǎo)實(shí)踐、理論向?qū)嵺`過渡的跨越，雖然期間遇到一些困難，但這些困難卻增強(qiáng)了我們分析問題、解決問題的能力，使我們以后不僅只學(xué)習(xí)書本中的理論知識(shí)，而且知道學(xué)以致用，動(dòng)過動(dòng)手實(shí)踐是我們對書本中的理論知識(shí)掌握地跟牢固、理解地跟深刻，這對我們今后的工作及學(xué)習(xí)有積極的影響。這次課程設(shè)計(jì)不僅再次復(fù)習(xí)了數(shù)字電子和模擬電子,而且讓我對于芯片的使用更加了解。增加了我的動(dòng)手操作能力，加深了對該軟件的了解。這就是這次課程設(shè)計(jì)的成果，相信這些實(shí)際的操作經(jīng)驗(yàn)會(huì)是我們以后的寶貴財(cái)富。

第三篇：模擬電子技術(shù)設(shè)計(jì)制作流程

模擬電子技術(shù)設(shè)計(jì)制作流程

1、選題：每班學(xué)生分十個(gè)小組組，設(shè)組長一名，統(tǒng)一管理本組人員。每個(gè)小組

只能選擇一個(gè)題目。每班每個(gè)題目選擇個(gè)數(shù)不能超過3個(gè)。完成選題后將組長和小組姓名交給學(xué)習(xí)委員，由學(xué)習(xí)委員統(tǒng)一交輔導(dǎo)老師。

2、準(zhǔn)備過程：

（1）每個(gè)小組完成選題后，要對電路進(jìn)行仿真和理論講解，最終要給教師演示

仿真（仿真軟件可選用multisim或proteus），制作pcb版圖（使用protel軟件）和說明電路工作原理。

（2）每個(gè)小組在研究明白電路工作原理后，由組長上交元件清單并領(lǐng)取。

（3）焊接制作。

（4）調(diào)試電路。

3、驗(yàn)收環(huán)節(jié)：

（1）驗(yàn)收過程中，產(chǎn)品應(yīng)該能實(shí)現(xiàn)電路的主要功能。

（2）完成電子設(shè)計(jì)報(bào)告。電子設(shè)計(jì)報(bào)告中應(yīng)該說明：設(shè)計(jì)任務(wù)，電路原理框圖，電路原理，元件參數(shù)說明，電子制作心得，最后附整體電路圖和PCB版圖。

4、說明：

（1）電子制作是模擬電子實(shí)驗(yàn)課程的重要組成部分，和實(shí)驗(yàn)成績掛鉤。

（2）完成電子制作是模擬電子實(shí)驗(yàn)課程及格的先決條件。所有未完成的小組模

電實(shí)驗(yàn)成績將被判為不及格。

（3）寫作部分要求大家按照一定格式，格式隨后公布。

2011.6.1

第四篇：數(shù)字電子鐘實(shí)驗(yàn)報(bào)告

本科實(shí)驗(yàn)報(bào)告

學(xué)號(hào)： 指導(dǎo)教師：

2016年7月19日

課程名稱：

姓名： 院系： 專業(yè)：

電子電路安裝與調(diào)試 陳肖葦、李曉杰、張晨靖 信息與電子工程學(xué)院 電子科學(xué)與技術(shù) 3140104544 王子立

實(shí)驗(yàn)報(bào)告

課程名稱：電子電路安裝與調(diào)試指導(dǎo)老師：王子立成績：______________ 實(shí)驗(yàn)名稱：多功能數(shù)字鐘的設(shè)計(jì)與制作實(shí)驗(yàn)類型：設(shè)計(jì)型同組成員：

一、實(shí)驗(yàn)?zāi)康暮鸵?/p>

實(shí)驗(yàn)?zāi)康模?/p>

1.學(xué)習(xí)并掌握中規(guī)模集成電路設(shè)計(jì)制作數(shù)字電路系統(tǒng)的方法，裝調(diào)技術(shù)和數(shù)字鐘的功能擴(kuò)展電路的設(shè)計(jì)。

2.熟悉集成電路的使用方法。實(shí)驗(yàn)要求：

1.選用74系列或COMS系列中規(guī)模集成電路，LED數(shù)碼顯示器為主要器件設(shè)計(jì)并制作一多功能數(shù)字電子鐘，要求具有如下功能：

①基本功能：以數(shù)字形式顯示時(shí)、分、秒的時(shí)間，小時(shí)的顯示為“12”翻“1”，手動(dòng)快校時(shí)。

②擴(kuò)展功能：仿廣播電臺(tái)整點(diǎn)報(bào)時(shí)，報(bào)整點(diǎn)時(shí)數(shù)，定時(shí)控制（時(shí)間自定）。自行設(shè)計(jì)電路，至少實(shí)現(xiàn)其中兩個(gè)擴(kuò)展功能，電路形式盡可能不與前述電路相同。

2.設(shè)計(jì)與制作要求

①擬定數(shù)字電子鐘電路的組成框圖，要求電路的基本功能與擴(kuò)展功能同時(shí)實(shí)現(xiàn)，使用的器件要盡量少、成本低。

②設(shè)計(jì)、仿真、制作各單元電路，要求器件布局合理、美觀，便于級聯(lián)與調(diào)試。③測試數(shù)字電子鐘系統(tǒng)的邏輯功能，同時(shí)滿足基本功能與擴(kuò)展功能的要求。

④畫出數(shù)字鐘系統(tǒng)的整機(jī)邏輯電路圖，設(shè)計(jì)印制電路板，要求器件布局合理，布線整齊、美觀。

⑤安裝并調(diào)試整個(gè)數(shù)字電子鐘。

二、實(shí)驗(yàn)內(nèi)容和原理

實(shí)驗(yàn)內(nèi)容：

1.設(shè)計(jì)主體電路，完成基本功能：以數(shù)字形式顯示時(shí)、分、秒的時(shí)間，小時(shí)的顯示為“12”翻“1”，手動(dòng)快校時(shí)。

2.設(shè)計(jì)擴(kuò)展電路，完成擴(kuò)展功能：仿廣播電臺(tái)整點(diǎn)報(bào)時(shí)，報(bào)整點(diǎn)時(shí)數(shù)，定時(shí)控制（時(shí)間自定）。

3.仿真各單元電路。4.制作PCB板并印刷電路。5.焊接電路板并調(diào)試。實(shí)驗(yàn)原理：

1.數(shù)字電子鐘電路原理

數(shù)字電子鐘實(shí)際上是一個(gè)對標(biāo)準(zhǔn)頻率（1Hz）進(jìn)行計(jì)數(shù)的電路，主要由基準(zhǔn)頻率源、分頻器、計(jì)數(shù)器、譯碼顯示驅(qū)動(dòng)器、數(shù)字顯示器和校準(zhǔn)電路等組成?；鶞?zhǔn)頻率源是數(shù)字電子鐘的核心，它產(chǎn)生一個(gè)矩形波時(shí)間基準(zhǔn)信號(hào)，其頻率精度和穩(wěn)定性決定了計(jì)時(shí)的精度。分頻器采用計(jì)數(shù)器實(shí)現(xiàn)，以得到1秒（即頻率1Hz）的標(biāo)準(zhǔn)秒信號(hào)脈沖。在計(jì)數(shù)器電路中，對秒、分計(jì)數(shù)采用60進(jìn)制的計(jì)數(shù)器，對時(shí)計(jì)數(shù)器采用12翻1 的計(jì)數(shù)器。譯碼器采用BCD碼七段譯碼顯示驅(qū)動(dòng)器。顯示器采用LED七段數(shù)碼管。

整個(gè)數(shù)字電路系統(tǒng)的原理如圖2.1所示，分為主體電路和擴(kuò)展電路兩大部分。其中主體電路完成數(shù)字鐘的基本功能，擴(kuò)展電路實(shí)現(xiàn)數(shù)字鐘的擴(kuò)展功能。

圖2.1多功能數(shù)字鐘系統(tǒng)組成框圖

該系統(tǒng)的工作原理是：由振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，經(jīng)分頻器輸出標(biāo)準(zhǔn)脈沖信號(hào)。秒計(jì)數(shù)器滿60后想分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60或向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“12翻1”規(guī)律計(jì)數(shù)。計(jì)數(shù)器的輸出經(jīng)譯碼器送顯示器。計(jì)時(shí)出現(xiàn)誤差時(shí)可以用校時(shí)電路進(jìn)行校時(shí)、校分。擴(kuò)展電路必須在主體電路正常運(yùn)行的情況下才能進(jìn)行功能擴(kuò)展。

2.主體電路原理 ①振蕩器

振蕩器是數(shù)字鐘的核心。振蕩器頻率的精確度及穩(wěn)定度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，通常選用石英晶體構(gòu)成振蕩器電路。一般來說，振蕩器的頻率越高，計(jì)時(shí)精度越高。

由于石英晶體振蕩器的輸出頻率較高，為了得到1Hz的秒信號(hào)，需要對振蕩器的輸出信號(hào)進(jìn)行分頻。通常用計(jì)數(shù)器實(shí)現(xiàn)分頻，一般用多級二進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)。

圖2.2為時(shí)鐘專用集成電路（CD4060）的晶體振蕩電路及分頻電路，取晶振的頻率為32768Hz，該電路內(nèi)部含有一個(gè)振蕩電路和一個(gè)14級2分頻電路，使用非常方便。在他的輸出端可以得到2Hz的標(biāo)準(zhǔn)脈沖和其他高頻信號(hào)。2Hz再經(jīng)過一個(gè)D觸發(fā)器二分頻后得到1Hz的秒信號(hào)。

圖2.2 用CD4060構(gòu)成的電子鐘振蕩與分頻電路

如果精度要求不高，也可以采用由集成邏輯門與RC組成的時(shí)鐘源振蕩器，或由集成定時(shí)器555與RC組成的多諧振蕩器。選用555構(gòu)成的多諧振蕩器，設(shè)振蕩頻率f0=103Hz，電路參數(shù)如圖2.3所示：

圖2.3 555構(gòu)成的振蕩器

②分頻器

分頻器的功能主要有兩個(gè)：一是產(chǎn)生標(biāo)準(zhǔn)秒脈沖信號(hào)，二是提供功能擴(kuò)展電路所需要的信號(hào)，如仿電臺(tái)報(bào)時(shí)用的1kHz的高音頻信號(hào)和500Hz的低音頻信號(hào)等。選用3片中規(guī)模集成電路計(jì)數(shù)器74LS90可以完成上述功能，因?yàn)槊科?/10分頻，3片級聯(lián)則可以獲得所需要的頻率信號(hào)，即第一片的Q0端輸出頻率為500Hz，第二片的Q3端輸出為10Hz，第三片的Q3端輸出為1Hz。

③時(shí)分秒計(jì)數(shù)器

時(shí)間計(jì)數(shù)單元有時(shí)計(jì)數(shù)、分計(jì)數(shù)和秒計(jì)數(shù)三個(gè)部分。分和秒都是模M=60的計(jì)數(shù)器，輸出為兩位的BCD嘛，其計(jì)數(shù)規(guī)律為00→01→?→58→59→00→?。選用74LS92作為十位計(jì)數(shù)器，74LS90作為個(gè)位計(jì)數(shù)器，再將他們級聯(lián)組成模數(shù)M=60的計(jì)數(shù)器。

也可以選用10進(jìn)制計(jì)數(shù)器，無需進(jìn)制轉(zhuǎn)換，只需要將Q0和CP1’相連即可。CP0’與脈沖輸入信號(hào)相連，Q3可作為向上的進(jìn)位信號(hào)與秒的十位計(jì)數(shù)電路CP0’相連，電路連接如圖2.4所示：

圖2.4 十進(jìn)制計(jì)數(shù)器電路

秒十位計(jì)數(shù)電路為6進(jìn)制計(jì)數(shù)器，需要進(jìn)制轉(zhuǎn)換。10進(jìn)制計(jì)數(shù)器轉(zhuǎn)換為6進(jìn)制計(jì)數(shù)器的電路如圖2.5所示，Q2、Q1通過與門與1清零端R相連，實(shí)現(xiàn)6進(jìn)制轉(zhuǎn)換，與門的輸出同時(shí)還作為向上的進(jìn)位信號(hào)與分個(gè)位計(jì)數(shù)電路CP0’相連。

圖2.5 十進(jìn)制-六進(jìn)制計(jì)數(shù)器轉(zhuǎn)換電路

分計(jì)數(shù)器與秒計(jì)數(shù)器設(shè)計(jì)相同。

時(shí)計(jì)數(shù)器是一個(gè)12翻1的特殊進(jìn)制計(jì)數(shù)器，即當(dāng)數(shù)字中運(yùn)行到12時(shí)59分59秒時(shí)，秒的個(gè)位計(jì)數(shù)器再輸入一個(gè)秒脈沖后，數(shù)字鐘應(yīng)自動(dòng)顯示為01時(shí)00分00秒，實(shí)現(xiàn)日常生活中習(xí)慣用的計(jì)時(shí)規(guī)律。選用74LS191和74LS74，其電路原理見圖2.6：

圖2.6 時(shí)計(jì)數(shù)器

74LS191是帶異步置數(shù)端的16進(jìn)制可逆計(jì)數(shù)器，設(shè)計(jì)成0-9的10進(jìn)制加法器和2→1的減法計(jì)數(shù)器，用它做1-9的計(jì)數(shù)何從12→1的減法計(jì)數(shù)。74LS74是D觸發(fā)器，用作時(shí)十位計(jì)數(shù)。

工作過程：74LS191從0開始計(jì)數(shù)，到第九個(gè)技術(shù)脈沖過后，其輸出為1010，與非門G1輸出低電平，計(jì)數(shù)器異步置零，與非門G1又回到高電平。與非門G1回到高電平的瞬間（上升沿），74LS74觸發(fā)器被置1，完成9-10的進(jìn)位過程。第十一、十二個(gè)脈沖過后計(jì)數(shù)狀態(tài)分比為10001/10010，這時(shí)與非門G2輸出低電平，計(jì)數(shù)控制端為高電平74LS191被設(shè)置為減法計(jì)數(shù)器，第十三個(gè)脈沖到來是74LS191的狀態(tài)由0010轉(zhuǎn)變?yōu)?001.這時(shí)，與非門G3的兩輸入端都為高電平，輸出變?yōu)榈碗娖?，使D觸發(fā)器清零，整個(gè)計(jì)數(shù)器的狀態(tài)為00001，完成了從12→1的狀態(tài)轉(zhuǎn)換。同時(shí)計(jì)數(shù)器74LS191的控制端又恢復(fù)為低電平，重新開始下一個(gè)12的計(jì)數(shù)周期。

④譯碼、驅(qū)動(dòng)及顯示電路

各計(jì)數(shù)單元的計(jì)數(shù)器實(shí)現(xiàn)了對時(shí)間的累計(jì)，并分別從Q0-Q3端以BCD碼的形式輸出，譯碼驅(qū)動(dòng)顯示電路是將計(jì)數(shù)器的輸出數(shù)碼轉(zhuǎn)換為數(shù)碼顯示器所需要的邏輯并驅(qū)動(dòng)顯示器進(jìn)行顯示。圖2.7是使用CD4511作為譯碼驅(qū)動(dòng)電路，選用LED數(shù)碼管作為顯示器。CD4511是CMOS BCD碼到7段鎖存、譯碼、驅(qū)動(dòng)電路，它可以直接驅(qū)動(dòng)共陰極LED，圖中電阻器限流的作用，其阻值應(yīng)根據(jù)電源電壓來決定，一般限制LED數(shù)碼管每段筆畫10mA左右。

圖2.7 譯碼、驅(qū)動(dòng)及顯示電路

⑤時(shí)分校正電路

當(dāng)數(shù)字鐘剛接通電源或計(jì)時(shí)出現(xiàn)誤差時(shí)，需要校正時(shí)間，校時(shí)是數(shù)字鐘應(yīng)具備的基本功能。一般電子鐘都有時(shí)、分、秒等校時(shí)功能。

對校時(shí)電路的要求是：在小時(shí)校正的時(shí)候不影響分和秒的正常計(jì)數(shù)，在分校正時(shí)不影響小時(shí)和秒的正常計(jì)數(shù)。校時(shí)方法有快校時(shí)和慢校時(shí)兩種：快校時(shí)通過開關(guān)控制，使計(jì)數(shù)器會(huì)1Hz的校時(shí)脈沖計(jì)數(shù)，慢校時(shí)用手動(dòng)產(chǎn)生單脈沖作為校時(shí)脈沖。圖2.8為校時(shí)分電路，它是由基本RS觸發(fā)器和與非門組成，基本RS觸發(fā)器的功能是產(chǎn)生單脈沖，防止抖動(dòng)。其中K為校正用的控制開關(guān)。校正脈沖采用1Hz的秒信號(hào)，當(dāng)K處于圖示位置時(shí)，與非門G1輸出高電平，基本RS觸發(fā)器處于1狀態(tài)，這是數(shù)字鐘正常工作，來自分或秒的進(jìn)位信號(hào)能進(jìn)入時(shí)或分計(jì)數(shù)器。撥動(dòng)開關(guān)K時(shí)，與非門G2輸出高電平，基本RS觸發(fā)器處于0狀態(tài)，這時(shí)數(shù)字鐘處于校正狀態(tài)，秒信號(hào)可以直接進(jìn)入計(jì)數(shù)器，而進(jìn)位信號(hào)被阻止，因而能夠較快地校正相應(yīng)計(jì)數(shù)器的計(jì)數(shù)值。校準(zhǔn)后將校正開關(guān)K薄回原位，數(shù)字鐘繼續(xù)進(jìn)行正常的計(jì)數(shù)工作。如果校時(shí)脈沖改由單位脈沖產(chǎn)生器提供，則可以進(jìn)行慢校時(shí)。

圖2.8 時(shí)分校正電路

3.功能擴(kuò)展電路 ①仿廣播電臺(tái)整點(diǎn)報(bào)時(shí)電路

一般數(shù)字電子鐘都具備整點(diǎn)報(bào)時(shí)的功能，及在時(shí)間到達(dá)整點(diǎn)前數(shù)秒鐘內(nèi)數(shù)字鐘會(huì)自動(dòng)發(fā)出聲響報(bào)時(shí)。報(bào)時(shí)方式是發(fā)出連續(xù)的或者有節(jié)奏的音頻信號(hào)，較復(fù)雜的也可以是實(shí)時(shí)語音提示。仿廣播電臺(tái)整點(diǎn)報(bào)時(shí)是在整點(diǎn)前數(shù)秒內(nèi)開始報(bào)時(shí)，響1秒停1秒共5聲，前4聲低音，最后1聲高音。電路功能要求：每當(dāng)數(shù)字鐘計(jì)時(shí)快要到正點(diǎn)時(shí)發(fā)出聲響，通常按照4低音1高音的順序發(fā)出間斷聲響，以最后一聲高音結(jié)束的時(shí)刻為整點(diǎn)時(shí)刻。

設(shè)4聲低音（約500Hz）分別發(fā)生在59分的51秒、53秒、55秒和57秒，最后一聲高音（約1kHz）發(fā)生在59分59秒，它們的持續(xù)時(shí)間為1秒，如下表所示： CP（秒）

00 Q3S1 0 0 0 0 0 0 0 0 1 1 0

Q2S1 0 0 0 0 1 1 1 1 0 0 0

Q1S1 0 0 1 1 0 0 1 1 0 0 0

Q0S1 0 1 0 1 0 1 0 1 0 1 0

功能 低音 停 低音 停 低音 停 低音 停 高音 停

當(dāng)Q3S1=0時(shí)鳴低音，當(dāng)Q3S1=1時(shí)鳴高音。

只有當(dāng)十位的（Q2Q0）M2=11，分個(gè)位的（Q3Q0）M1=11，秒十位的（Q2Q0）S2=11以及秒個(gè)位的Q0S2=1時(shí)，音響電路才能工作。

②定時(shí)控制電路

數(shù)字鐘在制定的時(shí)刻發(fā)出信號(hào)，或驅(qū)動(dòng)音響電路“鬧時(shí)”，或?qū)δ逞b置的電源進(jìn)行接通或斷開控制，不管是鬧時(shí)還是控制，都要求時(shí)間準(zhǔn)確，即信號(hào)的開始時(shí)刻與持續(xù)時(shí)間必須滿足規(guī)定的要求。

例：要求上午7時(shí)59分發(fā)出鬧時(shí)信號(hào)，持續(xù)時(shí)間為1min。7時(shí)59對應(yīng)的時(shí)個(gè)位計(jì)數(shù)器狀態(tài)0111，分十位計(jì)數(shù)器狀態(tài)0101，分個(gè)位計(jì)時(shí)器狀態(tài)1001.若將上述計(jì)數(shù)器輸出為1的所有輸出端經(jīng)過與門電路控制音響電路，可以使音響電路正好在7點(diǎn)59響，持續(xù)1min后停響。實(shí)現(xiàn)的電路如圖2.9所示：

圖2.9鬧時(shí)電路

有圖可見到達(dá)時(shí)刻時(shí)，音響電路的晶體管導(dǎo)通，揚(yáng)聲器發(fā)出1kHz的聲音，持續(xù)1min后晶體管因?yàn)檩斎攵藶?而截至，電路停鬧。

③報(bào)整點(diǎn)時(shí)數(shù)電路

報(bào)整點(diǎn)時(shí)數(shù)電路功能：每當(dāng)數(shù)字鐘計(jì)時(shí)到整點(diǎn)時(shí)發(fā)出音響，且?guī)c(diǎn)響幾聲，實(shí)現(xiàn)這一功能的電路主要由以下幾部分組成：

①減法計(jì)數(shù)器：完成幾點(diǎn)響幾聲的功能，即從小時(shí)計(jì)數(shù)器的整點(diǎn)開始進(jìn)行減法計(jì)數(shù)，直到零為止。

編碼器：將小時(shí)計(jì)數(shù)器的5個(gè)輸出端Q4、Q3、Q2、Q1、Q0按照12翻1的編碼要求轉(zhuǎn)換為減法計(jì)數(shù)器的4個(gè)輸入端D3、D2、D1、D0所需的BCD碼。

③邏輯控制電路：控制減法計(jì)數(shù)器的清零與置數(shù)，控制報(bào)時(shí)音響電路的輸入信號(hào)。根據(jù)以上要求，采用過了如圖2.10的報(bào)整點(diǎn)時(shí)數(shù)的電路。

圖2.10自動(dòng)報(bào)整點(diǎn)時(shí)數(shù)的電路

編碼器是由與非門實(shí)現(xiàn)的組合邏輯電路，其輸出端的邏輯表達(dá)式由5變量的卡諾圖可得： D0=Q0

D1=((Q4’Q1)’·(Q1Q4)’)’ D2=(Q2’·(Q4Q1)’)’ D3=(Q3’Q4’)’

減法計(jì)數(shù)器選用74LS191，個(gè)控制端的作用如下：LD’為置數(shù)端，當(dāng)LD’=1時(shí)將小時(shí)計(jì)數(shù)器輸出的數(shù)據(jù)經(jīng)數(shù)據(jù)輸入端D0D1D2D3置入，CP0’為溢出負(fù)脈沖輸出端，當(dāng)減計(jì)數(shù)到0時(shí)，CP0’輸出一個(gè)負(fù)脈沖，U’/D為加減控制器。U’/D=1做減法計(jì)數(shù)。

邏輯控制電路由D觸發(fā)器74LS74與多級與非門組成。電路的工作原理是：接通電源后按出發(fā)開關(guān)S，使D觸發(fā)器清零。該清零脈沖有兩個(gè)作用，一是使74LS191的置數(shù)端LD’=0，即將此時(shí)對應(yīng)的小時(shí)計(jì)數(shù)器輸出的整點(diǎn)時(shí)數(shù)置入74LS191，二是封鎖1kHz的音頻信號(hào)，使音響電路無輸入脈沖而停止發(fā)聲。當(dāng)分十位計(jì)數(shù)器的進(jìn)位脈沖的上升沿來到時(shí)，小時(shí)計(jì)數(shù)器加1，新的小時(shí)數(shù)被置入74LS191，進(jìn)位脈沖的上升沿同時(shí)又使74LS191的狀態(tài)翻轉(zhuǎn)，輸出高電平，經(jīng)G2、G3延時(shí)后使LD’=1，此時(shí)74LS191進(jìn)行減法計(jì)數(shù)技術(shù)脈沖由1Hz秒信號(hào)提供。秒信號(hào)低電平時(shí)音響電路發(fā)出1kHZ聲音，秒信號(hào)高電平時(shí)停響。當(dāng)減法計(jì)數(shù)到0時(shí)，74LS191的CP0’會(huì)輸出一個(gè)負(fù)脈沖，使D觸發(fā)器的觸發(fā)信號(hào)回到0，單觸發(fā)器的狀態(tài)保持不變，當(dāng)74LS191的CP0’結(jié)束負(fù)脈沖回到高電平時(shí)，因此時(shí)分進(jìn)位信號(hào)仍為高電平，經(jīng)與非門G1和非門后產(chǎn)生一個(gè)上升沿，使D觸發(fā)器翻轉(zhuǎn)到0狀態(tài)，74LS191又回到置數(shù)狀態(tài)。

如果出現(xiàn)某些整點(diǎn)數(shù)不準(zhǔn)確，主要原因是邏輯控制電路中的與非門延時(shí)時(shí)間不夠，產(chǎn)生了競爭冒險(xiǎn)現(xiàn)象，可以適當(dāng)增加與非門的級數(shù)或接入小電容進(jìn)行延時(shí)。

三、主要儀器設(shè)備

裝有AD、Proteus軟件的電腦，各類元件，鑷子，焊錫，電烙鐵等

四、操作方法和實(shí)驗(yàn)步驟

1.實(shí)驗(yàn)電路的設(shè)計(jì)：

①由圖2.1所示的數(shù)字鐘系統(tǒng)組成框圖，按照信號(hào)的流向分級安裝，逐級級聯(lián)。②級聯(lián)時(shí)如果出現(xiàn)時(shí)序配合不同步或尖峰脈沖干擾，引起邏輯混亂，可以增加多級邏輯門來延時(shí)，如果顯示字符變化很快，模糊不清，可能由于電源電流的跳變引起，可以在集成電路器件的電流端Vcc加退耦濾波電容。

③畫數(shù)字鐘的主題邏輯電路圖。經(jīng)過聯(lián)調(diào)并糾正設(shè)計(jì)方案中的錯(cuò)誤和不足，再測試電路的邏輯功能是否滿足設(shè)計(jì)要求，最后畫出滿足設(shè)計(jì)要求的總體邏輯電路圖。

2.實(shí)驗(yàn)電路的仿真

①在Proteus軟件中繪制電路圖。

②依次進(jìn)行主體電路和各擴(kuò)展電路的功能仿真，觀察各電路模塊的功能是否滿足需求，必要時(shí)在關(guān)鍵節(jié)點(diǎn)添加示波器探針觀察電路的波形情況。根據(jù)仿真結(jié)果對電路進(jìn)行適當(dāng)?shù)恼{(diào)整。

3.PCB板的繪制 4.實(shí)驗(yàn)電路的裝調(diào)

五、設(shè)計(jì)方案及仿真分析

1.實(shí)驗(yàn)電路的設(shè)計(jì)： ①主體電路

圖5.1主體電路

圖5.2 振蕩器

圖5.3 計(jì)數(shù)器

圖5.3 譯碼顯示

②擴(kuò)展電路

圖5.4 正點(diǎn)報(bào)時(shí)

圖5.5仿廣播電臺(tái)正點(diǎn)報(bào)時(shí)

圖5.6 定時(shí)控制

圖5.7 音響電路

圖5.8 電源電路

2.實(shí)驗(yàn)電路的仿真： ①計(jì)時(shí)顯示功能

起初仿真發(fā)現(xiàn)小時(shí)、分、秒的數(shù)字都能夠正常顯示，且分、秒為60進(jìn)制，但小時(shí)信號(hào)出現(xiàn)滿7復(fù)0的狀況，即狀態(tài)為0→1→2→3→4→5→6→7→10→11→12。此時(shí)我們的局部電路如圖5.9所示：

圖5.9 原小時(shí)計(jì)數(shù)顯示電路 當(dāng)H11=1，H13=1即Q3Q2Q1Q0=1010，U2進(jìn)行置零操作，但觀察仿真發(fā)現(xiàn)Q3Q2Q1Q0= 0111即置零。我們將H11、H12、H13和LD信號(hào)添加到示波器中觀察到波形如圖5.11所示。

圖5.10 添加示波器

圖5.11 波形顯示

結(jié)合數(shù)碼管顯示發(fā)現(xiàn)，當(dāng)數(shù)字從7將要變成8時(shí)，H13和LD都出現(xiàn)了跳變，H13原本應(yīng)當(dāng)從0狀態(tài)變?yōu)?狀態(tài)并保持一段時(shí)間但實(shí)際上H13從0變?yōu)?后又迅速跳回0，導(dǎo)致電路計(jì)數(shù)器被置0。

結(jié)合這一現(xiàn)象，我們分析原因?yàn)椋?dāng)H13從0狀態(tài)變成1狀態(tài)時(shí)，H10、H11和H12也同時(shí)從1狀態(tài)變成0，由于電路的延遲，以及計(jì)數(shù)器采用異步置數(shù)，導(dǎo)致跳變現(xiàn)象的產(chǎn)生。因此，我們將原本輸入為H11、H13的與非門U18改為輸入為H10’、H11、H12’、H13的四輸入與非門，然后再進(jìn)行仿真，發(fā)現(xiàn)功能可正常實(shí)現(xiàn)。

圖5.12 修改后局部電路

②時(shí)間校準(zhǔn)功能

對電路進(jìn)行快速時(shí)間校準(zhǔn)功能的仿真，發(fā)現(xiàn)當(dāng)校時(shí)開關(guān)下按時(shí)，小時(shí)數(shù)會(huì)升高，實(shí)現(xiàn)小時(shí)校準(zhǔn)；當(dāng)校分開關(guān)下按時(shí)，分鐘數(shù)會(huì)升高，實(shí)現(xiàn)分鐘校準(zhǔn)，時(shí)間校準(zhǔn)功能正常。

③正點(diǎn)報(bào)時(shí)功能

圖5.13 音響電路示波器

如圖5.13將示波器探針放置在音響電路上，觀察當(dāng)整點(diǎn)來臨時(shí)，示波器顯示的波形情況。圖5.14所示是4時(shí)來臨時(shí)，音響發(fā)出4聲提示音的波形。另外選取其他若干整時(shí)數(shù)，均能實(shí)現(xiàn)正點(diǎn)報(bào)時(shí)功能。

圖5.14正點(diǎn)報(bào)時(shí)

④仿廣播電臺(tái)報(bào)時(shí)功能

圖5.15仿廣播電臺(tái)報(bào)時(shí)

觀察整點(diǎn)即將來臨時(shí)音響的波形顯示，發(fā)現(xiàn)在整點(diǎn)前10s開始報(bào)時(shí)，并從揚(yáng)聲器中聽出先報(bào)四聲低音再報(bào)一聲高音，更改若干整點(diǎn)數(shù)功能均能正常實(shí)現(xiàn)。

⑤定時(shí)控制

圖5.16 定時(shí)控制

利用撥碼開關(guān)設(shè)定好定時(shí)的小時(shí)數(shù)和分鐘數(shù)，仿真發(fā)現(xiàn)到達(dá)定時(shí)時(shí)間時(shí)揚(yáng)聲器開始發(fā)出提示音，聲音持續(xù)一分鐘，更換若干定時(shí)時(shí)間再次測試，發(fā)現(xiàn)定時(shí)控制功能都能夠正常實(shí)現(xiàn)。

⑥電源電路

圖5.15 電源電路

3.PCB板的繪制

最終設(shè)計(jì)完成的PCB版如下：

圖5.16 電路整體設(shè)計(jì)

電路排版的整體設(shè)計(jì)理念是將電源以及指示燈放在右上角，通電的同時(shí)即可檢驗(yàn)電路是否能工作以及電源電路是否正常工作，同時(shí)，將整塊電路中的用戶交互界面，即時(shí)間顯示界面和按鈕操作界面分別置于電路板的上下兩側(cè)，其中，將時(shí)間顯示界面放在最上方，方便觀察和調(diào)試，將按鈕操作界面放在電路板的最下方，方面用戶操作；至于其他的功能模塊，則放在電路板的中間部分，并按功能相關(guān)的原則進(jìn)行排版。

電路布線的整體設(shè)計(jì)理念是在電路板的一周布上一圈的電源線和地線，當(dāng)有需要時(shí)直接橫向延伸進(jìn)去進(jìn)行連接；電路的其它部分則采取自動(dòng)布線然后手動(dòng)進(jìn)行調(diào)整的方法。

下面，將針對電路中的關(guān)鍵模塊進(jìn)行詳細(xì)的介紹。

圖5.17 電源電路

上圖為電源電路，將8~12V的直流電接在JP1上，若電源正常工作，則電源指示燈LED被點(diǎn)亮，同時(shí)經(jīng)過7805輸出5V穩(wěn)壓；其中四個(gè)電容C11，C12，C13，C14起到濾波的作用，用來穩(wěn)定穩(wěn)壓器輸出的電壓。

圖5.18 晶振電路 上圖為晶振電路，其中32468為頻率為32.768KHz的晶體振蕩器，U1是14次分頻的分頻器，晶振的輸出信號(hào)經(jīng)過U1產(chǎn)生一個(gè)1KHz的信號(hào)和一個(gè)2Hz的信號(hào)，其中2Hz的信號(hào)再次經(jīng)過分頻產(chǎn)生1Hz的信號(hào)，當(dāng)作計(jì)數(shù)器的時(shí)鐘。

圖5.19 數(shù)字鐘主體部分

上圖為數(shù)字鐘的主體部分從上到下分別是共陰數(shù)碼管顯示器，分壓限流電阻，顯示譯碼器和16進(jìn)制計(jì)數(shù)器。首先由16進(jìn)制計(jì)數(shù)器由1Hz信號(hào)進(jìn)行計(jì)數(shù)和產(chǎn)生進(jìn)位，同時(shí)將狀態(tài)傳遞給顯示譯碼器4511，顯示譯碼器4511將計(jì)數(shù)器傳遞來的狀態(tài)進(jìn)行譯碼，輸出對應(yīng)的高電平信號(hào)，經(jīng)電阻分壓后，點(diǎn)亮對應(yīng)的共陰數(shù)碼管顯示器，即可實(shí)現(xiàn)電路的主體功能。

圖5.20 開關(guān)控制電路

上圖是我們的開關(guān)控制電路，左邊四個(gè)撥碼開關(guān)分別對應(yīng)小時(shí)的十位，小時(shí)的個(gè)位，分鐘的10位，分鐘的各位，用其對應(yīng)的二進(jìn)制代碼進(jìn)行控制。SW2是鬧鐘控制電路，其中僅開關(guān)1閉合，鬧鐘打開；僅開關(guān)2閉合，鬧鐘關(guān)閉；開關(guān)1和開關(guān)2同時(shí)斷開，芯片默認(rèn)高電平，鬧鐘打開；開關(guān)1和開關(guān)2同時(shí)閉合，則電源和地會(huì)短路，所以不能同時(shí)閉合。SW1是整點(diǎn)報(bào)時(shí)控制電路，當(dāng)開關(guān)1閉合時(shí)，整點(diǎn)報(bào)時(shí)功能使能，開關(guān)1打開，整點(diǎn)報(bào)時(shí)功能關(guān)閉。S1是小時(shí)電路的手動(dòng)快校時(shí)按鍵，S2為分鐘電路的手動(dòng)快校時(shí)按鍵。

4.電子鐘的安裝與調(diào)試 ①安裝電路 按照原理圖、PCB圖和板子上的元件名稱安裝、焊接電路，芯片先焊插座，方便出現(xiàn)問題時(shí)進(jìn)行修改。老師告知PCB板可能出現(xiàn)幾處錯(cuò)誤，因?yàn)樾薷脑r(shí)自動(dòng)布線把過孔取消了，因此幾根地線沒有連上。我們檢查PCB板與AD中的PCB圖連線，計(jì)劃用導(dǎo)線將沒連上的線連上，后來發(fā)現(xiàn)錯(cuò)誤已經(jīng)被修改。

②電源電路

安裝好電路后，在沒有裝芯片的情況下，測試電源電路是否正常。將直流電源調(diào)整為10V，限流在0.6A左右，按下OUTPUT，電源電路的指示LED燈亮，用萬用表測量輸出端的電壓，在5V左右，故電源電路正常工作。

③主體電路的調(diào)試

按照原理圖首先安裝CD4060芯片，測試振蕩電路是否正常。示波器探頭首先接CD4060的4腳，接地端接電源地，測得1kHz左右的方波信號(hào)。在將探頭接至5腳，測得500Hz左右的方波信號(hào)。在晶振處可以測得32.7KHz左右的信號(hào)(很遺憾忘記拍照記錄波形)。因此振蕩電路正常工作。

安裝所有的芯片，接通電源，電源電路指示燈亮，數(shù)碼管亮，顯示小時(shí)的兩個(gè)數(shù)碼管顯示18，顯示分鐘的兩個(gè)數(shù)碼管顯示88，顯示秒的兩個(gè)數(shù)碼管從零開始以1Hz的頻率計(jì)數(shù)。秒數(shù)碼管的變化說明秒計(jì)數(shù)正確，分鐘和小時(shí)則說明了我們在設(shè)計(jì)中忽略了自啟動(dòng)問題。通過校時(shí)、校分按鍵調(diào)節(jié)小時(shí)和分鐘數(shù)合適。

當(dāng)秒到“59”后，兩數(shù)碼管變?yōu)?，同時(shí)分鐘位加1，說明秒到分鐘的邏輯正確。

長按校分按鈕，可以看到兩個(gè)分鐘的數(shù)碼管顯示按60進(jìn)制以秒計(jì)數(shù)，到達(dá)59后小時(shí)加1，說明分鐘模塊正常工作。

長按校時(shí)按鈕，小時(shí)以1Hz頻率實(shí)現(xiàn)1→12計(jì)數(shù)，小時(shí)模塊正常工作。主體電路數(shù)字鐘正常工作。

在測試按鈕短按實(shí)現(xiàn)快校時(shí)時(shí)，發(fā)現(xiàn)短按校時(shí)按鈕，小時(shí)顯示有可能不變、或有可能亂跳，如從12跳到6跳到2；校分按鈕短按時(shí)有不變情況，在校分計(jì)數(shù)超過40后經(jīng)常直接置零；并且校分按鈕會(huì)影響到小時(shí)的顯示；長按時(shí)按鍵按下和松開時(shí)也會(huì)影響計(jì)數(shù)變化。這可能與按鍵開關(guān)的抖動(dòng)有關(guān)系；在測試過程中還發(fā)現(xiàn)PCB板的抖動(dòng)也會(huì)影響到數(shù)碼管顯示。開關(guān)防抖動(dòng)與上拉電阻與并聯(lián)電容組成的RC電路有關(guān)，所以通過改變電容電阻的值來增大RC電路的時(shí)間常數(shù)。我們把104的電容換成220uF的電容，使RC電路的時(shí)間常數(shù)在100ms左右，焊接時(shí)注意電容的正負(fù)極。但是改變電容后按鍵短按校時(shí)校分情況并沒有明顯改變。

最后我們決定將按鍵開關(guān)換成撥碼開關(guān)來得到電平，通過1Hz信號(hào)來校時(shí)。換成撥碼開關(guān)后，打開撥碼開關(guān)后小時(shí)、分鐘能夠正常計(jì)數(shù)。但是撥碼開關(guān)與底座有些接觸不良，撥動(dòng)開關(guān)時(shí)也有可能有抖動(dòng)，因此撥動(dòng)撥碼開關(guān)時(shí)需要小心，固定電路板和撥碼開關(guān)撥動(dòng)開關(guān)可以正常工作。

在調(diào)節(jié)校時(shí)、校分時(shí)曾經(jīng)在板子后方接一個(gè)電容，并接過示波器，這個(gè)過程中分鐘數(shù)碼管曾突然不顯示，按校時(shí)、校分按鈕并不能使其恢復(fù)正常。后發(fā)現(xiàn)電路板上分鐘電路用到的74LS390非常燙，可能已被燒壞。拆下74LS390后用萬用表測試插座上各個(gè)管腳的電壓，發(fā)現(xiàn)電壓并沒有異常情況，接地腳與電源地直接的電壓為0V左右。檢查電路板電路沒有發(fā)現(xiàn)問題。猜測可能背后接電容和示波器測波形時(shí)可能有短路等情況發(fā)生導(dǎo)致74LS390燒壞。更換74LS390后，電路正常工作，390有稍微發(fā)熱但不會(huì)發(fā)燙，390接地腳電壓與電源地相同，可以正常使用。

④調(diào)節(jié)鬧鐘功能。

鬧鐘電路通過撥碼開關(guān)設(shè)置鬧鐘時(shí)間。

首先確定電路板上從左到右四個(gè)開關(guān)順序按照小時(shí)的十位、個(gè)位，分鐘的十位、個(gè)位排列，之后按照當(dāng)前時(shí)間設(shè)置撥碼開關(guān)的數(shù)值。此處輸入分別為數(shù)碼管上顯示數(shù)字的二進(jìn)制編碼，打開鬧鐘開關(guān)后發(fā)現(xiàn)喇叭并沒有響。檢查原理圖和電路板，發(fā)現(xiàn)每個(gè)撥碼開關(guān)的高位到低位是從右向左的，重新調(diào)整撥碼開關(guān)的撥碼后，喇叭持續(xù)發(fā)出1kHz的聲音。關(guān)閉鬧鐘電路的控制開關(guān)后聲音停止，在同一分鐘內(nèi)，再次打開控制開關(guān)，仍然發(fā)出聲音，當(dāng)分鐘改變時(shí)，聲音停止。說明鬧鐘電路正常工作。

調(diào)試過程中，應(yīng)該注意控制開關(guān)的作用。由于設(shè)計(jì)電路的原因，控制開關(guān)有兩個(gè)撥碼開關(guān)接入狀態(tài)，左數(shù)第一個(gè)與電源相接，第二個(gè)與地相接，當(dāng)?shù)诙€(gè)開關(guān)未接通（0）時(shí)不論第一個(gè)撥碼開關(guān)接通與否輸入都為高電平（1），鬧鐘電路工作；當(dāng)狀態(tài)為01時(shí)，鬧鐘電路控制開關(guān)處于打開狀態(tài)，相當(dāng)于鬧鐘電路不工作。但是如果同時(shí)使兩個(gè)開關(guān)狀態(tài)處于“ON”狀態(tài)，電源直接與地相接，整個(gè)電路都被短路，停止工作。因此調(diào)試時(shí)應(yīng)小心不能同時(shí)撥開兩個(gè)開關(guān)。

⑤調(diào)節(jié)仿廣播臺(tái)報(bào)時(shí)功能

首先通過校分按鈕使分鐘顯示為59分，當(dāng)秒數(shù)達(dá)到50后，每逢奇數(shù)秒數(shù)會(huì)響一低音聲音，持續(xù)一秒鐘，到達(dá)59分響一高音。實(shí)現(xiàn)來四聲低音一聲高音的仿廣播電臺(tái)報(bào)時(shí)功能。該電路能夠正常工作。

⑥調(diào)節(jié)仿廣播臺(tái)報(bào)時(shí)功能

打開該電路模塊的控制開關(guān)后，發(fā)現(xiàn)喇叭一直發(fā)出一秒一響的聲音。電路存在問題。找到該模塊的電路，與原理圖對照的過程中發(fā)現(xiàn)有一網(wǎng)絡(luò)名寫錯(cuò)，在最后版本的原理圖中沒有改正過來。我們將電路板上相連的LD線用小刀刮斷，通過導(dǎo)線將正確的兩個(gè)相連的管腳連接后，接通電源，在非整點(diǎn)時(shí)喇叭不再發(fā)聲。

因?yàn)樵撾娐肥窃谛r(shí)數(shù)變化時(shí)工作，所以我們只需要通過校時(shí)開關(guān)改變小時(shí)數(shù)，而不需要將數(shù)字鐘調(diào)至整點(diǎn)來測試電路。

測試過程中，首先我們將時(shí)間調(diào)至整點(diǎn)，此時(shí)仿廣播電臺(tái)報(bào)時(shí)與整點(diǎn)報(bào)時(shí)接連工作，我們在數(shù)整點(diǎn)報(bào)小時(shí)數(shù)時(shí)發(fā)現(xiàn)少一聲認(rèn)為可能兩功能報(bào)時(shí)在整點(diǎn)處重疊。

之后再改變校時(shí)按鈕后，聽報(bào)小時(shí)數(shù)是正常的。但多次測試后，發(fā)現(xiàn)報(bào)小時(shí)數(shù)的聲音普遍比當(dāng)前的小時(shí)數(shù)少一聲。并且在12→1過程中，小時(shí)數(shù)報(bào)了12聲。這說明該電路中存在競爭冒險(xiǎn)現(xiàn)象，置數(shù)信號(hào)LD1比置數(shù)要先到達(dá)減法計(jì)數(shù)器導(dǎo)致電路報(bào)了之前的小時(shí)數(shù)，我們通過接入電容來增加LD1所在電路的延遲時(shí)間，使置數(shù)先傳到減法器后再有置數(shù)信號(hào)的變化。

在LD1的輸出端與計(jì)數(shù)器74LS191的置數(shù)管腳之間并聯(lián)一個(gè)104電容，注意焊接時(shí)使電容管腳與其他管腳不相接，以免發(fā)生短路情況。并聯(lián)電容后再次測試，發(fā)現(xiàn)所有時(shí)間的整點(diǎn)報(bào)小時(shí)數(shù)功能所報(bào)聲音數(shù)都正常。

仿廣播電臺(tái)報(bào)時(shí)模塊能夠正常工作。

六、討論、心得 李曉杰：

在本次實(shí)驗(yàn)過程我主要承擔(dān)的工作有鬧鐘電路和電源電路的設(shè)計(jì)，利用Proteus對電路進(jìn)行仿真并修改電路，協(xié)助進(jìn)行電路板的安裝，與組員一起進(jìn)行電路的調(diào)試。

在確定實(shí)驗(yàn)項(xiàng)目后，首先對給出的電路原理進(jìn)行理解掌握。在學(xué)習(xí)過程中，發(fā)現(xiàn)數(shù)字鐘的顯示是一一分開的，因此每一個(gè)個(gè)位、十位都可以看成一個(gè)單獨(dú)的計(jì)數(shù)器，而不能整體地看成秒鐘和分鐘是60進(jìn)制而小時(shí)是從1計(jì)數(shù)到12的11進(jìn)制計(jì)數(shù)器，因?yàn)檫@樣不利于數(shù)碼管每一位的顯示，超過9的數(shù)無法通過7段譯碼器使數(shù)碼管有顯示數(shù)值。另外，整點(diǎn)報(bào)小時(shí)數(shù)電路中通過D觸發(fā)器來實(shí)現(xiàn)減法計(jì)數(shù)器和置數(shù)狀態(tài)的轉(zhuǎn)換也值得學(xué)習(xí)。原理部分也加深了我對邊沿觸發(fā)的理解。

在設(shè)計(jì)鬧鐘電路時(shí)，運(yùn)用了撥碼開關(guān)撥二進(jìn)制數(shù)來實(shí)現(xiàn)鬧鐘時(shí)間的設(shè)定，又用數(shù)值比較器來確定數(shù)字鐘到達(dá)了設(shè)定時(shí)間。在設(shè)計(jì)過程，要注意TTL門電路中輸入懸空時(shí)輸入的是高電平，所以設(shè)計(jì)電路時(shí)要注意添加接地，同時(shí)也要加電阻。我們在設(shè)計(jì)鬧鐘電路的控制開關(guān)時(shí)經(jīng)過多次修改，與數(shù)值比較器相連設(shè)置時(shí)間的撥碼開關(guān)電路在此處仿真會(huì)出現(xiàn)問題，最終我們確定用兩個(gè)撥碼開關(guān)一個(gè)接電源一個(gè)接地實(shí)現(xiàn)控制作用。電源電路能使8~12V左右的電壓轉(zhuǎn)換為穩(wěn)定的5V左右的電壓，提供了穩(wěn)壓電源，因此電源輸入時(shí)可能有的變化使提供的電壓造成太大的影響，能保證電路的正常工作。

在電路仿真過程中，我們學(xué)習(xí)了Proteus軟件的使用。Proteus在繪制出電路原理圖后可以很方便地進(jìn)行仿真，同時(shí)還可以提供激勵(lì)電源和虛擬的示波器，方便我們觀察電路中的時(shí)序變化圖和仿真的波形圖。在用Proteus仿真振蕩、分頻電路中，發(fā)現(xiàn)晶振不能起振，在網(wǎng)上查詢發(fā)現(xiàn)這個(gè)問題很普遍，Proteus仿真振蕩電路是一個(gè)短板，我們可以直接設(shè)置CD4060的振蕩頻率為32768Hz來實(shí)現(xiàn)振蕩電路的觀察，但是此時(shí)仿真會(huì)提示CPU負(fù)載達(dá)到99~100%使仿真時(shí)間與實(shí)際時(shí)間相差非常大，時(shí)間變化得非常慢，并且在示波器上無法顯示波形。我們通過對顯示出的紅藍(lán)塊指示高低電平經(jīng)過一段時(shí)間觀察可以看出能得到1Hz的信號(hào)。在后續(xù)仿真中，我們不加入振蕩電路，而通過給予激勵(lì)電源來提供輸入信號(hào)。在主體電路調(diào)試中發(fā)現(xiàn)了小時(shí)電路變化至7時(shí)就發(fā)生了進(jìn)位，通過示波器觀察波形發(fā)現(xiàn)因?yàn)閺?（0111）到8（1000）存在著1變0，0變1的情況使LD瞬間有低電平，而將置數(shù)電路改成在同時(shí)滿足1001情況下置數(shù)可以解決問題。后來發(fā)現(xiàn)將7400改為74LS00后就不會(huì)存在這個(gè)問題。在仿真過程學(xué)習(xí)了Proteus軟件的使用方法，也對數(shù)字電路的內(nèi)容加深了理解。軟件的仿真與實(shí)際還是存在差別的，并且每個(gè)軟件的長處和優(yōu)點(diǎn)都不一樣，我們要根據(jù)電路功能選擇合適的軟件進(jìn)行仿真。而我們在計(jì)數(shù)器的設(shè)計(jì)時(shí)，置數(shù)電路中只考慮置數(shù)數(shù)字的1信號(hào)，只將1信號(hào)對應(yīng)的網(wǎng)絡(luò)接至與非門而不考慮0信號(hào)對應(yīng)的網(wǎng)絡(luò)，是因?yàn)橛?jì)數(shù)是由高到低有順序的，而仿真告訴我們這樣做可能會(huì)在實(shí)際電路中遇到問題；7400和74LS00也說明這個(gè)問題的存在也與不同類型的芯片有關(guān)系。

調(diào)試過程加深了我對各個(gè)芯片作用的理解，也積累了調(diào)試和修改電路的經(jīng)驗(yàn)。我們在調(diào)試中也遇到了很多問題，首先電路在設(shè)計(jì)繪制時(shí)有一網(wǎng)絡(luò)名寫錯(cuò)，在修改時(shí)我們將連線斷開后用導(dǎo)線重新連線解決了問題。在實(shí)際電路調(diào)試中，我們也遇到了競爭冒險(xiǎn)的問題，通過增加電容延時(shí)的方法來解決問題。在調(diào)試過程中，理解了增加并聯(lián)電容通過電容的充放電來延遲電平達(dá)到的時(shí)間來達(dá)到延遲目的。我們也對開關(guān)防抖動(dòng)電路加深了理解，開關(guān)防抖動(dòng)是通過一個(gè)RC電路來減輕開關(guān)抖動(dòng)產(chǎn)生的時(shí)間很短的脈沖尖刺等造成電路的變化，可以通過R、C來改變時(shí)間常數(shù)達(dá)到防抖動(dòng)。

這次實(shí)驗(yàn)幫助我們對數(shù)字電路的知識(shí)進(jìn)行復(fù)習(xí)和加深理解，數(shù)字電路的理論多數(shù)是邏輯問題，當(dāng)邏輯正確時(shí)，實(shí)際電路中會(huì)遇到的競爭冒險(xiǎn)、開關(guān)抖動(dòng)、尖刺等現(xiàn)象，在實(shí)驗(yàn)過程中更清晰地展現(xiàn)在我們面前，也讓我們掌握對這些問題的解決方法。另外，我覺得我們在設(shè)計(jì)原理圖和繪制PCB板時(shí)對后續(xù)問題的預(yù)見和為調(diào)試過程做準(zhǔn)備的意識(shí)有待增強(qiáng)，我們可以提前增加多余的引腳方便我們接示波器等設(shè)備對波形進(jìn)行測量。這是我們需要提高的能力。張晨靖：

通過這次實(shí)驗(yàn)，我學(xué)習(xí)了中規(guī)模集成電路如何設(shè)計(jì)制作數(shù)字電路系統(tǒng)，了解了數(shù)字鐘的基本功能和擴(kuò)展功能的設(shè)計(jì)實(shí)現(xiàn)方法，學(xué)會(huì)使用protuesISIS軟件進(jìn)行電路的仿真以及仿真出錯(cuò)后怎樣快速尋找問題原因并進(jìn)行修調(diào)，同時(shí)進(jìn)一步熟練了AD軟件的使用和電路板的安裝調(diào)試。

在此次實(shí)驗(yàn)中，我們小組三個(gè)組員都有各自的分工，我主要負(fù)責(zé)答辯ppt的準(zhǔn)備、電路的仿真分析和部分電路的修改以及最后的電路調(diào)試等。

在進(jìn)行電路仿真的過程中，由于是第一次使用protues ISIS軟件，我一開始還不太熟悉軟件的操作方法和功能。開始的時(shí)候我認(rèn)為在AD中已經(jīng)繪制完成的原理圖應(yīng)當(dāng)存在某種方法可以直接兼容至ISIS使用而無需重新繪制，后來查詢了各種資料，發(fā)現(xiàn)ISIS的電路圖可以在AD中打開，而AD中的原理圖無法使用ISIS打開，所以最后我們決定重新繪制一遍原理圖。

在protues中畫好原理圖后，我們開始進(jìn)行電路仿真。但仿真一開始，就立刻出現(xiàn)了問題，電路的分、秒顯示和進(jìn)位都正確，但是小時(shí)的計(jì)數(shù)功能在進(jìn)制卻有錯(cuò)誤，出現(xiàn)了滿7復(fù)0的情況，即狀態(tài)為0→1→2→3→4→5→6→7→10→11→12→0。我們分析錯(cuò)誤原因，觀察仿真顯示的高低電平，發(fā)現(xiàn)D觸發(fā)器的輸入沒有任何變化，但輸出卻會(huì)自行變化，我們知道，因?yàn)镈觸發(fā)器的下一位輸出狀態(tài)是取決于上一位輸入的，所以對于這一現(xiàn)象的發(fā)生完全不能理解，另外，74191計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換也存在問題，當(dāng)輸出狀態(tài)達(dá)到0111時(shí)，下一狀態(tài)就會(huì)變成0000，即高位一直無法出現(xiàn)1狀態(tài)。

在請教過老師之后，老師建議我們在仿真電路中添加示波器觀察波形，于是我們在H11（74191計(jì)數(shù)器的Q1）、H12（74191計(jì)數(shù)器的Q2）、H13（74191計(jì)數(shù)器的Q3）和LD四處防止了示波器探針，并再次執(zhí)行仿真，這一次我們通過觀察波形發(fā)現(xiàn)了問題所在。

當(dāng)0111轉(zhuǎn)換為1000狀態(tài)時(shí)，Q3從0變成1，Q0、Q1、Q2則應(yīng)“同時(shí)”從1變成0，電路中出現(xiàn)了競爭冒險(xiǎn)現(xiàn)象，而原本的進(jìn)位信號(hào)是Q3=1，Q0=1，在狀態(tài)改變的過程中出現(xiàn)了7直接進(jìn)位的情況，而我們之前觀察到的的觸發(fā)器輸入沒有變化，輸出卻發(fā)生了變化的現(xiàn)象也找到了原因，是因?yàn)槲覀冮_始觀察電平高低變化的方法無法顯示出電路波形的跳變，即當(dāng)信號(hào)快速變化又快速跳回時(shí)，肉眼是看不到電平有所變化的，而我們采用示波器就可以很明顯地看到這一現(xiàn)象了。分析出電路問題原因后，我們也很快地找到了解決問題的方法，將原本的進(jìn)位信號(hào)Q3=1，Q0=1改為Q3=1，Q2=0，Q1=0，Q0=1，這樣只有四位到達(dá)穩(wěn)定狀態(tài)后，才會(huì)產(chǎn)生進(jìn)位信號(hào)，再次仿真就發(fā)現(xiàn)功能已經(jīng)可以正確實(shí)現(xiàn)了。

之后的仿真都比較順利，在獲得了正確的仿真結(jié)果后，我們心里也變得有底，覺得電路板焊接完成后應(yīng)該也不會(huì)出現(xiàn)大的問題，但真正安裝完成電路板進(jìn)行調(diào)試時(shí)還是出現(xiàn)了一些問題。

調(diào)試的第一天上午，我們的電路板的功能基本還正確，但下午回來后再進(jìn)行調(diào)試一段時(shí)間后，卻發(fā)現(xiàn)數(shù)字鐘的分突然不顯示了，并且芯片U22發(fā)燙非常嚴(yán)重，后來我們找老師更換了一塊芯片，發(fā)現(xiàn)數(shù)字鐘工作一段時(shí)間之后芯片還是會(huì)微微發(fā)熱，懷疑是電路哪里存在短路問題，但是測量芯片接地和連接VCC的管腳，發(fā)現(xiàn)電壓是正常的，直觀來看電路板的器件焊接也沒有明顯問題，所以一直也沒有找到芯片發(fā)熱的具體原因，好在之后的調(diào)試我們會(huì)時(shí)常留意U22的溫度，沒有再出現(xiàn)嚴(yán)重發(fā)燙的問題。

另外數(shù)字鐘還有一個(gè)問題，就是整點(diǎn)報(bào)時(shí)功能不準(zhǔn)確，到達(dá)1點(diǎn)時(shí)會(huì)報(bào)時(shí)12聲，2點(diǎn)會(huì)報(bào)時(shí)1聲，3點(diǎn)會(huì)報(bào)時(shí)2聲等等，以此類推。我們分析認(rèn)為，出現(xiàn)這種整點(diǎn)不準(zhǔn)確的現(xiàn)象，原因應(yīng)該是邏輯控制電路的與非門延時(shí)時(shí)間不夠，也產(chǎn)生了競爭冒險(xiǎn)現(xiàn)象，查詢資料和講義后我們覺得可以直接接入一個(gè)小電容，延長延時(shí)獲得正確的報(bào)時(shí)數(shù)，在接入電容之后，這一問題得到了解決。

在板子的裝調(diào)過程中，我們發(fā)現(xiàn)了之前電路的設(shè)計(jì)上存在一些細(xì)節(jié)問題，很多實(shí)際電路中可能存在的細(xì)節(jié)在先前的設(shè)計(jì)中沒有考慮到。比如部分電容的封裝選擇不合適，導(dǎo)致焊接時(shí)接入不便，也影響了電路的美觀，還有校時(shí)電路的濾波電容距離主體較遠(yuǎn)，對于抖動(dòng)的消除作用很不明顯，另外，定時(shí)電路的撥碼開關(guān)排布也很不方便操作，我們定時(shí)電路撥碼開關(guān)的排布十位個(gè)位順序和表示某位數(shù)字的二進(jìn)制高低位是相反的，導(dǎo)致調(diào)節(jié)定時(shí)時(shí)刻不方便等，這讓我更加深刻地意識(shí)到，電路板的設(shè)計(jì)是一個(gè)不斷調(diào)整不斷完善的過程，需要考慮到各種實(shí)際情況，才能設(shè)計(jì)出美觀實(shí)用的電路板。另外，我們在調(diào)試過程中不斷的發(fā)現(xiàn)問題、尋找原因、探索解決方法，進(jìn)一步完善電路板的功能，這一過程需要足夠的耐心和嚴(yán)謹(jǐn)，有時(shí)解決一個(gè)問題需要嘗試多種方法，尋找最佳方案，才能最終獲得一個(gè)功能比較健全的電路板，獲得一個(gè)自己滿意的結(jié)果。

陳肖葦：

這次實(shí)驗(yàn)主要擔(dān)任的工作是原理圖主體部分以及兩個(gè)擴(kuò)展部分的繪制，PCB的全部設(shè)計(jì)以及修改過程，PCB的安裝與焊接以及電路板的調(diào)試幾個(gè)過程，下面我講分塊講一下我在幾個(gè)方面的心得體會(huì)：

PCB版圖的設(shè)計(jì)與修改 為了節(jié)約時(shí)間考慮，所以在原理圖繪制完成之后，PCB版圖就和原理圖的仿真同步進(jìn)行了，但是由于一些細(xì)節(jié)上的原因，導(dǎo)致提前進(jìn)行版圖設(shè)計(jì)并沒有很好的提高時(shí)間利用率。

PCB版圖的繪制主要包括了元器件的導(dǎo)入與檢查，排版，手動(dòng)布線與自動(dòng)布線，手動(dòng)布線更改，以及原理圖更改邏輯設(shè)計(jì)之后的大改和經(jīng)過老師檢查之后的大改幾部分組成。

首先第一步就是進(jìn)行元器件的導(dǎo)入，但是導(dǎo)入之后，經(jīng)過元器件的對比檢查之后，發(fā)現(xiàn)一些元器件的封裝不對，或者是一些元器件甚至沒有選擇封裝，于是經(jīng)過了更改之后，繼續(xù)進(jìn)行下面的工作。

接下來，進(jìn)行的是元器件的排版工作。首先最容易想到的就是將數(shù)碼管顯示器即數(shù)字鐘的顯示部分放到板子的最上方，這樣可以一眼就看到整個(gè)電路的工作性質(zhì)；其次就是想到了要將手動(dòng)校時(shí)和鬧鐘開關(guān)等按鍵以及開關(guān)放在板子的最下面，方便進(jìn)行操作；至于其它的部分，主要就是為了美觀進(jìn)行了一個(gè)相對整齊的排布，同時(shí)也留出了一定的空間，為以后的布線留下余地。當(dāng)然，中間這一步并沒有按照功能排布，僅僅是按照美觀排布，為版子的功能實(shí)現(xiàn)埋下了隱患（雖然這個(gè)隱患經(jīng)過老師指導(dǎo)后進(jìn)行了大改，已經(jīng)基本排除，但是修改的過程也是相當(dāng)?shù)膹?fù)雜，以后盡可能要做到一步到位）；其次，經(jīng)過這一次的實(shí)踐，發(fā)現(xiàn)當(dāng)初元器件之間留下的空間對于這么大的一個(gè)工程來說還是相當(dāng)有限的，以后對于空間要有更合理的把握。

圖1：main_saved2(排好版)接下來，就是進(jìn)行布線了。因?yàn)樯弦淮蔚碾娮庸こ逃?xùn)練，我全部都是手動(dòng)布的線，所以這一次是第一次嘗試自動(dòng)布線，結(jié)果發(fā)現(xiàn)自動(dòng)布線速度這么快，看起來結(jié)果也很可靠，所以我還有一點(diǎn)驚喜，因?yàn)樯弦淮尾季€所耗費(fèi)的時(shí)間實(shí)在是太久了，下面就是布線之后的版圖。

圖2：main_saved3(第一次自動(dòng)布線)然而這樣的自動(dòng)排版的最大的問題就是電源和地線過細(xì)，而且又不能直接批量修改，因?yàn)樵趦?nèi)部的地方，直接修改會(huì)導(dǎo)致電路互聯(lián)，引起短路。所以，我參考了一下別人設(shè)計(jì)的版圖，于是設(shè)計(jì)成了將電源和地在外圈周圍布線，然后通過橫向的布線將電源和地導(dǎo)入到所需位置，經(jīng)修改后的電路板如下：

圖3：電源和地布完

上面這塊板子算是我們第一版的最終版了，這是基于我們設(shè)計(jì)是正確的前提。幾乎就在我布完線的同時(shí)，曉杰她們的仿真結(jié)果出來了，小時(shí)的翻轉(zhuǎn)是不正確的，所以我們在討論了之后，對小時(shí)控制電中的D觸發(fā)器的輸入邏輯進(jìn)行了修改，然后加入了兩個(gè)芯片，分別是74LS04的非門和74LS20的與非門。因?yàn)殡娐钒鍍?nèi)部沒有空隙，所以考慮將兩片芯片放在了右下角單獨(dú)開出的一片小區(qū)域里。如下圖：

圖4：邏輯錯(cuò)誤修改 修改完邏輯錯(cuò)誤之后就產(chǎn)生了我們電路的第二版的最終版，然后就拿去給老師檢查我們的板子有沒有什么問題。經(jīng)過檢查之后，老師給我們指出了兩個(gè)比較重要的設(shè)計(jì)失誤，一個(gè)就是電源的四個(gè)濾波電容離電源太遠(yuǎn)，效果不好，二是晶振和14次分頻器距離太遠(yuǎn)。于是回去之后我就將這兩部分電路單獨(dú)拿了出來，放在了右上方，改正了電路設(shè)計(jì)沒有按功能排在一起的失誤。修改后的部分如下圖：

圖5：修改后的電源電路

圖6：修改后的晶振電路 經(jīng)過以上三大步的修改，在對一些小的地方自動(dòng)布線沒有解決的錯(cuò)誤進(jìn)行修改之后，產(chǎn)生了我們上交的電路的最終版，如下

圖7：最終上交版

在這份最終上交版中，經(jīng)過老師的檢查，還是發(fā)現(xiàn)了四處錯(cuò)誤，分別是兩根連線沒有連上，以及兩個(gè)過孔沒有打通。這既是我當(dāng)時(shí)檢查不夠仔細(xì)導(dǎo)致的問題，同時(shí)也是我不會(huì)使用DRC的原因，在電路板發(fā)下來之后，經(jīng)過向老師請教，知道了如何用軟件檢查布線的結(jié)果，即DRC(design rule check 設(shè)計(jì)規(guī)則檢查)，極大的減少了以后出現(xiàn)這種細(xì)節(jié)性錯(cuò)誤的可能性，也算是一種進(jìn)步吧。

這塊PCB板總共花了我一天的時(shí)間進(jìn)行排版和布線，然后花了整整三天的時(shí)間，更改銅線的粗細(xì)，修改電源和晶振電路，然后還修改了四十多處沒連上或者過孔沒打通的錯(cuò)誤，不得不說PCB的設(shè)計(jì)是一個(gè)集技術(shù)與耐心于一體的工作。四天的時(shí)間里讓我對PCB的設(shè)計(jì)產(chǎn)生了更深刻的認(rèn)識(shí)，包括電源和地的布線方式，模塊化設(shè)計(jì)的方法以及DRC確認(rèn)設(shè)計(jì)等等，同時(shí)也切身的體會(huì)到了自己經(jīng)驗(yàn)的不足，也有了以后努力的方向。

調(diào)試過程中的經(jīng)驗(yàn)談

調(diào)試的具體過程已經(jīng)附在上文的安裝與調(diào)試環(huán)節(jié)了，所以在此就不再贅述了，這里簡單講一下在調(diào)試過程中所發(fā)現(xiàn)的一些設(shè)計(jì)上的注意事項(xiàng)以及小組成員溝通之間的注意事項(xiàng)。

在這次的調(diào)試中發(fā)現(xiàn)的主要的設(shè)計(jì)錯(cuò)誤和不合理的地方有網(wǎng)絡(luò)名在組員的原理圖更改之后沒有更新，鬧鐘的數(shù)值比較器比較的開關(guān)和計(jì)數(shù)器的二進(jìn)制順序相反，沒有設(shè)計(jì)自啟動(dòng)，以及整點(diǎn)報(bào)時(shí)功能存在競爭冒險(xiǎn)現(xiàn)象，以及按鈕開關(guān)存在較大不確定性等問題。

其中，網(wǎng)絡(luò)名的問題屬于組內(nèi)成員溝通問題，因?yàn)樽谝黄?，我們此次的交流基本上就是將原理圖直接發(fā)給對方，然后口頭告訴對方所更改的地方，然后對方再將所修改的地方直接復(fù)制過去。這種交流方式的優(yōu)點(diǎn)當(dāng)然就是交流效率非常高，但是缺點(diǎn)就是如果一次性有太多修改的時(shí)候，尤其是只是更改網(wǎng)絡(luò)名，而沒有更改其他設(shè)計(jì)的時(shí)候，容易被忽視。建議以后如果需要一個(gè)小組一起努力完成一個(gè)項(xiàng)目的話，每次都應(yīng)該將自己修改過的地方寫成文檔，讓其他成員按照文檔修改，而且這樣以后在調(diào)試的時(shí)候也有可以參考的文獻(xiàn)。

而對于數(shù)值比較器的問題，設(shè)計(jì)的時(shí)候是按3210的數(shù)序進(jìn)行高低比較的，但是撥碼開關(guān)上的順序是1234（錯(cuò)位的以為因?yàn)椴挥绊懻５拇竽X譯碼，所以不考慮，即對人腦來說不論是3210，還是4321只要是連續(xù)的四位數(shù)，結(jié)果都是一樣的），因此出現(xiàn)的問題就是邏輯上的高低和物理上的高低相反，因此對于單個(gè)撥碼開關(guān)使用的時(shí)候，最高位在右邊，要從右向左讀數(shù)，增加了使用難度，而讓用戶違反常規(guī)思維使用，讓用戶適應(yīng)產(chǎn)品的做法，是一款產(chǎn)品設(shè)計(jì)的非常大的缺陷，這也是以后在設(shè)計(jì)電子產(chǎn)品的時(shí)候要考慮的重要問題——在功能以及價(jià)格相同的時(shí)候，用戶體驗(yàn)往往決定了產(chǎn)品的出路。

圖8：撥碼開關(guān)的設(shè)計(jì)問題

至于沒有設(shè)計(jì)自啟動(dòng)，也是一個(gè)很嚴(yán)重的問題，雖說剛通電的時(shí)候，數(shù)字中可以處在任何有用的狀態(tài)，但有時(shí)候進(jìn)去就是10：62，這樣還要通過校時(shí)30多秒才能進(jìn)入正常的循環(huán)，這也是一個(gè)弊端。鑒于修改自啟動(dòng)問題需要對整個(gè)電路的邏輯進(jìn)行修改，工作量很大，而且對電路整體功能影響不大，所以這一問題我們小組暫未修改，且經(jīng)過所有其他調(diào)整之后，一般開機(jī)后會(huì)處于10：00（不穩(wěn)定），已經(jīng)不需要很長的校時(shí)調(diào)整。

至于整點(diǎn)報(bào)時(shí)不準(zhǔn)確的問題，開始的時(shí)候我們以為是計(jì)數(shù)器少數(shù)了一個(gè)，或者是和電臺(tái)報(bào)時(shí)重疊。但我仔細(xì)考慮了一下，認(rèn)為事實(shí)并不是這樣，因?yàn)樵趺聪胍膊挥X得每次計(jì)數(shù)器都會(huì)少數(shù)，原因肯定在輸入數(shù)據(jù)部分。結(jié)果接下來就發(fā)現(xiàn)了1點(diǎn)的時(shí)候報(bào)時(shí)是響12下，于是，我立馬確定了錯(cuò)誤是跟我想的一樣，存在于輸入部分，即輸入部分存在競爭冒險(xiǎn)——時(shí)鐘脈沖到達(dá)時(shí)，對應(yīng)的譯碼器因?yàn)楸姸嚅T電路的延時(shí)還沒有將新的狀態(tài)傳遞過來，減法計(jì)數(shù)器的數(shù)據(jù)輸入端還是上一個(gè)狀態(tài)，然后當(dāng)時(shí)鐘到達(dá)時(shí)，置入了上一個(gè)狀態(tài)，所以才存在報(bào)時(shí)的錯(cuò)位現(xiàn)象。修改的關(guān)鍵就是延遲時(shí)鐘信號(hào)的到達(dá)，修改方案有加兩級反相器或者加上一個(gè)電容進(jìn)行延時(shí)，因在調(diào)試的時(shí)候加入反相器過于麻煩，選擇了第二個(gè)方案，即加上一個(gè)電容進(jìn)行延時(shí)。經(jīng)過修改之后，整點(diǎn)報(bào)時(shí)功能正常，符合設(shè)計(jì)要求。

圖9：整點(diǎn)報(bào)時(shí)的數(shù)據(jù)輸入端最多經(jīng)過了三段延時(shí)

最后，不得不說這么大的一個(gè)項(xiàng)目真的是對自己的一個(gè)鍛煉，不僅僅開始的時(shí)候要進(jìn)行邏輯設(shè)計(jì)和改錯(cuò)，要耗費(fèi)那么長的時(shí)間進(jìn)行一個(gè)PCB的設(shè)計(jì)和修改，要把一塊漏洞百出的電路調(diào)試到正常狀態(tài)，無論哪一步都很燒腦子，但是無論哪一步收獲都很大。

我還要感謝我的兩個(gè)可愛的組員，沒有她們協(xié)助和付出，憑我一個(gè)人，很難在這么短的時(shí)間內(nèi)完成這么一個(gè)產(chǎn)品設(shè)計(jì)開發(fā)的全過程。還要感謝王老師的指導(dǎo)，指出了我們電路設(shè)計(jì)的不合理的地方，并告訴了我們修改方式，并且因?yàn)橹拔也粫?huì)DRC，在板子加工之前還幫我們修正了四處設(shè)計(jì)錯(cuò)誤，使我們調(diào)試過程中的工作量極大的降低。

附錄：原始調(diào)試記錄

調(diào)試日期：2016/7/17 早上來到，安裝好芯片和撥碼開關(guān)之后，我們就安上了電源，開始了調(diào)試過程。? UH2引腳錯(cuò)誤（沒錯(cuò)，是兩個(gè)等效的網(wǎng)絡(luò)）

? 開關(guān)與計(jì)數(shù)器大小順序，對應(yīng)撥碼開關(guān)右側(cè)為高位（對應(yīng)問題）? H1H2對應(yīng)順序等

? 開關(guān)沒有防抖動(dòng)，長按可正常調(diào)時(shí)（大部分），短按不確定 ? 6，9不好看

? 電臺(tái)報(bào)時(shí)和整點(diǎn)報(bào)時(shí)重疊 ? 沒有設(shè)計(jì)自啟動(dòng)

? 網(wǎng)絡(luò)名不對（LD與LD1，外加飛線）下午調(diào)試：

1． 長按的不確定性

2． 分鐘和小時(shí)按鍵互相影響 3． 版子震動(dòng)會(huì)改變狀態(tài)

4． 分鐘不顯示——390發(fā)燙——按鍵失靈——整點(diǎn)報(bào)時(shí)一直響——換掉芯片，恢復(fù)正常。5． 整點(diǎn)報(bào)時(shí)少一聲（或許是重疊）

調(diào)試日期：2016/7/18 接著昨天的進(jìn)行調(diào)試，認(rèn)為需要修改的主要存在以下三個(gè)方面 ? U22即74LS390存在發(fā)熱現(xiàn)象

? 整點(diǎn)報(bào)時(shí)存在錯(cuò)位現(xiàn)象（加電容延時(shí)）

? 按鈕開關(guān)存在抖動(dòng)現(xiàn)象，長按正常，短按不確定（懷疑是版子震動(dòng)問題，換成撥碼開關(guān)并固定住版子，功能正常）

設(shè)計(jì)的不合理：

撥碼開關(guān)方向，按鈕開關(guān)，鬧鐘開關(guān)

因未出現(xiàn)亂碼問題，所以開關(guān)上沒有出現(xiàn)對應(yīng)功能的提示，這也是一個(gè)很大的遺憾。

AD布線

1.交互式布線：小鍵盤上的星號(hào)；或者shift+ctrl+滾輪 2.先自動(dòng)布線，后手動(dòng)布線 3.電源和地繞圈布線

1.PCB板留白問題——方便修改

2.電源和地的雙層布線問題——分不同層，同時(shí)繞圈，區(qū)分縱橫

3.模塊化設(shè)計(jì)的重要性——同一功能的元件盡量放在一起，尤其是電源，晶振等地方的電容，不然就沒用惹。

4.布線查錯(cuò)：design——DRC——右下角message——下方窗口

小組分工：

李曉杰：答辯展示，鬧鐘電路原理圖繪制，電路行為仿真，原理圖修改，電路調(diào)試 張晨靖：答辯PPT制作，電路行為仿真，原理圖修改，電路調(diào)試 陳肖葦：答辯展示，原理圖主體部分及整點(diǎn)報(bào)時(shí)和仿電臺(tái)報(bào)時(shí)部分繪制，PCB排版布線，PCB版修改，PCB版焊接，電路調(diào)試

第五篇：北航_電子實(shí)習(xí)_數(shù)字部分實(shí)驗(yàn)報(bào)告

報(bào)告名稱:電子電路設(shè)計(jì)訓(xùn)練數(shù)字部

分

學(xué)院：儀器科學(xué)與光電工程學(xué)院

目錄

實(shí)驗(yàn)報(bào)告概述：...............................................................................................................3

一、選做實(shí)驗(yàn)總結(jié)：.................................................................................................3（1）補(bǔ)充練習(xí)2：樓梯燈設(shè)計(jì).............................................................................3（2）練習(xí)題6：用兩種不同的設(shè)計(jì)方法設(shè)計(jì)一個(gè)功能相同的模塊，完成4個(gè)數(shù)據(jù)的冒泡排序...................................................................................................................5（3）（4）（5）

二、（1）（2）（3）（4）（5）練習(xí)題3：利用10MB的時(shí)鐘，設(shè)計(jì)一個(gè)單周期形狀的周期波形..................6 練習(xí)題4：運(yùn)用always塊設(shè)計(jì)一個(gè)8路數(shù)據(jù)選擇器......................................6 練習(xí)題5：設(shè)計(jì)一個(gè)帶控制端的邏輯運(yùn)算電路.............................................7 練習(xí)一：簡單組合邏輯設(shè)計(jì).........................................................................7 練習(xí)三：利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻失序電路.............................................7 練習(xí)四：阻塞賦值與非阻塞賦值得區(qū)別.......................................................8 練習(xí)五：用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路........................................8 練習(xí)六：在verilog HDL中使用函數(shù)..............................................................9 必做實(shí)驗(yàn)總結(jié)：.................................................................................................7（6）練習(xí)七：在verilog HDL中使用任務(wù)..............................................................9（7）練習(xí)八：利用有限狀態(tài)機(jī)進(jìn)行時(shí)許邏輯設(shè)計(jì)..............................................10

三、實(shí)驗(yàn)總結(jié)及體會(huì)：............................................................................................10

四、選作程序源代碼...............................................................................................11（1）練習(xí)題3：利用10MB的時(shí)鐘，設(shè)計(jì)一個(gè)單周期形狀的周期波形................11（2）練習(xí)題4：運(yùn)用always塊設(shè)計(jì)一個(gè)8路數(shù)據(jù)選擇器....................................12（3）練習(xí)題5：設(shè)計(jì)一個(gè)帶控制端的邏輯運(yùn)算電路...........................................13（4）練習(xí)題6：用兩種不同的設(shè)計(jì)方法設(shè)計(jì)一個(gè)功能相同的模塊，完成4個(gè)數(shù)據(jù)的冒泡排序.................................................................................................................14（5）補(bǔ)充練習(xí)2：樓梯燈設(shè)計(jì)...........................................................................16

圖表目錄

Figure 1 樓梯燈任務(wù)4..............................................................................................5 Figure 2 組合邏輯.....................................................................................................5 Figure 3 時(shí)序邏輯.....................................................................................................6 Figure 4 周期波形....................................................................................................6 Figure 5 8路數(shù)據(jù)選擇器..........................................................................................6 Figure 6 邏輯運(yùn)算電路.............................................................................................7 Figure 7 組合邏輯設(shè)計(jì).............................................................................................7 Figure 8 計(jì)數(shù)分頻時(shí)序電路......................................................................................8 Figure 9 阻塞賦值與非阻塞賦值得區(qū)別....................................................................8 Figure 10 always塊組合邏輯電路.............................................................................9 Figure 11 使用函數(shù)..................................................................................................9 Figure 12 使用任務(wù)................................................................................................10 Figure 13 有限狀態(tài)機(jī)............................................................................................10

電子電路設(shè)計(jì)訓(xùn)練（數(shù)字部分）實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn)報(bào)告概述：

本實(shí)驗(yàn)報(bào)告為對四次電子電路設(shè)計(jì)訓(xùn)練（數(shù)字部分）實(shí)驗(yàn)的總結(jié)，主要包括以下四部分：

第一部分為選做實(shí)驗(yàn)總結(jié)，主要包括每個(gè)選擇實(shí)驗(yàn)的設(shè)計(jì)思路、運(yùn)行結(jié)果、注意事項(xiàng)、心得體會(huì)；

第二部分為必做實(shí)驗(yàn)總結(jié)，包括運(yùn)行結(jié)果、總結(jié)、心得體會(huì)； 第三部分為課程總結(jié)和體會(huì)，是對全部實(shí)驗(yàn)及課程的總結(jié)； 第四部分為選做實(shí)驗(yàn)部分源代碼；

一、選做實(shí)驗(yàn)總結(jié)：

（1）補(bǔ)充練習(xí)2：樓梯燈設(shè)計(jì)

設(shè)計(jì)思路：

本題給出樓梯的運(yùn)行規(guī)則，并分別給與四個(gè)相應(yīng)任務(wù)進(jìn)行編程設(shè)計(jì)，考慮到程序的通用性及FPGA高速并行處理的優(yōu)點(diǎn)，主要思路如下：

根據(jù)運(yùn)行規(guī)則（8s內(nèi)和大于8s等），對每個(gè)燈的相應(yīng)狀態(tài)進(jìn)行編程，設(shè)計(jì)時(shí)序邏輯及有限狀態(tài)機(jī)；由于在總體上看，每個(gè)燈的狀態(tài)變化相對獨(dú)立（只有一個(gè)人上樓除外），故對每個(gè)燈編程所得到的程序代碼可通用于其它燈（只需要改變相應(yīng)寄存器定義即可），此即為燈控制模塊，對4個(gè)不同的任務(wù)，只需設(shè)計(jì)其它部分判斷邏輯，即可完成任務(wù)要求；如此設(shè)計(jì)，可大大提高程序設(shè)計(jì)效率、易用性，同時(shí)如果面對更多的燈控制需要，也可快速進(jìn)行修改部署。

下面針對不同任務(wù)給出不同處理方法：

任務(wù)1/任務(wù)3：由于任務(wù)1和任務(wù)3在定義上有很大相同點(diǎn)，比如同樣是一個(gè)人走樓梯，若不考慮一個(gè)人同時(shí)在兩層使兩個(gè)燈亮，則事實(shí)上就是一個(gè)人始終只能使一盞燈亮，亮起后盞時(shí)熄滅前一盞；在保持每個(gè)燈控制模塊不改變的情況下，利用非阻塞賦值，判斷該人目前所處狀態(tài)及位置（上樓/下樓，樓層），同時(shí)規(guī)定輸出，同時(shí)只能亮一盞燈；

任務(wù)2：由于輸入信號(hào)已被賦值給寄存器變量，此時(shí)只需在系統(tǒng)時(shí)鐘作用下對寄存器中輸入變量進(jìn)行判斷，滿足要求即為正確信號(hào)，再輸入燈控制模塊；

任務(wù)4：由于已有燈控制模塊，此時(shí)只需結(jié)合任務(wù)2防抖電路，直接輸出狀態(tài)信號(hào)所對應(yīng)的結(jié)果即可；

（單個(gè)）燈控制模塊代碼：

always @(posedgeclk)begin signal_test[0]<=signal[0];if(signal_test[0]==signal[0])

begin

i0=i0+1;

end else

i0=0;if(i0>=5)

begin signal_reg[0]=signal[0];

end

if(state0==light_off)

begin

k0=0;

k0a=0;

k0b=0;

end else

k0=k0+1;

case(signal_reg[0])

1: if(!reset)

begin

state0=light_off;

end

else

begin

k0a=k0a+1;*分欄顯示，詳細(xì)代碼見報(bào)告第四部分；

運(yùn)行結(jié)果：

if((k0a >= 79)&&(k0<=119))

state0=light_on12;

else

state0=light_on8;

end

0:if(!reset)

begin

state0=light_off;

end

else if(k0a==0)

state0=light_off;endcase

case(state0)

light_off:light_reg[0]=0;

light_on8:

begin light_reg[0]=1;

if(k0b==79)

state0=light_off;

else

k0b=k0b+1;

end

light_on12:

begin

light_reg[0]=1;

if(k0b==119)

state0=light_off;

else

k0b=k0b+1;

end endcase end

Figure 1樓梯燈任務(wù)4

Figure 2樓梯燈信號(hào)防抖部分放大結(jié)果

（2）練習(xí)題6：用兩種不同的設(shè)計(jì)方法設(shè)計(jì)一個(gè)功能相同的模塊，完成4個(gè)數(shù)據(jù)的冒泡排序

設(shè)計(jì)思路：

純組合排序中，設(shè)計(jì)sort排序任務(wù)對數(shù)列中的元素進(jìn)行排序，通過調(diào)用任務(wù)實(shí)現(xiàn)對不同元素的排序功能，并將排序完成的結(jié)果直接輸出；

冒泡排序即為每次將兩個(gè)相鄰數(shù)進(jìn)行比較，大的數(shù)后“浮”，每一趟比較獲得較大值并置于數(shù)列末位；

根據(jù)題目要求，每比較一次，即將調(diào)換位置的數(shù)字進(jìn)行輸出；同樣設(shè)計(jì)sort任務(wù)，對兩數(shù)字進(jìn)行比較并排序；

通過排序控制和邏輯判斷代碼，控制sort任務(wù)的有效調(diào)用，進(jìn)而實(shí)現(xiàn)冒泡排序功能；

根據(jù)設(shè)計(jì)要求，程序中只設(shè)計(jì)有一個(gè)輸入端口，通過對輸入信號(hào)不斷移位，模擬串并行信號(hào)轉(zhuǎn)換，從而完成穿行輸入，并行比較的功能；

運(yùn)行結(jié)果：

Figure 3組合邏輯

Figure 4時(shí)序邏輯

（3）練習(xí)題3：利用10MB的時(shí)鐘，設(shè)計(jì)一個(gè)單周期形狀的周期波形

設(shè)計(jì)思路：

對輸入時(shí)鐘進(jìn)行計(jì)數(shù)，通過if語句進(jìn)行判斷，若滿足判斷條件，則按要求改變輸出信號(hào)；如此循環(huán)往復(fù)，即可產(chǎn)生所需單周期形狀的周期波形；

運(yùn)行結(jié)果：

Figure 5周期波形

（4）練習(xí)題4：運(yùn)用always塊設(shè)計(jì)一個(gè)8路數(shù)據(jù)選擇器

設(shè)計(jì)思路：

利用define宏定義預(yù)先定義，利于后期程序功能的擴(kuò)充和調(diào)整；同時(shí)利用case語句判斷信號(hào)，并將相對應(yīng)信號(hào)輸出，進(jìn)而完成系統(tǒng)目標(biāo)功能；

運(yùn)行結(jié)果：

Figure 68路數(shù)據(jù)選擇器

（5）練習(xí)題5：設(shè)計(jì)一個(gè)帶控制端的邏輯運(yùn)算電路

設(shè)計(jì)思路：

設(shè)計(jì)三個(gè)函數(shù)分別完成三個(gè)要求的計(jì)算，通過函數(shù)調(diào)用實(shí)現(xiàn)相應(yīng)功能；設(shè)計(jì)的控制端為同步控制端，需要通過時(shí)鐘信號(hào)從而進(jìn)行檢測復(fù)位；

運(yùn)行結(jié)果：

Figure 7邏輯運(yùn)算電路

二、必做實(shí)驗(yàn)總結(jié)：

（1）練習(xí)一：簡單組合邏輯設(shè)計(jì)

語法要點(diǎn)：

Assign語句構(gòu)成的組合邏輯電路，若輸入a，b改變，則輸出equal；

利用assign equal=(a==b)?1:0語句，可同時(shí)完成判斷賦值功能，大大減少代碼量； 運(yùn)行結(jié)果：

Figure 8組合邏輯設(shè)計(jì)

（2）練習(xí)三：利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路

語法要點(diǎn)：

此程序主要練習(xí)了對輸入時(shí)鐘進(jìn)行計(jì)數(shù)，判斷，從而實(shí)現(xiàn)分頻輸出；

在實(shí)際應(yīng)用中，可以通過該方式獲得不同占空比或頻率的信號(hào)供系統(tǒng)使用；

課本程序問題修改：

課本測試程序中未定義F10M_clk變量，故應(yīng)將測試程序fdivision_TOP中出現(xiàn)的該變量改為已定義的F10M；

運(yùn)行結(jié)果：

Figure 9計(jì)數(shù)分頻時(shí)序電路

（3）練習(xí)四：阻塞賦值與非阻塞賦值的區(qū)別

語法要點(diǎn)：

阻塞賦值呈現(xiàn)的是一種立即賦值的狀態(tài)，即同一個(gè)變量在前后語句中用到，語句間的順序會(huì)影響到輸出的結(jié)果；

非阻塞賦值對每一個(gè)塊中語句間的相對位置沒有要求，只在該塊語句全部運(yùn)行完成后同一進(jìn)行賦值；

運(yùn)行結(jié)果：

Figure 10阻塞賦值與非阻塞賦值得區(qū)別

（4）練習(xí)五：用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路

語法要點(diǎn)：

Always@實(shí)現(xiàn)了對若干輸入信號(hào)的敏感，即只要有一個(gè)信號(hào)改變，輸出即改變； 通過case語句，實(shí)現(xiàn)了選擇性輸出，對不同功能進(jìn)行綜合；

運(yùn)行結(jié)果：

Figure 11 always塊組合邏輯電路

（5）練習(xí)六：在verilog HDL中使用函數(shù)

語法要點(diǎn)：

函數(shù)最基本功能即實(shí)現(xiàn)計(jì)算，通過對不同函數(shù)定義，實(shí)現(xiàn)不同的計(jì)算功能；同時(shí)定義函數(shù)，可以利于在該模塊外對某函數(shù)功能的調(diào)用，增強(qiáng)了程序的通用性和功能性，同時(shí)可以使程序結(jié)構(gòu)更加清晰，易讀易懂；

運(yùn)行結(jié)果：

Figure 12使用函數(shù)

（6）練習(xí)七：在verilog HDL中使用任務(wù)

語法要點(diǎn)：

相比函數(shù)，任務(wù)的調(diào)用功能更強(qiáng)大，可以實(shí)現(xiàn)運(yùn)算并輸出多個(gè)結(jié)果的功能，同時(shí)任務(wù)并不返回計(jì)算值，只通過類似C語言中的形參和實(shí)參的數(shù)據(jù)交換，實(shí)現(xiàn)功能；任務(wù)的定義和調(diào)用可

以只程序結(jié)構(gòu)更明晰，功能更豐富；

程序中通過對比較順序的設(shè)計(jì)，實(shí)現(xiàn)了對4個(gè)數(shù)字，進(jìn)行5次比較即可成功完成排序功能的目的；

運(yùn)行結(jié)果：

Figure 13使用任務(wù)

（7）練習(xí)八：利用有限狀態(tài)機(jī)進(jìn)行時(shí)許邏輯設(shè)計(jì)

語法要點(diǎn)：

設(shè)計(jì)有限狀態(tài)機(jī)主要需要進(jìn)行狀態(tài)分配，狀態(tài)編碼，然后利用case語句進(jìn)行判斷，從而改變相應(yīng)狀態(tài)，實(shí)現(xiàn)狀態(tài)轉(zhuǎn)移和輸出變換；

對涉及時(shí)鐘的一般時(shí)序邏輯，主要運(yùn)用非阻塞（〈=）賦值完成功能；

課本程序問題修改：

在modelsim 10中，測試文件時(shí)鐘無法仿真，故只能保持與課本測試文件相同的思路，重新編寫測試文件，仿真結(jié)果如下，與課本完全一致；

運(yùn)行結(jié)果：

Figure 14有限狀態(tài)機(jī)

三、實(shí)驗(yàn)總結(jié)及體會(huì)：

通過半個(gè)學(xué)期的學(xué)習(xí)和實(shí)驗(yàn)，我初步掌握了verilogHDL語言和modelsim軟件，可以通過編程實(shí)現(xiàn)數(shù)字電路基礎(chǔ)中幾乎全部簡單邏輯芯片的功能，同時(shí)可以用編程實(shí)現(xiàn)相對復(fù)雜一點(diǎn)的邏輯電路和功能.總體而言，四次實(shí)驗(yàn)內(nèi)容相對簡單，幾乎是在課后實(shí)驗(yàn)的基礎(chǔ)上稍稍做了提高，以利于我們掌握并鞏固課上學(xué)習(xí)的知識(shí)。有幾個(gè)課后實(shí)驗(yàn)內(nèi)容，按照程序輸入后無法進(jìn)行波形仿真，在改正一些錯(cuò)誤定義，或者重寫測試程序后，都能順利完成實(shí)驗(yàn)任務(wù)。通過實(shí)驗(yàn)上機(jī)，鞏固了我們的理論知識(shí)，加強(qiáng)了實(shí)際運(yùn)用的能力，對整個(gè)課程的學(xué)習(xí)起到了很好的作用。

最后一個(gè)補(bǔ)充實(shí)驗(yàn)相對復(fù)雜，但實(shí)現(xiàn)的方法卻可以有很多，在實(shí)際寫代碼前進(jìn)行構(gòu)思分析，在這個(gè)實(shí)驗(yàn)中顯得尤為重要，例如，如何發(fā)揮FPGA并行處理的能力，如何提高程序的通用性，能夠?qū)⑺O(shè)計(jì)的模塊結(jié)構(gòu)同時(shí)完成四個(gè)任務(wù)，如何設(shè)計(jì)代碼提高效率的同時(shí)節(jié)省硬件資源??都是在設(shè)計(jì)構(gòu)思中不得不考慮的環(huán)節(jié)，因此，通過最后一個(gè)實(shí)驗(yàn)的設(shè)計(jì)，能夠很好的鍛煉我們解決實(shí)際生活中問題的能力，使我們對所學(xué)的知識(shí)能夠真正有所使用。

運(yùn)用verilog HDL語言進(jìn)行硬件電路設(shè)計(jì)，已成為未來電路設(shè)計(jì)的主要趨勢，學(xué)習(xí)這門語言及相應(yīng)軟件，能夠幫助我們在以后的學(xué)習(xí)及科研中，大大提高我們的效率，使我們能夠快速搭建實(shí)驗(yàn)平臺(tái)，完成目標(biāo)功能。

雖然8周的課，時(shí)間相對較短，但通過這8周的學(xué)習(xí)，我對verilog HDL語言有了全面的認(rèn)識(shí)，對基本的語法都有了很好的掌握，雖然時(shí)間有限，不能對verilog HDL語言有更深入的認(rèn)識(shí)，但通過這8周的學(xué)習(xí)，我為我將來進(jìn)一步深化使用這個(gè)工具打下了堅(jiān)實(shí)的基礎(chǔ)。

四、選作程序源代碼（1）練習(xí)題3：利用10MB的時(shí)鐘，設(shè)計(jì)一個(gè)單周期形狀的周期波形 主程序：

module fdivison_2(RESET,F10M,clk_out,j);input F10M,RESET;output clk_out;output[12:0] j;

regclk_out;

reg[12:0] j;always @(posedge F10M)begin if(!RESET)begin clk_out<=0;j<=0;end

else begin if(j==199)

begin

j<=j+1;clk_out<=1;

end

else if(j==299)

begin

j<=j+1;clk_out<=0;

end

else if(j==499)

j<=0;

else j<=j+1;end end

endmodule

output[3:0] out;

reg[3:0] out;

always @(a or b or c or d or e or f or g or h or selet)

begin

case(selet)

`s1:out=a;

`s2:out=b;

`s3:out=c;

`s4:out=d;

`s5:out=e;

`s6:out=f;

`s7:out=g;

`s8:out=h;default:out=4'hz;endcase

end

endmodule

測試程序： `timescale 1 ns/1 ns

module muxtest;

wire[3:0] out;reg[3:0] a,b,c,d,e,f,g,h;reg[2:0] selet;

parameter times1=8;

initial

begin

a=0;

b=1;

c=2;d=3;

e=4;

f=5;

g=6;

h=7;selet=3'h0;

repeat(5)測試程序：

`timescale 1ns/100ps `define clk_cycle 50 module TOP_2;reg F10M,RESET;wire clk;wire[12:0] j;always #`clk_cycle

F10M = ~F10M;

initial

begin

RESET=1;

F10M=0;

#100 RESET=0;

#100 RESET=1;

#10000 $stop;

end

fdivison_2 fdivison_2(.RESET(RESET),.F10M(F10M),.clk_out(clk),.j(j));

endmodule

（2）練習(xí)題4：運(yùn)用always塊設(shè)計(jì)一個(gè)8路數(shù)據(jù)選擇器

主程序： `define s1 3'd0 `define s2 3'd1 `define s3 3'd2 `define s4 3'd3 `define s5 3'd4 `define s6 3'd5 `define s7 3'd6 `define s8 3'd7

module mux_8(a,b,c,d,e,f,g,h,selet,out);

input[3:0] a,b,c,d,e,f,g,h;

input[2:0] selet;

begin

#100 selet=selet+1;

end

selet=0;repeat(times1)

begin

#100 selet=selet+1;

a={$random}%16;

b={$random}%16;

c={$random}%16;

d={$random}%16;

e={$random}%16;

f={$random}%16;

g={$random}%16;

h={$random}%16;

end

#100 $stop;

end

mux_8 m0(a,b,c,d,e,f,g,h,selet,out);endmodule

（3）練習(xí)題5：設(shè)計(jì)一個(gè)帶控制端的邏輯運(yùn)算電路

主程序：

`define sqrR 4'd0 `define triR 4'd0 `define factR 4'd0

module sqr(a,reset,clk,sqr_out,tri_out,fact_out);

input[3:0] a;input reset,clk;output[7:0] sqr_out,tri_out,fact_out;reg[7:0] sqr_out,tri_out,fact_out;

always @(posedgeclk)begin

if(!reset)

{sqr_out,tri_out,fact_out}={`sqrR,`triR,`factR};

else

begin

sqr_out=sqr_cal(a);tri_out=tri_cal(a);fact_out=fact_cal(a);

end end

function[7:0] sqr_cal;

input[3:0] a;

begin sqr_cal=a*a;

end endfunction

function[7:0] tri_cal;

input[3:0] a;

begin tri_cal=a*a*a;

end endfunction

function[7:0] fact_cal;

input[3:0] a;

begin

if(a>5)fact_cal=0;

else

begin

case(a)

0:fact_cal=1;

1:fact_cal=1;

2:fact_cal=2;

3:fact_cal=6;

4:fact_cal=24;

5:fact_cal=120;endcase

end

end endfunction

endmodule

測試程序：

`timescale 1 ns/100 ps `define clk_cycle 50

module sqrTEST;

reg[3:0] a,i;regreset,clk;

wire[7:0] sqr_out,tri_out,fact_out;

initial

begin clk=0;

a=0;

reset=1;

#100 reset=0;

#100 reset=1;

for(i=0;i<=6;i=i+1)

begin

#200 a=i;

end

#100 $stop;

end

always #`clk_cycleclk=~clk;

sqr m(a,reset,clk,sqr_out,tri_out,fact_out);

endmodule

（4）練習(xí)題6：用兩種不同的設(shè)計(jì)方法設(shè)計(jì)一個(gè)功能相同的模塊，完成4個(gè)數(shù)據(jù)的冒泡排序

組合邏輯實(shí)現(xiàn)程序：

module bub(ai,bi,ci,di,ao,bo,co,do);

input[7:0] ai,bi,ci,di;output[7:0] ao,bo,co,do;reg[7:0] ao,bo,co,do;reg[7:0] ar,br,cr,dr;reg[3:0] n;

parameter so=4;

//

always @(ai or bi or ci or di)begin

{ar,br,cr,dr}={ai,bi,ci,di};

for(n=so;n>1;n=n-1)

//

bb(ar,br,cr,dr,n);

{ao,bo,co,do}={ar,br,cr,dr};end

task bb;

// inout[7:0] x1,x2,x3,x4;

input[3:0] n;

// reg[7:0] temp;reg[3:0] s;

if(n>0)

for(s=1;s

begin

case(s)

1:sort2(x1,x2);2:sort2(x2,x3);

3:sort2(x3,x4);endcase

end endtask

task sort2;inout[7:0] x,y;reg[7:0] temp;

if(x>y)

begin

temp=x;

x=y;

y=temp;

end endtask

endmodule

組合邏輯測試程序： `timescale 1 ns/100 ps

module bubTEST;reg[7:0] ai,bi,ci,di;wire[7:0] ao,bo,co,do;

initial

begin ai=0;bi=0;ci=0;di=0;

repeat(4)

begin

#100 ai={$random}%256;

bi={$random}%256;

ci={$random}%256;

di={$random}%256;

end

#100 $stop;

end

bub m0(ai,bi,ci,di,ao,bo,co,do);

endmodule

時(shí)序邏輯實(shí)現(xiàn)程序：

module bub_1(in,clk,ar,br,cr,dr,ao,bo,co,do);

input[7:0] in;input clk;output[7:0] ao,bo,co,do;output[7:0] ar,br,cr,dr;reg[7:0] ao,bo,co,do;reg[7:0] ar,br,cr,dr;reg[3:0] n,s,q;

parameter so=4;

initial

begin

n=0;

s=0;

q=0;

end

always @(posedgeclk)begin

if(n<=so)

begin

n=n+1;ar<=in;br<=ar;cr<=br;dr<=cr;

end

if(n==so+1)

begin

n<=so+2;

s<=so;

q<=1;

end

if(s>1)

begin

{ao,bo,co,do}<={ar,br,cr,dr};

if(q

begin

case(q)

1:sort2(ar,br);

2:sort2(br,cr);

3:sort2(cr,dr);endcase

q<=q+1;

end

else

begin

s<=s-1;

q<=1;

end

end

end

task sort2;inout[7:0] x,y;reg[7:0] temp;

if(x>y)

begin

temp=x;

x=y;

y=temp;

end endtask

endmodule

時(shí)序邏輯測試程序： `timescale 1 ns/100 ps

module bubTEST_1;reg[7:0] in;regclk;

wire[7:0] ao,bo,co,do,ar,br,cr,dr;

initial

begin clk=0;

in=0;

begin

repeat(4)

#100 in={$random}%256;

end

#100 $stop;

end

always #50 clk=~clk;

bub_1 m0(in,clk,ar,br,cr,dr,ao,bo,co,do);

endmodule

（5）補(bǔ)充練習(xí)2：樓梯燈設(shè)計(jì) 主程序：

module final2(signal,reset,clk,light);

input[2:0] signal;

input reset,clk;

output[2:0] light;

reg[2:0]

signal_reg,light_reg,light_test,signal_test;

reg[11:0] k0,k1,k2,k0a,k1a,k2a,k0b,k1b,k2b;

reg[1:0] state0,state1,state2;

reg[3:0] i0,i1,i2;

parameter light_off=2'b00，light_on8=2'b01，light_on12=2'b10;initial begin

k0=0;k1=0;k2=0;

k0a=0;k1a=0;k2a=0;

k0b=0;k1b=0;k2b=0;

i0=0;i1=0;i2=0;light_reg=3'b000;

state0=light_off;

state1=light_off;

state2=light_off;signal_reg=0;signal_test=signal;end

//

//

always @(posedgeclk)begin

signal_test[0]<=signal[0];if(signal_test[0]==signal[0])

begin

i0=i0+1;

end else

i0=0;if(i0>=5)

begin

signal_reg[0]=signal[0];

end

if(state0==light_off)

begin

k0=0;

k0a=0;

k0b=0;

end else

k0=k0+1;

case(signal_reg[0])

1: if(!reset)

begin

state0=light_off;

end

else

begin

k0a=k0a+1;

if((k0a >= 79)&&(k0<=119))

state0=light_on12;

else

state0=light_on8;

end

0:if(!reset)

begin

state0=light_off;

end

else if(k0a==0)

state0=light_off;endcase

case(state0)

light_off:light_reg[0]=0;

light_on8:

begin light_reg[0]=1;

if(k0b==79)

state0=light_off;

else

k0b=k0b+1;

end

light_on12:

begin light_reg[0]=1;

if(k0b==119)

state0=light_off;

else

k0b=k0b+1;

end endcase end

always @(posedgeclk)begin

signal_test[1]<=signal[1];if(signal_test[1]==signal[1])

begin

i1=i1+1;

end else

i1=0;

if(i1>=5)

begin

signal_reg[1]=signal[1];

end

if(state1==light_off)

begin

k1=0;

k1a=0;

k1b=0;

end else

k1=k1+1;

case(signal_reg[1])

1: if(!reset)

begin

state1=light_off;

end

else

begin

k1a=k1a+1;

if((k1a >= 79)&&(k1<=119))

state1=light_on12;

else

state1=light_on8;

end

0:if(!reset)

begin

state1=light_off;

end

else if(k1a==0)

state1=light_off;endcase

case(state1)

light_off:light_reg[1]=0;

light_on8:

begin light_reg[1]=1;

if(k1b==79)

state1=light_off;

else

k1b=k1b+1;

end

light_on12:

begin light_reg[1]=1;

if(k1b==119)

state1=light_off;

else

k1b=k1b+1;

end endcase end

//

// always @(posedgeclk)begin signal_test[2]<=signal[2];if(signal_test[2]==signal[2])

begin

i2=i2+1;

end else

i2=0;if(i2>=5)

begin signal_reg[2]=signal[2];

end

if(state2==light_off)

begin

k2=0;

k2a=0;

k2b=0;

end else

k2=k2+1;

case(signal_reg[2])

1: if(!reset)

begin

state2=light_off;

end

else

begin

k2a=k2a+1;

if((k2a >= 79)&&(k2<=119))

state2=light_on12;

else

state2=light_on8;

end

0:if(!reset)

begin

state2=light_off;

end

else if(k2a==0)

state2=light_off;endcase

case(state2)

light_off:light_reg[2]=0;

light_on8:

begin light_reg[2]=1;

if(k2b==79)

state2=light_off;

else

k2b=k2b+1;

end

light_on12:

begin light_reg[2]=1;

if(k2b==119)

state2=light_off;

else

k2b=k2b+1;

end endcase

casex(light_reg)

3'b000:light_test=000;

3'b001:light_test=001;

3'b01x:light_test=010;

3'b1xx:light_test=100;endcase end

assign light=light_test;endmodule

測試程序：

`timescale 10ms/10ms

module final_TOP2;reg[2:0] signal;regclk,reset;

wire[2:0] light;

initial begin clk=0;

reset=1;

#2 reset=0;

#10 reset=1;

#10 signal=3'b111;

#10 signal=3'b000;

#900 signal=3'b111;

#100 signal=3'b000;

#900 signal=3'b011;

#100 signal=3'b000;

#900 signal=3'b001;

#900 signal=3'b000;

#100 $stop;end

always #5 clk=~clk;

final2 m(signal,reset,clk,light);endmodule