第一篇：數(shù)字邏輯電路實驗報告

數(shù)字邏輯電路設(shè)計

--多功能數(shù)字鐘

學(xué)院：計算機科學(xué)與通信工程 專業(yè)： 姓名： 學(xué)號：

指導(dǎo)老師：

江蘇大學(xué)計算機10 數(shù)字邏輯電路設(shè)計報告

多功能數(shù)字鐘

一、設(shè)計任務(wù)及要求

（1）擁有正常的時、分、秒計時功能。

（2）能利用實驗板上的按鍵實現(xiàn)校時、校分及清零功能。（3）能利用實驗板上的揚聲器做整點報時。（4）鬧鐘功能

（5）在MAXPLUS II 中采用層次化設(shè)計方法進(jìn)行設(shè)計。

（6）在完成全部電路設(shè)計后在實驗板上下載，驗證設(shè)計課題的正確性。

二、多功能數(shù)字鐘的總體設(shè)計和頂層原理圖

作為根據(jù)總體設(shè)計框圖，可以將整個系統(tǒng)分為六個模塊來實現(xiàn)，分別是計時模塊、校時模塊、整點報時模塊、分頻模塊、動態(tài)顯示模塊及鬧鐘模塊。

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（1）計時模塊

該模塊使用74LS160構(gòu)成的一個二十四進(jìn)制和兩個六十進(jìn)制計數(shù)器級聯(lián)，構(gòu)成數(shù)字鐘的基本框架。二十四進(jìn)制計數(shù)器用于計時，六十進(jìn)制計數(shù)器用于計分和秒。只要給秒計數(shù)器一個1HZ的時鐘脈沖，則可以進(jìn)行正常計時。分計數(shù)器以秒計數(shù)器的進(jìn)位作為計數(shù)脈沖。

用兩個74160連成24進(jìn)制的計數(shù)器，原圖及生成的器件如下：

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（2）校時模塊

校時模塊設(shè)計要求實現(xiàn)校時，校分以及清零功能。

*按下校時鍵，小時計數(shù)器迅速遞增以調(diào)至所需要的小時位。*按下校分鍵，分計數(shù)器迅速遞增以調(diào)至所需要的分位。*按下清零鍵，將秒計數(shù)器清零。

注意事項：① 在校分時，分計數(shù)器的計數(shù)不應(yīng)對小時位產(chǎn)生影響，因而需要屏蔽此時分計數(shù)器的進(jìn)位信號以防止小時計數(shù)器計數(shù)。

② 利用D觸發(fā)器進(jìn)行按鍵抖動的消除，因為D觸發(fā)器是邊沿觸發(fā)，在除去時鐘邊沿到來前一瞬間之外的絕大部分時間都不接受輸入，可以消除抖動。

③ 計時采用1HZ的脈沖驅(qū)動計數(shù)器計數(shù)，而校時則需要較高頻率的信號驅(qū)動以達(dá)到快速校時的目的。因此這兩種脈沖信號就需要兩路選擇器進(jìn)行選擇，條件即為是否按鍵。

注：D觸發(fā)器用于按鍵的消抖，接更高的頻率用于校時和校分，二路選擇器用于區(qū)分是正常計時還是校時。

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數(shù)字，6次一個循環(huán)，形成一個掃描序列。利用人眼的視覺暫留則可以同步顯示6個數(shù)字。

注：

CLK為時鐘信號，S為計數(shù)器的小時，F(xiàn)為分，M為秒，SELOUT為六路選擇器，選擇哪個數(shù)碼管工作，SEGOUT為七段譯碼器，使數(shù)碼管顯示數(shù)字。

器件（6）鬧鐘模塊

注意事項：① 設(shè)定的鬧鐘的時間應(yīng)使用新的計數(shù)器進(jìn)行存儲，與正常的計時互不干擾。

② 與正常計時狀態(tài)的顯示切換?？梢栽O(shè)定一個按鍵，用于選擇是將計時時間還是將鬧鐘時間送至動態(tài)顯示模塊。

③ 應(yīng)實現(xiàn)一個比較模塊，當(dāng)計時到與鬧鐘時間相等時，則驅(qū)動揚聲器鳴叫。

④ 鬧鐘響聲應(yīng)限定在一定時間內(nèi)，且在這段時間內(nèi)應(yīng)隨時可以通過按鍵取消鬧時狀態(tài)。

鬧鐘調(diào)時和分以及正常計時與鬧鐘定時之間的選擇原圖及生成的器件如下：

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注：

輸入端CLK為時鐘信號，SD清零，NAOZHONG是使計數(shù)器正常計時和鬧鐘定時界面的切換，SE調(diào)鬧鐘的小時，SD調(diào)鬧鐘的分，輸出端即為鬧鐘的小時和分。

鬧鐘界面和正常計時界面的轉(zhuǎn)換器件如下：

注：

S表示計時器的時，F(xiàn)表示計時器的分，M表示計數(shù)器的秒；

SS表示鬧鐘的時，F(xiàn)F表示鬧鐘的分；Q為計時和鬧鐘兩個界面的切換開關(guān)，ABC為輸出的時間。

正常計時時間和設(shè)定鬧鐘時間的比較器件如下：

注：

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use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_06 is port(clk:in std_logic;

clear:in std_logic;

c:out std_logic;

k1,k0:out std_logic_vector(3 downto 0));

end cnt60_06;architecture cnt of cnt60_06 is signal q1,q0:std_logic_vector(3 downto 0);begin

process(clk,clear)

begin

if(clear='1')then

q1<=“0000”;q0<=“0000”;c<='0';

else

if(clk'event and clk='1')then

if(q1=“0101” and q0=“1001”)then-----到59

q1<=“0000”;q0<=“0000”;c<='1';

elsif(q1<“0101” and q0=“1001”)then

q0<=“0000”;q1<=q1+'1';c<='0';

elsif(q0<“1001”)then

q0<=q0+'1';

end if;

end if;

end if;

k1<=q1;

k0<=q0;

end process;end cnt;

用VHDL語言寫的報時器源代碼如下：

library ieee;use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;entity alert_06 is port(f1,f0,m1,m0:in std_logic_vector(3 downto 0);

siga,sigb:out std_logic);

end alert_06;

architecture a of alert_06 is begin siga<='1'when(f1=“0101” and f0=“1001” and m1=“0101” and(m0=“0000” or m0=“0010” or m0=“0100” or m0=“0110” or m0=“1000”))else'0';

0

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port(clk:in std_logic;

s :in std_logic_vector(7 downto 0);

f :in std_logic_vector(7 downto 0);

m :in std_logic_vector(7 downto 0);

selout:out std_logic_vector(5 downto 0);

segout:out std_logic_vector(6 downto 0));end display_06;

architecture a of display_06 is signal number:std_logic_vector(3 downto 0);signal sel

:std_logic_vector(5 downto 0);signal seg

:std_logic_vector(6 downto 0);signal q

:std_logic_vector(2 downto 0);begin a:process(clk)begin if(clk'event and clk='1')then q<=q+1;end if;end process a;process(q)begin case q is

when“000”=>sel<=“000001”;when“001”=>sel<=“000010”;when“010”=>sel<=“000100”;

when“011”=>sel<=“001000”;when“100”=>sel<=“010000”;when“101”=>sel<=“100000”;when others=>sel<=“000000”;end case;end process;

process begin if sel =“000001”then

number<=m(3 downto 0);elsif sel=“000010”then

number<=m(7 downto 4);elsif sel=“000100”then

number<=f(3 downto 0);elsif sel=“001000”then

number<=f(7 downto 4);

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end switch_06;

architecture a of switch_06 is begin process(Q,s,ss,f,ff,m)Begin

if(Q='1')then

A<=ss;B<=ff;C<=“00000000”;

else

A<=s;B<=f;C<=m;

end if;

end process;

end a;正常計時時間和設(shè)定的鬧鐘時間之間的比較的源代碼如下：

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comp_06 is port(s,ss,f,ff:in std_logic_vector(7 downto 0);d:out std_logic;Q:in std_logic);end comp_06;architecture behavior of comp_06 is

begin process(Q,s,ss,f,ff)begin if(rising_edge(Q))then if(s=ss and f=ff)then d<='1';

else d<='0';end if;end if;end process;end behavior;

第二篇：數(shù)字邏輯電路實驗報告

《數(shù)字邏輯電路》實驗報告

第次實驗：

姓名：

學(xué)號：

級系班

郵箱：

時間：

正文（由下面八項內(nèi)容評定每次實驗報告成績）

一、實驗?zāi)康谋敬螌嶒烆A(yù)期要學(xué)習(xí)到的知識、方法等

二、實驗原理（背景知識）

本次實驗需要的理論知識背景、實驗環(huán)境和工具等前期準(zhǔn)備知識，預(yù)習(xí)時完成的引導(dǎo)性實驗內(nèi)容一般在此有所體現(xiàn)。

三、實驗器材/環(huán)境

本次實驗中使用的硬件器材和軟件環(huán)境

四、實驗設(shè)計思路（驗收實驗）

驗收實驗的設(shè)計流程圖/卡諾圖/真值表/代碼等或其他

五、實驗過程（驗收實驗的過程）

充分截圖，詳細(xì)說明實驗過程步驟等

六、實驗結(jié)果

簡單介紹本次實驗完成的工作，學(xué)到的知識等。

七、實驗中遇到的問題及解決方案

請將已經(jīng)解決的問題寫在這里，沒有解決的問題也可以保留在這里，但是可能不能立即得到回答，沒有得到回答的問題請在下一次課時向老師和助教當(dāng)面提問。

八、實驗的啟示/意見和建議

1對本課程或本次實驗的意見建議等，如：實驗內(nèi)容難度，實驗時間安排，如何提高實驗效果等。

2對本次實驗內(nèi)容你有沒有讓同學(xué)更有興趣的建議，或者如何才能讓你對本次實驗更有興趣？

3你有好的與本次實驗有關(guān)的實驗內(nèi)容建議嗎？比如在日常的學(xué)習(xí)和生活中遇到的，可以轉(zhuǎn)換為實驗的內(nèi)容？

我們將非常感謝你給我們提出意見和建議，這將使我們的課程更加生動有效。

附：本次實驗?zāi)憧偣灿昧硕嚅L時間？包括預(yù)習(xí)時間、和課堂完成時間。（請大家如實統(tǒng)計，時間長短不影響本次實驗的成績。這個主要用于統(tǒng)計大家的工作時間，粗略確定實驗的難度，為我們以后的實驗設(shè)計提供參考。）

感謝大家的觀看和支持！

第三篇：數(shù)字邏輯電路學(xué)習(xí)總結(jié)

數(shù)字邏輯電路學(xué)習(xí)總結(jié)

學(xué)

號：

、姓

名：

學(xué)

院：

專

業(yè)：

數(shù)字邏輯電路學(xué)習(xí)總結(jié)

經(jīng)過一學(xué)期的學(xué)習(xí)，我對數(shù)字邏輯電路這門課程總結(jié)如下： 一：數(shù)字邏輯電路緒論及基礎(chǔ)

1．?dāng)?shù)字信號與模擬信號的區(qū)別（數(shù)值和時間的連續(xù)性與不連續(xù)性）2．?dāng)?shù)字電路特點:電路結(jié)構(gòu)簡單，便于集成化；工作可靠，抗干擾能力強；信息便于長期保存和加密；產(chǎn)品系列全，通用性強，成本低；可進(jìn)行數(shù)字運算和邏輯運算。

3．?dāng)?shù)制轉(zhuǎn)換（二進(jìn)制、八進(jìn)制、十六進(jìn)制、8421BCD碼）

十～二：右→左，每三位構(gòu)成一位八進(jìn)制，不夠補0

二～八：右←左，每一位構(gòu)成三位二進(jìn)制

八～二：右→左，每四位構(gòu)成一位十六進(jìn)制，不夠補0

十六～二：右 →左，每一位構(gòu)成一位二進(jìn)制

十～8421BCD：每一位組成8421BCD碼 4．二進(jìn)制運算（0+0=0，0+1=1，1+1=1 0）

5．基本邏輯門（與門、或門、非門、與非門、或非門、異或、同或）

與門：F=ABC

或門：F=A+B+C

非門：F|

與非門：（AB）| 或非門：F=（A+B）| 異或門：F=A|B+AB|=A（+）B 同或門：F=AB+A|B|=A（*）B 6．邏輯代數(shù)基本公式及定理

7．最大項與最小項（為互補關(guān)系）8．邏輯函數(shù)化簡（代數(shù)法和卡諾圖法）卡諾圖包圍圈盡量大，個數(shù)盡量小，要全部包圍，包含2^n個方格

二：組合邏輯電路

1.組合邏輯電路的分析與設(shè)計

任一時刻的輸出只取決于同一時刻輸入狀態(tài)的組合，而與電路原有的狀態(tài)無關(guān)的電路

分析：寫出表達(dá)式，列出真值表，根據(jù)化簡函數(shù)式說明邏輯功能 設(shè)計：列出真值表，寫出邏輯函數(shù)，化簡，畫邏輯圖 2.半加器與全加器的區(qū)別（考慮是否進(jìn)位）

3.編碼器（二～十進(jìn)制編碼器P120、優(yōu)先編碼器P134）8-3優(yōu)先編碼器

10-4優(yōu)先譯碼器

4.譯碼器（二進(jìn)制編碼器P140、二至十進(jìn)制譯碼器P143）3-8譯碼器

5.數(shù)據(jù)選擇器

4選1數(shù)據(jù)選擇器 8選1數(shù)據(jù)選擇權(quán)

三：觸發(fā)器

1.觸發(fā)器 邏輯功能可分：

RS觸發(fā)器 D觸發(fā)器 JK觸發(fā)器 T觸發(fā)器 T’觸發(fā)器 觸發(fā)方式可分：

電平觸發(fā)器 邊沿觸發(fā)器 主從觸發(fā)器 電路結(jié)構(gòu)可分：

基本RS觸發(fā)器 同步觸發(fā)器 維持阻塞觸發(fā)器 主從觸發(fā)器 邊沿觸發(fā)器 2.觸發(fā)器的轉(zhuǎn)換

公式法和圖形法（了解觸發(fā)器的邏輯符號，對比表達(dá)式的特性，畫出邏輯圖）

說明：真值表

表達(dá)式

約束條件

CP脈沖有效區(qū)

實現(xiàn)的功能

各觸發(fā)器的轉(zhuǎn)換波形圖的畫法 四：時序邏輯電路

1.同步時序邏輯電路的分析與設(shè)計

分析：確定電路組成→寫出輸出函數(shù)和激勵函數(shù)的表達(dá)式→電路的次態(tài)方程→作狀態(tài)表和狀態(tài)圖→做出波形圖→功能描述→檢查電路是否能自啟動

設(shè)計：確定輸入、輸出及電路狀態(tài)來寫出原始狀態(tài)表和原始狀態(tài)圖化簡原始狀態(tài)表（可用卡諾圖化簡）→進(jìn)行狀態(tài)賦值（寫出真值表）→選擇觸發(fā)器

2.異步時序邏輯電路分析

寫出激勵函數(shù)表達(dá)式→寫出電路的次態(tài)方程組→作狀態(tài)表→做時序圖，說明電路功能

3.計數(shù)器

同步計數(shù)器：同CP

異步計數(shù)器：不同CP 寫出時序方程、輸出方程、驅(qū)動方程→次態(tài)方程→狀態(tài)計算，列出狀態(tài)表→畫出狀態(tài)圖

功能描述：其實數(shù)字電路在我們生活中有很大的作用，在人們的日常生活中，常用的計算機，電視機，音響系統(tǒng)，視頻記錄設(shè)備，長途電話等電子設(shè)備或電子系統(tǒng)，無不采用數(shù)字電路或數(shù)字系統(tǒng)數(shù)字電子技術(shù)的應(yīng)用。關(guān)于數(shù)制和碼制學(xué)習(xí)，主要涉及進(jìn)制之間的變換，轉(zhuǎn)換等。當(dāng)然也強調(diào)了二進(jìn)制的各種運算，以及源碼反碼補碼運用等。幾種常用的編碼，我們主要學(xué)的是BCD碼，還有余3碼。

如果說關(guān)于數(shù)制和碼制學(xué)習(xí)還看不出和數(shù)字電路有何關(guān)系，接下來的邏輯代數(shù)基礎(chǔ)這章更加靠近我們之后的數(shù)字電路學(xué)習(xí)了，對于數(shù)制僅僅只是工具。各種真值表，門電路，邏輯方程等等都全面。本章也有很多需要去記憶的公式定理，比方說基本公式，常用公式以及邏輯代數(shù)的基本定理等等。

邏輯函數(shù)的表示方法有這幾種：

1、邏輯真值表

2、邏輯函數(shù)式

3、邏輯圖

4、波形圖，這些表示方法之間是可以互相轉(zhuǎn)換的。

邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式，最小項和最大項，我們用最小項用的是最多。由于隨著課程學(xué)習(xí)的深入我們遇到的邏輯函數(shù)表達(dá)式越來越復(fù)雜，自然需要化簡來實現(xiàn)公式的簡化，電路的簡化，于是我們學(xué)習(xí)到了卡諾圖化簡法，用卡諾圖化簡法大大提高了我們化簡的效率和準(zhǔn)確率。

在一些實際電路中我們并不需要一些變量，這些變量或許會影響我的結(jié)果或者也不影響，這些變量統(tǒng)稱為無關(guān)項，在函數(shù)表達(dá)式中我們稱之為約束項和任意項。對于無關(guān)變量的作用，通常用于化簡以及之后的消除競爭——冒險現(xiàn)象等。

我們有了邏輯代數(shù)這一直接數(shù)字電路基礎(chǔ)，之后的組合邏輯電路和時序邏輯電路的分析和設(shè)計，便更加明確和邏輯。

組合邏輯電路學(xué)習(xí)我們才真正意義上開始接觸邏輯電路。組合邏輯電路的邏輯功能是任意時刻的輸出僅僅決定于該時刻的輸入；電路結(jié)構(gòu)則是不含有記憶器件。邏輯功能的描述和之前學(xué)習(xí)表示方法一致，真值表，邏輯方程，邏輯圖和波形圖。對于組合邏輯電路分析方法則是：①逐條寫出電路輸入到輸出的邏輯函數(shù)式；②用公式化簡法和卡諾圖化簡法讓函數(shù)式化簡；③為了更加直觀可以轉(zhuǎn)換為真值表形式；④最后分析結(jié)果。組合邏輯的設(shè)計方法步驟：先邏輯抽象，再寫邏輯函數(shù)式，然后選擇器件類型，轉(zhuǎn)化適當(dāng)形式。

主要的基本組合邏輯電路不多，比如：普通編碼器，優(yōu)化編碼器，譯碼器，顯示譯碼器，數(shù)據(jù)選擇器，加法器（全加器，半加器，一位加法器，多位加法器，多元加法器，超前進(jìn)位加法器），數(shù)值比較器等等。這些都是我們很常用而且很基本的組合邏輯電路。

對于組合邏輯電路中，競爭——冒險現(xiàn)象可以通過接入濾波電容，引入選通脈沖和修改邏輯設(shè)計來實現(xiàn)消除競爭冒險現(xiàn)象。

第四篇：《數(shù)字邏輯電路》課程教學(xué)大綱

《數(shù)字邏輯電路》課程教學(xué)大綱

第一章 數(shù)制與編碼

在數(shù)字電路和計算機中，只用0和1兩種符號來表示欣喜，參與運算的數(shù)也是由0和1構(gòu)成的，即二進(jìn)制數(shù)?？紤]到人類計數(shù)習(xí)慣，在計算機操作時，一般都要把輸入的十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)后再由計算機處理；而計算機處理的二進(jìn)制結(jié)構(gòu)也需要轉(zhuǎn)換為便于人類識別的十進(jìn)制數(shù)然后顯示出來，因此，需要學(xué)習(xí)不同的數(shù)值及轉(zhuǎn)換方法。

通過這一章的學(xué)習(xí)，學(xué)習(xí)者要理解數(shù)字電路的特點以及幾種數(shù)制之間的轉(zhuǎn)換方法 進(jìn)一步學(xué)習(xí)后續(xù)內(nèi)容打好基礎(chǔ)；

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：8學(xué)時）： §1.1 概述

§1.2 數(shù)制與編碼 §1.3 編碼

第二章 邏輯代數(shù)

本章主要介紹邏輯代數(shù)的基本定理和定律，常用公式及三大規(guī)則（代入、反演、對偶）。

通過本章的學(xué)習(xí)熟悉邏輯代數(shù)的各種表示方法（真值表、表達(dá)式及邏輯圖等），理解各種邏輯門的圖形符號，理解最小項的基本概念及標(biāo)準(zhǔn)與或式的表示方法。掌握邏輯代數(shù)變換技巧及邏輯代數(shù)化簡方法。

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：8學(xué)時）： §2.1 邏輯代數(shù)的基本概念 §2.2 邏輯代數(shù)的運算法則 §2.3 邏輯代數(shù)的表達(dá)式 §2.4 邏輯代數(shù)的公式簡化法

第三章 門電路

本章介紹典型TTL集成電路的基本工作原理，典型TTL與非門主要外部特性（電壓傳輸特性、輸入特性、輸出特性），OC門和TS門的圖形符號及邏輯功能，及其正確應(yīng)用的注意事項。

要了解典型TTL集成電路的基本工作原理，要求掌握典型TTL與非門主要外部特性（電壓傳輸特性、輸入特性、輸出特性），熟悉一些主要參數(shù)，理解OC門和TS門的圖形符號及邏輯功能，了解其正確應(yīng)用及注意事項。了解MOS門電路（特別是CMOS門電路）的構(gòu)成，熟悉邏輯特性。

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：8學(xué)時）： §3.1 概述

§3.2 體二極管和三極管的開關(guān)特性 §3.3 分立元件門 §3.4 TTL集成門

§3.5 其他類型的雙極型集成電路 §3.6 MOS集成們

第四章 組合邏輯電路

本章主要介紹了掌握組合邏輯電路的分析方法，一些常用的組合邏輯電路，如加法器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器等，以及半導(dǎo)體數(shù)碼管的基本結(jié)構(gòu)和引腳符號的含義，組合邏輯電路的競爭冒險現(xiàn)象。

通過本章的學(xué)習(xí)，要掌握組合邏輯電路的分析方法，以識別給定電路的邏輯功能，能設(shè)計一些簡單的，常用的組合邏輯電路，掌握編碼器、譯碼器的基本概念及應(yīng)用方法，了解半導(dǎo)體數(shù)碼管的基本結(jié)構(gòu)和引腳符號的含義，了解加法器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器的基本原理和應(yīng)用，了解組合邏輯電路的競爭冒險現(xiàn)象。

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：8學(xué)時）： §4.1 概述

§4.2 若干常用的組合邏輯電路

§4.3 基于Verilog HDL的組合邏輯電路設(shè)計 §4.4 組合邏輯電路的競爭——冒險現(xiàn)象

第五章 觸發(fā)器

本章主要介紹了基本RS觸發(fā)器的組成、工作原理、邏輯功能及邏輯功能的描述方法，還有同步觸發(fā)器的電路結(jié)構(gòu)，邏輯功能，主要介紹了邊沿JK觸發(fā)器、T觸發(fā)器、維持阻塞D觸發(fā)器集成JK、D觸發(fā)器。

通過本章的學(xué)習(xí)，要理解掌握基本RS觸發(fā)器的組成、工作原理、邏輯功能及邏輯功能的描述方法，了解同步觸發(fā)器的電路結(jié)構(gòu)，熟記其邏輯符號、邏輯功能，并會熟練運用，掌握主從JK觸發(fā)器、T觸發(fā)器、維持阻塞D觸發(fā)器的邏輯符號，邏輯功能；掌握集成JK、D觸發(fā)器的使用常識。

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：8學(xué)時）： §5.1概述

§5.2 基本RS觸發(fā)器 §5.3 鐘控觸發(fā)器 §5.4 集成觸發(fā)器

§5.6 觸發(fā)器之間的轉(zhuǎn)換

§5.7 基于Verilog HDL的觸發(fā)器設(shè)計

第六章 時序邏輯電路

本章主要介紹了時序邏輯電路的概念及與組合邏輯電路的區(qū)別，寄存器的電路組成、常見類型及邏輯功能，以及時序邏輯電路的分析方法和設(shè)計方法，重點介紹了常見的二進(jìn)制、十進(jìn)制計數(shù)器工作原理及功能，集成寄存器、計數(shù)器的工作原理與設(shè)計方法。本章是本課程的重要部分。

通過本章的學(xué)習(xí)，掌握時序邏輯電路的概念及與組合邏輯電路的區(qū)別，掌握寄存器的電路組成、常見類型及邏輯功能，熟練掌握時序邏輯電路的分析方法和設(shè)計方法，掌握常見的二進(jìn)制、十進(jìn)制計數(shù)器工作原理及功能，了解集成寄存器、計數(shù)器的使用常識。

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：8學(xué)時）： §6.1 概述

§6.2 數(shù)碼寄存器和移位寄存器 §6.3 計數(shù)器 §6.4 基于Verilog HDL的時序邏輯電路的設(shè)計

第七章 脈沖單元電路

本章主要介紹脈沖波形的主要參數(shù)，555定時器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器、多諧振蕩器的電路組成、工作原理以及各種觸發(fā)器的應(yīng)用。

通過本章的學(xué)習(xí)后，要掌握脈沖產(chǎn)生和變換電路的調(diào)試方法熟悉脈沖波形的主要參數(shù)，掌握單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器、多諧振蕩器的電路組成和工作特點，掌握555定時器的功能。

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：6學(xué)時）： §7.1 概述

§7.2 施密特觸發(fā)器 §7.3 單穩(wěn)態(tài)觸發(fā)器 §7.4 多諧振蕩器

第八章 數(shù)模和模數(shù)轉(zhuǎn)換

本章主要介紹了 A/D與D/A轉(zhuǎn)換電路的概念及A/D與D/A轉(zhuǎn)換的區(qū)別，A/D與D/A轉(zhuǎn)換電路組成、常用參數(shù)、分辨率和誤差。

通過本章的學(xué)習(xí)后，要掌握A/D與D/A轉(zhuǎn)換電路的概念及A/D與D/A轉(zhuǎn)換的區(qū)別，掌握A/D與D/A轉(zhuǎn)換電路組成、常用參數(shù)、分辨率和誤差，熟練掌握轉(zhuǎn)換的使用環(huán)境和特定型號。

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：6學(xué)時）： §8.1 概述 §8.2 數(shù)模轉(zhuǎn)換 §8.3 模數(shù)轉(zhuǎn)換

第九章 程序邏輯電路

半導(dǎo)體存儲器是程序邏輯電路中的主要組成部分。本章主要介紹了程序邏輯電路的結(jié)構(gòu)和特點，然后系統(tǒng)的介紹了半導(dǎo)體存儲器的工作原理和使用方法。

通過本章的學(xué)習(xí)后，要了解程序邏輯電路的結(jié)構(gòu)和特點，并掌握半導(dǎo)體存儲器的工作原理和使用方法

本章的主要教學(xué)內(nèi)容（教學(xué)時數(shù)安排：4學(xué)時）： §9.1 概述

§9.2 隨機存儲器 §9.3 只讀存儲器

§9.4 程序邏輯電路的應(yīng)用

制定者：

執(zhí)筆 校對者: 審定者：

批準(zhǔn)者：

第五篇：數(shù)字邏輯電路小論文

數(shù)字邏輯論文

摘要：隨著數(shù)字邏輯技術(shù)的發(fā)展，數(shù)字邏輯電路也逐步應(yīng)用于我們生活的方方面面。在數(shù)字機頂盒，數(shù)字電冰箱，數(shù)字洗衣機等領(lǐng)域均有所體現(xiàn)。本文將大體介紹數(shù)字邏輯電路的發(fā)展歷程、分類方法、數(shù)值、用途與特點，最后詳細(xì)介紹數(shù)字邏輯電路的實際應(yīng)用。

一．

數(shù)字電路的發(fā)展歷程與分類方法

數(shù)字電路的發(fā)展：數(shù)字電路的發(fā)展與模擬電路一樣經(jīng)歷了由電子管、半導(dǎo)體分立器件到集成電路等幾個時代。但其發(fā)展比模擬電路發(fā)展的更快。從60年代開始，數(shù)字集成器件以雙極型工藝制成了小規(guī)模邏輯器件。隨后發(fā)展到中規(guī)模邏輯器件；70年代末，微處理器的出現(xiàn)，使數(shù)字集成電路的性能產(chǎn)生質(zhì)的飛躍。邏輯門是數(shù)字電路中一種重要的邏輯單元電路。TTL邏輯門電路問世較早，其工藝經(jīng)過不斷改進(jìn)，至今仍為主要的基本邏輯器件之一。隨著CMOS工藝的發(fā)展,TTL的主導(dǎo)地位受到了動搖，有被CMOS器件所取代的趨勢。近年來,可編程邏輯器件PLD特別是現(xiàn)場可編程門陣列FPGA的飛速進(jìn)步，使數(shù)字電子技術(shù)開創(chuàng)了新局面，不僅規(guī)模大，而且將硬件與軟件相結(jié)合，使器件的功能更加完善，使用更靈活。數(shù)字邏輯電路分類：

1、按功能來分：

（1）組合邏輯電路：簡稱組合電路，它由最基本的的邏輯門電路組合而成。特點是：輸出值只與當(dāng)時的輸入值有關(guān)，即輸出惟一地由當(dāng)時的輸入值決定。電路沒有記憶功能，輸出狀態(tài)隨著輸入狀態(tài)的變化而變化，類似于電阻性電路，如加法器、譯碼器、編碼器、數(shù)據(jù)選擇器等都屬于此類。

（2）時序邏輯電路：簡稱時序電路，它是由最基本的邏輯門電路加上反饋邏輯回路或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時序電路具有記憶功能。時序電路的特點是：輸出不僅取決于當(dāng)時的輸入值，而且還與電路過去的狀態(tài)有關(guān)。它類似于含儲能元件的電感或電容的電路，如觸發(fā)器、鎖存器、計數(shù)器、移位寄存器、儲存器等電路都是時序電路的典型器件。

2、按電路有無集成元器件來

可分為分立元件數(shù)字電路和集成數(shù)字電路。

3、按集成電路的集成度進(jìn)行分類 可分為小規(guī)模集成數(shù)字電路(SSI)、中規(guī)模集成數(shù)字電路(MSI)、大規(guī)模集成數(shù)字電路(LSI)和超大規(guī)模集成數(shù)字電路(VLSI)。

4、按構(gòu)成電路的半導(dǎo)體器件來分類 可分為雙極型數(shù)字電路和單極型數(shù)字電路。

二．?dāng)?shù)字邏輯電路的用途和特點

數(shù)字電子電路中的后起之秀是數(shù)字邏輯電路。把它叫做數(shù)字電路是因為電路中傳遞的雖然也是脈沖，但這些脈沖是用來表示二進(jìn)制數(shù)碼的，例如用高電平表示“ 1 ”，低電平表示“ 0 ”。聲音圖像文字等信息經(jīng)過數(shù)字化處理后變成了一串串電脈沖，它們被稱為數(shù)字信號。能處理數(shù)字信號的電路就稱為數(shù)字電路。

這種電路同時又被叫做邏輯電路，那是因為電路中的“ 1 ”和“ 0 ”還具有邏輯意義，例如邏輯“ 1 ”和邏輯“ 0 ”可以分別表示電路的接通和斷開、事件的是和否、邏輯推理的真和假等等。電路的輸出和輸入之間是一種邏輯關(guān)系。這種電路除了能進(jìn)行二進(jìn)制算術(shù)運算外還能完成邏輯運算和具有邏輯推理能力，所以才把它叫做邏輯電路。

由于數(shù)字邏輯電路有易于集成、傳輸質(zhì)量高、有運算和邏輯推理能力等優(yōu)點，因此被廣泛用于計算機、自動控制、通信、測量等領(lǐng)域。一般家電產(chǎn)品中，如定時器、告警器、控制器、電子鐘表、電子玩具等都要用數(shù)字邏輯電路。

數(shù)字邏輯電路的第一個特點是為了突出“邏輯”兩個字，使用的是獨特的圖形符號。數(shù)字邏輯電路中有門電路和觸發(fā)器兩種基本單元電路，它們都是以晶體管和電阻等元件組成的，但在邏輯電路中我們只用幾個簡化了的圖形符號去表示它們，而不畫出它們的具體電路，也不管它們使用多高電壓，是 TTL 電路還是 CMOS 電路等等。按邏輯功能要求把這些圖形符號組合起來畫成的圖就是邏輯電路圖，它完全不同于一般的放大振蕩或脈沖電路圖。

數(shù)字電路中有關(guān)信息是包含在 0 和 1 的數(shù)字組合內(nèi)的，所以只要電路能明顯地區(qū)分開 0 和 1，0 和 1 的組合關(guān)系沒有破壞就行，脈沖波形的好壞我們是不大理會的。所以數(shù)字邏輯電路的第二個特點是我們主要關(guān)心它能完成什么樣的邏輯功能，較少考慮它的電氣參數(shù)性能等問題。也因為這個原因，數(shù)字邏輯電路中使用了一些特殊的表達(dá)方法如真值表、特征方程等，還使用一些特殊的分析工具如邏輯代數(shù)、卡諾圖等等，這些也都與放大振蕩電路不同。

三．?dāng)?shù)字電路的數(shù)制

在我們的日常生活中常用的進(jìn)制主要是十進(jìn)制（因為我們有十個手指，所以十進(jìn)制是比較合理的選擇，用手指可以表示十個數(shù)字，0的概念直到很久以后才出現(xiàn)，所以是1－10而不是0－9）。例如：在早期設(shè)計的機械計算裝置中,使用的不是二進(jìn)制，而是十進(jìn)制或者其他進(jìn)制，利用齒輪的不同位置表示不同的數(shù)值，這種計算裝置可能更加接近人類的思想方式。比如說一個計算設(shè)備有十個齒輪，它們級連起來，每一個齒輪有十格，小齒輪轉(zhuǎn)一圈大齒輪走一格。這就是一個簡單的十位十進(jìn)制的數(shù)據(jù)表示設(shè)備了，可以表示0到999999999的數(shù)字。配合其他的一些機械設(shè)備，這樣一個簡單的基于齒輪的裝置就可以實現(xiàn)簡單的十進(jìn)制加減法了。而在如今的信息化、數(shù)字社會，十進(jìn)制不能滿足人們的使用要求，從而出現(xiàn)了不同的進(jìn)制，如我們常說的二進(jìn)制、八進(jìn)制、十六進(jìn)制等

二進(jìn)制是計算技術(shù)中廣泛采用的一種數(shù)制。計算機運算基礎(chǔ)采用二進(jìn)制。電腦的基礎(chǔ)是二進(jìn)制，電子計算機出現(xiàn)以后，使用電子管來表示十種狀態(tài)過于復(fù)雜，所以所有的電子計算機中只有兩種基本的狀態(tài)，開和關(guān)。也就是說，電子管的兩種狀態(tài)決定了以電子管為基礎(chǔ)的電子計算機采用二進(jìn)制來表示數(shù)字和數(shù)據(jù)。這種通過不同的位置上面不同的符號表示數(shù)值的方法就是進(jìn)制表示方法。一個字是電腦中的基本存儲單元，根據(jù)計算機字長的不同,字具有不同的位數(shù)，現(xiàn)代電腦的字長一般是32位的，也就是說，一個字的位數(shù)是32。字節(jié)是8位的數(shù)據(jù)單元,一個字節(jié)可以表示0－255的數(shù)據(jù)。對于32位字長的現(xiàn)代電腦，一個字等于4個字節(jié)，對于早期的16位的電腦，一個字等于2個字節(jié)。八進(jìn)制的數(shù)較二進(jìn)制的數(shù)書寫方便，常應(yīng)用在電子計算機的計算中。十六進(jìn)制常用在單片機的編程里。數(shù)制應(yīng)用領(lǐng)域范圍之廣，一時難以一一舉例，未來的世界數(shù)字化，期待著。

四、數(shù)字邏輯設(shè)計在生活中的應(yīng)用

隨著數(shù)字機頂盒、數(shù)字高清電視和液晶平板電視的迅猛發(fā)展，日常消費電子產(chǎn)品中的數(shù)字視頻解調(diào)接收器和視頻圖像處理信號接收前端的重要模塊-模數(shù)轉(zhuǎn)換器的應(yīng)用越來越廣泛，而且隨著整機產(chǎn)品的功能和性能要求越來越高，功耗低面積小的數(shù)字視頻片上系統(tǒng)(SoC)單芯片已經(jīng)成為10位分辨率、多通道模數(shù)轉(zhuǎn)換器的主要應(yīng)用芯片，例如3通道采集RGB和YUV信號的視頻模擬前端。但是由于片上系統(tǒng)單芯片集成了大量的模擬電路和數(shù)字邏輯電路，內(nèi)部時鐘頻率也非常高，因此導(dǎo)致電路噪聲偏大，影響模數(shù)轉(zhuǎn)換器的性能。如何使模數(shù)轉(zhuǎn)換器既擁有較強的抗干擾能力，同時達(dá)到低功耗的要求，越來越成為模擬集成電路研究的熱點和難點。論文主要研究了兼容0.18um 1.8V標(biāo)準(zhǔn)數(shù)字邏輯CMOS工藝應(yīng)用于數(shù)字視頻領(lǐng)域的流水線模數(shù)轉(zhuǎn)換器，通過matlab的分析和優(yōu)化，建立了系統(tǒng)級的設(shè)計框架，然后根據(jù)系統(tǒng)需求的采樣率、輸出分辨率等要求計算出影響模數(shù)轉(zhuǎn)換器性能參數(shù)的限制指標(biāo)。再根據(jù)工藝參數(shù)和EDA工具設(shè)計出了晶體管級電路并進(jìn)行了全電路性能仿真。最后設(shè)計了整個模數(shù)轉(zhuǎn)換器和測試芯片的布局及版圖，完成了整個芯片設(shè)計的全部流程。期間主要的研究成果和工作有以下幾個方面：(1)一般流水線模數(shù)轉(zhuǎn)換器常用的動態(tài)比較器需要從外部輸入?yún)⒖荚磁c輸入信號進(jìn)行比較然后輸出數(shù)字域的結(jié)果，而本文提出的無輸入?yún)⒖荚磩討B(tài)比較器不需要在比較器之外引入?yún)⒖荚炊抢帽容^器輸入對管的差別產(chǎn)生比較閾值，這樣減輕了參考源驅(qū)動電路的負(fù)載，排除了外部電路對動態(tài)比較器組成的子模數(shù)轉(zhuǎn)換器模塊的干擾，另外減少了外部引入?yún)⒖荚醋呔€的數(shù)量進(jìn)而減小了硅面積。(2)論文設(shè)計的低功耗高速模數(shù)轉(zhuǎn)換器使用了1.8V電源，為了減少開關(guān)電容電路采樣的信號失真，提出了一種新型的開關(guān)柵增壓電路，使得信號開關(guān)器件的柵電壓與輸入信號無關(guān)，保持開關(guān)的導(dǎo)通電阻是常數(shù)，而且在增壓傳輸路徑中的開關(guān)導(dǎo)通電阻也與信號無關(guān)，從而降低了信號的諧波失真，提高了電路的動態(tài)范圍。此外，所有的NMOS開關(guān)電路的襯底始終接在電路的最低電平上，這樣就使該電路可以在普通的0.18um 1.8V數(shù)字標(biāo)準(zhǔn)邏輯CMOS工藝上實現(xiàn)，從而降低了芯片制造成本。(3)雖然流水線模數(shù)轉(zhuǎn)換器的冗余位數(shù)字校正(RSD)能夠消除一定的誤差，但是在低電壓應(yīng)用中，由于信號輸入幅度相對較高，因此冗佘校正后的誤差仍較大，為了保證整個模數(shù)轉(zhuǎn)換器依然有良好的線性度和良好的信噪比，論文提出了內(nèi)插冗余校正技術(shù)。該技術(shù)的原理是：由于根據(jù)系統(tǒng)定義的噪聲限制指標(biāo)和制造工廠提供的工藝匹配參數(shù)可以計算出第i級之后插入一級冗余校正級。因此內(nèi)插冗余校正級可以把第i級的輸出大于正常輸入范圍數(shù)倍之內(nèi)的信號做為輸入(主要是第1級到第i級累積的誤差并被MDAC電路放大引起的)然后輸出時校正到后級能接受的正常輸入范圍，這樣就可以避免最終模數(shù)轉(zhuǎn)換器輸出鉗位和飽和引起整個ADC的線性度和動態(tài)范圍的下降。(4)為了兼容標(biāo)準(zhǔn)數(shù)字邏輯工藝，MDAC中沒有使用線性度較高的MiM電容，而是選擇了三明治式金屬層間電容(stack capacitor)，這需要通過仔細(xì)提取金屬層間電容的寄生參數(shù)以確保電容的線性度能保證整個ADC的性能。(5)為了優(yōu)化電路的功耗和面積，論文設(shè)計的流水線模數(shù)轉(zhuǎn)換器采用了運算放大器復(fù)用技術(shù)，這樣可以讓相鄰的兩個MDAC共用一個運算放大器，有效地降低了功耗和面積。論文進(jìn)行了兩次硅實驗，實驗一是使用0.5um 2層多晶硅3層金屬CMOS混合信號工藝實現(xiàn)了1MHz采樣的10位流水線模數(shù)轉(zhuǎn)換器電路，驗證滿足靜態(tài)參數(shù)特性和動態(tài)參數(shù)性能的設(shè)計方法；實驗二是使用0.18um 1.8V單層多晶硅6層金屬標(biāo)準(zhǔn)邏輯工藝實現(xiàn)了100MHz采樣的10位流水線模數(shù)轉(zhuǎn)換器。在模數(shù)轉(zhuǎn)換器的測試方面主要設(shè)計了高速電路應(yīng)用的PCB板和整個測試平臺環(huán)境搭建。實驗一和實驗二的DNL分別為0.71 LSB和0.47LSB；INL分別為0.8LSB和0.55LSB；實現(xiàn)的有效位(ENOB)分別為9.7位(1MHz采樣)和9.3位(100MHz采樣)；芯片面積分別為1.7mm~2和0.98mm~2；功耗分別為45mW和63mW，其中實驗二的功耗優(yōu)質(zhì)因子(FOM)和面積優(yōu)質(zhì)因子(FOM_A)分別為0.995pJ.V／Sa和1.55e-11mm~2／Sa，這兩個指標(biāo)達(dá)到了近幾年收錄在JSSC和ISSCC等國際核心刊物的流水線模數(shù)轉(zhuǎn)換器的研究成果，能夠?qū)崿F(xiàn)低功耗低硅面積數(shù)字視頻及SoC嵌入式應(yīng)用。

應(yīng)用實例：

三路搶答器

圖 1 是智力競賽用的三路搶答器電路。裁判按下開關(guān) SA4，觸發(fā)器全部被置零，進(jìn)入準(zhǔn)備狀態(tài)。這時 Q1 ～ Q3 均為 1，搶答燈不亮；門 1 和門 2 輸出為 0，門 3 和門 4 組成的音頻振蕩器不振蕩，揚聲器無聲。

競賽開始，假定 1 號臺搶先按下 SA1，觸發(fā)器 C1 翻轉(zhuǎn)成 Q1=1、Q1=0。于是： ① 門 2 輸出為 1，振蕩器振蕩，揚聲器發(fā)聲； ②HL1 燈點亮； ③ 門 1 輸出為 1，這時 2 號、3 號臺再按開關(guān)也不起作用。裁判宣布競賽結(jié)果后，再按一下 SA4，電路又進(jìn)入準(zhǔn)備狀態(tài)。

彩燈追逐電路

圖 2 是 4 位移位寄存器控制的彩燈電路。開始時按下 SA，觸發(fā)器 C1 ～ C4 被置成 1000，彩燈 HL1 被點亮。CP 脈沖來到后，寄存器移 1 位，觸發(fā)器 C1 ～ C4 成 0100，彩燈 HL2 點亮。第 2 個 CP 脈沖點亮 HL3，第 3 個點亮 HL4，第 4 個 CP 又把觸發(fā)器 C1 ～ C4 置成 1000，又點亮 HL1。如此循環(huán)往復(fù)，彩燈不停閃爍。只要增加觸發(fā)器可使燈數(shù)增加，改變 CP 的頻率可變化速度。