題

目

可編程邏輯器件與集成電路設(shè)計

姓

名

**

所在學(xué)院

理學(xué)院

專業(yè)班級

思源0901

學(xué)

號

09274027

指導(dǎo)教師

**

日

期

20**

年

**

月

日

可編程邏輯器件與集成電路設(shè)計

摘要：本文簡述了集成電路的傳統(tǒng)設(shè)計方法和現(xiàn)代設(shè)計方法，并對兩者的區(qū)別進(jìn)行了比較，以實例為基礎(chǔ)介紹了集成電路的設(shè)計過程。對可編程邏輯器件的定義、分類、功能等進(jìn)行詳盡的闡述，介紹了可編程邏輯器件的設(shè)計過程，以可編程邏輯器件軟件設(shè)計平臺QuartusII為例，介紹了可編程邏輯器件軟件設(shè)計平臺的功能及使用方法，并對其他種類軟件平臺作出比較。對國內(nèi)外集成電路設(shè)計公司作簡要介紹，分析了PLD和FPGA芯片上的文字信息。

關(guān)鍵字:集成電路設(shè)計；可編程邏輯器件；軟件設(shè)計平臺；QuartusII；PLD；FPGA

1.集成電路的設(shè)計方法

1.1手工傳統(tǒng)設(shè)計方法

傳統(tǒng)的集成電路設(shè)計方法是指20世紀(jì)50-60年代的手工設(shè)計時代。

傳統(tǒng)的集成電路設(shè)計方法的基本步驟是1.根據(jù)設(shè)計要求劃分功能模塊；2.確定輸入和輸出的關(guān)系，畫出真值表，寫出邏輯表達(dá)式；4.利用公式或卡諾圖進(jìn)行人工化簡；5.根據(jù)化簡后的邏輯表達(dá)式畫出電路原理圖；6.在面包板上進(jìn)行實驗，驗證電路的正確性；7.若無錯誤，再在透明薄膜上用貼圖符號貼PCB圖；8.檢查后送制板廠制板；9.對PCB板進(jìn)行安裝、調(diào)試，若有大的錯誤，修改設(shè)計，重復(fù)以上過程，重新制板。

傳統(tǒng)集成電路設(shè)計方法的特點是采用自下而上（Bottom

Up）的設(shè)計方法，采用通用型邏輯器件搭積木式的方式，在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試，主要設(shè)計文件是電路原理圖。

圖1

1.2

EDA技術(shù)與現(xiàn)代設(shè)計方法

計算機(jī)出現(xiàn)后，人們可以借助計算機(jī)進(jìn)行集成電路的輔助設(shè)計，這樣就進(jìn)入了20世紀(jì)70-80年代的CAD（計算機(jī)輔助）時代，利用計算機(jī)及其圖形設(shè)備幫助集成電路設(shè)計人員進(jìn)行設(shè)計工作，大大減少了手工設(shè)計時代的工作量，提高了集成電路的設(shè)計效率。到了80年代后期，CAD技術(shù)日漸成熟，集成電路的設(shè)計真正跨越到了EDA（電子設(shè)計自動化）的現(xiàn)代設(shè)計方法時代。

20世紀(jì)90年代，國際上電子和計算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。

EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。

EDA技術(shù)為電子系統(tǒng)設(shè)計帶來了很大的變化：設(shè)計效率提高，設(shè)計周期縮短；設(shè)計質(zhì)量提高；設(shè)計成本降低；能更充分地發(fā)揮設(shè)計人員的創(chuàng)造性；設(shè)計成果的重用性大大提高，省去了不必要的重復(fù)勞動。

現(xiàn)代的數(shù)字系統(tǒng)設(shè)計采用PLD，利用EDA開發(fā)工具，通過芯片設(shè)計來實現(xiàn)系統(tǒng)功能。普遍使用自頂向下(Top—Down)的設(shè)計方法，這里的“頂”就是指系統(tǒng)的功能；“向下”就是指將系統(tǒng)由大到小、由粗到精進(jìn)行分解，直至可用基本模塊實現(xiàn)。自頂向下設(shè)計方法的一般過程大致上可以分為四步，如下圖所示。

Top－Down設(shè)計圖

明確系統(tǒng)功能

確定總體方案

子系統(tǒng)具體實現(xiàn)

系統(tǒng)仿真實現(xiàn)

圖2

明確系統(tǒng)功能：對要設(shè)計的系統(tǒng)的任務(wù)、要求、原理以及使用環(huán)境等進(jìn)行充分調(diào)研，進(jìn)而明確設(shè)計目標(biāo)、確定系統(tǒng)功能，是一件至關(guān)重要的事。因為只有把它做好了，后面的設(shè)計工作才有意義，才有效率。

確定總體方案：明確了設(shè)計目標(biāo)、確定系統(tǒng)功能之后，接下來要做的工作就是根據(jù)系統(tǒng)功能確定出系統(tǒng)設(shè)計的總體方案。

系統(tǒng)具體實現(xiàn)：系統(tǒng)方案確定以后．再從結(jié)構(gòu)上對系統(tǒng)進(jìn)行邏輯劃分，導(dǎo)出系統(tǒng)的結(jié)構(gòu)框圖。一般把系統(tǒng)從邏輯上劃分為數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)兩部分。然后，再將各自劃分為多個子系統(tǒng)模塊，各模塊的輸入、輸出信號要明確，有利于團(tuán)隊工作。這些子系統(tǒng)就可以依據(jù)基礎(chǔ)的數(shù)字設(shè)計確定具體電路實現(xiàn)。系統(tǒng)如果有控制算法也包括選擇控制算法及實現(xiàn)。

系統(tǒng)仿真實現(xiàn)：系統(tǒng)設(shè)計完成之后，最好先采用EDA軟什對所設(shè)計的系統(tǒng)進(jìn)行仿真后再用具體器件搭電路．以保證系統(tǒng)設(shè)計的正確性和可靠性。電路實現(xiàn)時，一般按自底向上的順序進(jìn)行。這樣做不僅行利于單個電路的調(diào)試，而且也利于整個系統(tǒng)的聯(lián)調(diào)。

因此，嚴(yán)格地講，現(xiàn)代數(shù)字系統(tǒng)的完整設(shè)計過程應(yīng)該是“自頂向下設(shè)計。自底向上集成”。

1.3從傳統(tǒng)到現(xiàn)代設(shè)計方法的區(qū)別

從傳統(tǒng)設(shè)計方法到現(xiàn)代設(shè)計方法，集成電路設(shè)計技術(shù)有了長足的進(jìn)步。傳統(tǒng)的集成電路設(shè)計方法，從根據(jù)設(shè)計目標(biāo)得到真值表，到最后完成系統(tǒng)后的測試與調(diào)試，所有的工作均需人工完成?？梢韵胂?，隨著數(shù)字集成電路的發(fā)展，從小規(guī)模集成電路（SSI）的小于10個邏輯門，到中規(guī)模集成電路（MSI）的幾百個邏輯門，再到大規(guī)模集成電路的（LSI）幾萬門，最后甚至到超大規(guī)模集成電路（VLSI），甚大規(guī)模集成電路（ULSI）的幾十萬、幾百萬門電路，集成電路迅速的大規(guī)?；?，使得傳統(tǒng)設(shè)計方法根本無法完成得到真值表畫出卡諾圖等工作。它表現(xiàn)出了效率低下，一切手工完成，設(shè)計周期很長；容易出錯；芯片種類多，數(shù)量大，受市場的限制；設(shè)計靈活性差；產(chǎn)品體積大等缺點。同時后續(xù)的電路調(diào)試和設(shè)計也需要很高的電路布局和布線的技巧，總而言之，這樣的設(shè)計對于復(fù)雜數(shù)字系統(tǒng)來講效率太低了。

現(xiàn)代的設(shè)計方法，自頂向下，可以實現(xiàn)具體任務(wù)的分工完成，并且用軟件的方式設(shè)計硬件，從軟件設(shè)計的硬件系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由EDA軟件自動完成的，設(shè)計過程中可用軟件進(jìn)行各種仿真，現(xiàn)場可編程，在線升級，而且整個系統(tǒng)集成在一塊兒很小的芯片上，體積小，功耗低，可靠性高，容易檢查錯誤，便于修改，設(shè)計周期短、成功率很高，這些優(yōu)點都是傳統(tǒng)方法無法比擬的，大大提高了集成電路設(shè)計的效率。

所以說從傳統(tǒng)方法到現(xiàn)代方法，集成電路的設(shè)計有了一個很大的跨越。

表1

2.可編程邏輯器件

2.1可編程邏輯器件定義

可編程邏輯器件英文全稱為：programmable

logic

device

即

PLD。PLD是做為一種通用集成電路產(chǎn)生的，他的邏輯功能按照用戶對器件編程來確定。一般的PLD的集成度很高，足以滿足設(shè)計一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計人員自行編程而把一個數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請芯片制造廠商設(shè)計和制作專用的集成電路芯片了。

圖3

PLD的基本結(jié)構(gòu)如上圖所示，圖中與陣列和或陣列是PLD的主體。與陣列用以產(chǎn)生有關(guān)與項，或陣列把所有與項構(gòu)成與或形式的邏輯函數(shù)。任何組合邏輯函數(shù)均可表示為與或表達(dá)式，因而用與門-或門兩級電路可實現(xiàn)任何組合電路，又因為任何時序電路是由組合電路加上存儲元件構(gòu)成的，因而PLD的與或結(jié)構(gòu)對實現(xiàn)數(shù)字電路具有普遍的意義。

2.2可編程邏輯器件分類及功能

可編程邏輯器件按集成度分類如下圖。

圖4

簡單可編程邏輯器件有PROM、PLA、PAL、GAL。

PROM：與陣列固定，或陣列可編程的邏輯器件，最主要特征是只允許數(shù)據(jù)寫入一次，如果數(shù)據(jù)輸入錯誤只能報廢。

PLA：

與或陣列均可編程，在可編程邏輯器件中，它的靈活性最高。由于它

具有與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，只需形成所需的乘機(jī)項，使這列規(guī)模比輸入數(shù)相同的與陣列固定、或陣列可編程的PROM小得多。但是目前PLA的編程缺少高質(zhì)量的支持軟件和編程工具，且器件價格偏高，門的利用率不高，因而未得到廣泛應(yīng)用。

PAL、GAL：與陣列可編程，或陣列固定的代表器件。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出

。PAL和GAL門陣列結(jié)構(gòu)把PROM器件的成本低、速度高、編程容易以及PLA器件的靈活性等優(yōu)點結(jié)合在一起，成為早起實現(xiàn)可編程ASIC的主要器件

復(fù)雜可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。

FPGA：提供了最高的邏輯密度、最豐富的特性和最高的性能。

現(xiàn)在最新的FPGA器件，可提供八百萬“系統(tǒng)門”（相對邏輯密度）。

這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件信號技術(shù)。

FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。

CPLD：提供的邏輯資源少得多，最高約1萬門。

但是，CPLD提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想。

而且CPLD器件需要的功耗極低。

2.3可編程邏輯器件設(shè)計過程

采用自頂向下(Top—Down)的設(shè)計方法確定各個子系統(tǒng)后，就需要借助于EDA軟件進(jìn)行系統(tǒng)設(shè)計實現(xiàn)。下圖是基于EDA軟件的PLD開發(fā)流程框圖，由框圖可見設(shè)計主要包括設(shè)計輸入、設(shè)計處理、功能仿真和時序仿真、器件編程或下載和系統(tǒng)測試五個部分

FPGA

/

CPLD設(shè)計流程

設(shè)計準(zhǔn)備

設(shè)計輸入

?

圖形輸入

?

硬件描述語言HDL

設(shè)計處理

?

編譯、優(yōu)化綜合?

適配、分割

?

布局、布線

器件編程（下載）

系統(tǒng)測試

時序仿真

功能仿真

HDL：

VHDL（IEEE）

Verilog

（IEEE）

AHDL

ABEL

EDA工具自動實現(xiàn)

對CPLD產(chǎn)生Pof文件

對FPGA產(chǎn)生Sof文件

圖5

設(shè)計輸入：采用原理圖或硬件描述語言（HDL），描述出輸入和輸出的邏輯關(guān)系，將整個原理圖或程序輸入到計算機(jī)中。

設(shè)計處理：EDA工具可自動進(jìn)行邏輯綜合，將功能描述轉(zhuǎn)換為門級描述，或轉(zhuǎn)換成具體PLD的網(wǎng)表文件，將網(wǎng)表文件自動適配到具體芯片中進(jìn)行布局布線。

功能仿真和時序仿真：在軟件平臺進(jìn)行硬件仿真。

編程下載：到實際芯片中，在實驗臺上進(jìn)行驗證；

系統(tǒng)測試：測試成型系統(tǒng)，在每一階段若有問題，可在計算機(jī)上直接修改設(shè)計，重復(fù)以上過程。

3.可編程邏輯器件軟件設(shè)計平臺

可編程邏輯器件的軟件平臺，都是由PLD/FPGA芯片廠家提供,基本都可以完成所有的設(shè)計輸入（原理圖或HDL),仿真,綜合,布線,下載等工作。

3.1常用可編程邏輯器件軟件設(shè)計平臺比較

Altera公司：

QuartusII軟件平臺：

Quartus

II

是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。

MaxplusII

E+MAX：免費PLD開發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器件，本身支持不復(fù)雜的VHDL和Verilog綜合。

MaxplusII

Baseline：免費PLD開發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，但需要通過使用MAX+PLUSII

Advanced

Synthsis插件才能支持VHDL/Verilog。支持MAX7000/3000和部分FLEX/ACEX芯片。

Xilinx公司

ISE軟件平臺：　ISE是使用XILINX的FPGA的必備的設(shè)計工具，它可以完成FPGA開發(fā)的全部流程，包括設(shè)計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強(qiáng)大。

WebFITTER：免費PLD開發(fā)軟件,不需下載，可在線編譯，結(jié)果用e-mail發(fā)送到信箱。使用簡單，但要求較快的聯(lián)網(wǎng)速度。支持XC9500

和

CoolRunner系列。

WebPACK

ISE：免費PLD開發(fā)軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件。

Lattice公司

ispDesignEXPERT：PLD開發(fā)軟件,目前最新軟件改名為：ispLEVER

ispLEVER

Starter：免費PLD開發(fā)軟件,支持600個宏單元以下的Lattice芯片的設(shè)計。

3.2

QuartusII軟件設(shè)計平臺簡介

QuartusII是美國Altera公司自行設(shè)計的第四代PLD開發(fā)軟件可以完成PLD的設(shè)計輸入、邏輯綜合、布局與布線、仿真、時序分析、器件編程的全過程，同時還支持SOPC（可編程片上系統(tǒng)）設(shè)計開發(fā)。

QuartusⅡ提供了方便的設(shè)計輸入方式、快速的編譯和直接易懂的器件編程。能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。QuartusⅡ支持的器件有：Stratix

Ⅱ、Stratix

GX、Stratix、Mercury、MAX3000A、MAX

7000B、MAX

7000S、MAX

7000AE、MAX

Ⅱ、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone

Ⅱ、APEX

Ⅱ、APEX20KC、APEX20KE和ACEX1K系列。QuartusⅡ軟件包的編程器是系統(tǒng)的核心，提供功能強(qiáng)大的設(shè)計處理，設(shè)計者可以添加特定的約束條件來提高芯片的利用率。

Quartus

II軟件的設(shè)計過程主要包括：

1．建立項目；

2．輸入設(shè)計電路；

3．設(shè)計編譯；

4．設(shè)計仿真

5．設(shè)計下載

其中QuartusII的輸入可以有三種方式，（1）原理圖輸入方式：適用于對系統(tǒng)及各部分電路很熟悉的場合。（2）硬件描述語言輸入方式：硬件描述語言是用文本方式描述設(shè)計，硬件描述語言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成為IEEE標(biāo)準(zhǔn)。（3）波形輸入方式

當(dāng)在Quartus

Ⅱ中完成設(shè)計后，就應(yīng)當(dāng)將所設(shè)計的電路下載到CPLD芯片中，結(jié)合用戶系統(tǒng)進(jìn)行統(tǒng)一的調(diào)試。CPLD編程下載的方式較多，按計算機(jī)的接口可分為：串口下載（BitBlaster或MasterBlaster）、并口下載（ByteBlaster）、USB接口下載（MasterBlaster或APU）等方式。按器件可分為：CPLD編程（MAX3000、MAX5000、MAX7000、MAX

9000），F(xiàn)PGA下載（FLEX6000、FLEX8000、FLEX

10K、ACEX

1K、APEX

20K），存儲器編程EPC1、EPC2等。

4.集成電路設(shè)計公司簡介

4.1國內(nèi)集成電路設(shè)計公司介紹

大唐微電子技術(shù)有限公司：作為目前國內(nèi)規(guī)模最大的集成電路設(shè)計企業(yè)之一，大唐微電子積累了豐富的集成電路設(shè)計經(jīng)驗。多年來，公司在移動通信智能卡領(lǐng)域中，憑借獨具特色的產(chǎn)品與服務(wù)，引領(lǐng)了中國國內(nèi)移動通信智能卡市場穩(wěn)健、快速的發(fā)展。大唐微電子是目前全球智能卡領(lǐng)域中生產(chǎn)規(guī)模最大、產(chǎn)業(yè)鏈最完整、生產(chǎn)設(shè)備最先進(jìn)的智能卡企業(yè)之一；是全球唯一一家能夠同時在芯片級、模塊級、卡片級向客戶提供全方位產(chǎn)品、服務(wù)與解決方案的企業(yè)；也是國家指定的中國第二代居民身份證專用集成電路設(shè)計和模塊加工企業(yè)。目前，公司模塊年生產(chǎn)能力達(dá)4億枚，智能卡年發(fā)行能力超過2億張。

炬力集成電路設(shè)計有限公司：是一家致力于集成電路設(shè)計與制造的大型半導(dǎo)體技術(shù)集團(tuán)，美國的納斯達(dá)克上市公司，總部設(shè)在環(huán)境優(yōu)美的海濱城市珠海，旗下?lián)碛腥易庸尽媪呻娐吩O(shè)計有限公司、炬才微電子（深圳）有限公司、北京炬力北方微電子有限公司。公司目前共有700多人，其中本科以上研發(fā)人員占80%以

4.2國外集成電路設(shè)計公司介紹

Xilinx(賽靈思)：是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預(yù)定義系統(tǒng)級功能的IP（Intellectual

Property）核?？蛻羰褂肵ilinx及其合作伙伴的自動化軟件工具和IP核對器件進(jìn)行編程，從而完成特定的邏輯操作。Xilinx公司成立于

1984年，Xilinx首創(chuàng)了現(xiàn)場可編程邏輯陣列（FPGA）這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。目前Xilinx滿足了全世界對

FPGA產(chǎn)品一半以上的需求。Xilinx產(chǎn)品線還包括復(fù)雜可編程邏輯器件（CPLD）。在某些控制應(yīng)用方面CPLD通常比FPGA速度快，但其提供的邏輯資源較少。

Xlinx主要FPGA產(chǎn)品：Xilinx的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇。

在性能可以滿足的情況下，優(yōu)先選擇低成本器件。

*

Spartan-3/3L:

新一代FPGA產(chǎn)品，結(jié)構(gòu)與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內(nèi)核，于2003年開始陸續(xù)推出。

*

Spartan-3E：基于Spartan-3/3L，對性能和成本進(jìn)一步優(yōu)化

*

Spartan-6：xilinx最新推出的低成本FPGA

*

Virtex-II:2002年推出，0.15um工藝，1.5v內(nèi)核，大規(guī)模高端FPGA產(chǎn)品

*

Virtex-II

pro:

基于VirtexII的結(jié)構(gòu)，內(nèi)部集成CPU和高速接口的FPGA產(chǎn)品

*

Virtex-4:

xilinx最新一代高端FPGA產(chǎn)品，包含三個子系列：LX，SX，F(xiàn)X

*

Virtex-5：65nm工藝的產(chǎn)品

*

Virtex-6：最新的高性能FPGA產(chǎn)品，45nm

*

Virtex-7：20**年推出的超高端FPGA產(chǎn)品。

Altera：自二十年前發(fā)明世界上第一個可編程邏輯器件開始，Altera公司秉承了創(chuàng)新的傳統(tǒng)，是世界上“可編程芯片系統(tǒng)”（SOPC）解決方案倡導(dǎo)者。Altera結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識產(chǎn)權(quán)（IP）和技術(shù)服務(wù)，在世界范圍內(nèi)為14,000多個客戶提供高質(zhì)量的可編程解決方案。新產(chǎn)品系列將可編程邏輯的內(nèi)在優(yōu)勢——靈活性、產(chǎn)品及時面市——和更高級性能以及集成化結(jié)合在一起，專為滿足當(dāng)今大范圍的系統(tǒng)需求而開發(fā)設(shè)計。

Altera可編程解決方案包括：業(yè)內(nèi)最先進(jìn)的FPGA、CPLD和結(jié)構(gòu)化ASIC技術(shù)；全面內(nèi)嵌的軟件開發(fā)工具；最佳的IP內(nèi)核；可定制嵌入式處理器；現(xiàn)成的開發(fā)包；專家設(shè)計服務(wù)。

Altera主要FPGA產(chǎn)品：Altera的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Cyclone，CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Startix，StratixII等，用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。

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Cyclone（颶風(fēng)）：Altera中等規(guī)模FPGA，2003年推出，0.13um工藝,1.5v內(nèi)核供電，與Stratix結(jié)構(gòu)類似，是一種低成本FPGA系列，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。

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CycloneII：Cyclone的下一代產(chǎn)品，2005年開始推出，90nm工藝，1.2v內(nèi)核供電，屬于低成本FPGA，性能和Cyclone相當(dāng)，提供了硬件乘法器單元

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Stratix

：altera大規(guī)模高端FPGA,2002年中期推出，0.13um工藝，1.5v內(nèi)核供電。集成硬件乘加器,芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。

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StratixII:

Stratix的下一代產(chǎn)品，2004年中期推出，90nm工藝，1.2v內(nèi)核供電，大容量高性能FPGA。

*StrtratixV為altera目前的高端產(chǎn)品，采用28-nm工藝，提供了28G的收發(fā)器件，適合高端的FPGA產(chǎn)品開發(fā)

5.PLD及FPGA片上文字信息分析

圖6

如上圖FPGA芯片，左上角XILINX文字為設(shè)計生產(chǎn)該芯片的公司名稱，KINTEX-7為芯片型號，Kintex-7

系列是賽靈思公司一種新型

FPGA，能以不到

Virtex-6

系列一半的價格實現(xiàn)與其相當(dāng)性能，性價比提高了一倍，功耗降低了一半。下邊文字為此芯片的具體型號等，最下方TAIWAN為芯片的產(chǎn)地。

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