第一篇：eda技術(shù)課程總結(jié)與心得

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個(gè)方面？未來的發(fā)展趨勢(shì)是什么？

ANS:

2、EDA技術(shù)的優(yōu)勢(shì)是什么？

ANS: EDA依賴功能強(qiáng)大的計(jì)算機(jī)在EDA工具軟件平臺(tái)上自動(dòng)的完成邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真等功能，直至實(shí)現(xiàn)既定性能的電子線路系統(tǒng)功能。EDA使得設(shè)計(jì)者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語(yǔ)言HDL和EDA工具軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)

+ P 10

3、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？

ANS: ①設(shè)計(jì)輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時(shí)序仿真與功能門級(jí)仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測(cè)。

4、硬件描述語(yǔ)言的種類有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？

ANS:

過程大部分由計(jì)算機(jī)完成，可植性強(qiáng)，便于系統(tǒng)的優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)的修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。

6、ip核可分為哪幾類？

ANS: ①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

ANS:

IP就是將某些功能固化，而當(dāng)EDA設(shè)計(jì)也需要這些功能的時(shí)候，就可以直接將植入了此功能的IP拿過來直接用，而不用再重新設(shè)計(jì)。這樣既可以提高效率又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后順序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一個(gè)完整的VHDL程序包括哪幾個(gè)部分？其作用是什么？ ANS: ①實(shí)體描述部分 ②結(jié)構(gòu)體描述部分

作用 略

2、VHDL中標(biāo)示符的命名規(guī)則是什么？

ANS: 標(biāo)識(shí)符是設(shè)計(jì)者在VHDL程序中自己定義的，用于標(biāo)識(shí)不同名稱的詞語(yǔ)。例如實(shí)體名、端口名等。具體規(guī)則如下：

·有效的字符：包括26個(gè)大小寫英文字母，數(shù)字包括0~9以及下劃線。

·任何標(biāo)識(shí)符必須以英文字母開頭

·必須是單一的下劃線，且前后都要有字母或數(shù)字?！?biāo)識(shí)符中的英文字母不區(qū)分大小寫。

·允許包含圖形符號(hào)（如回車符、換行符等），也允許包含空格符。

3、端口模式有哪些？

ANS: ①IN

2、OUT

3、INOUT雙向端口

4、BUFFER 緩沖端口

4、VHDL中有哪些基本的數(shù)據(jù)類型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布爾）、natural（自然數(shù)）、integer（整數(shù)）、signed（有符號(hào)）、unsigned（無符號(hào)）、array（數(shù)組類)、record（記錄類型）、Subtype（子類型）、用戶自定義類型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、簡(jiǎn)述信號(hào)和變量的區(qū)別

ANS：比較對(duì)象

信號(hào)SIGNAL

變量VARIABLE

基本用法

用于作為電路中的信號(hào)連線

用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元

適用范圍

在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都適用

只能在所定義的進(jìn)程中使用

行為特性

在進(jìn)程最后才對(duì)信號(hào)賦值

立即賦值

簡(jiǎn)單的說,信號(hào)是全局的,用于結(jié)構(gòu)體中并行語(yǔ)句間數(shù)據(jù)流的傳遞;變量則是局部的,他主要用于單個(gè)進(jìn)程中中間變量的存儲(chǔ).2、進(jìn)程的特點(diǎn)是什么？

ANS：(1)進(jìn)程結(jié)構(gòu)內(nèi)部的所有語(yǔ)句都是順序執(zhí)行的。

(2)多進(jìn)程之間是并行執(zhí)行的，并可訪問結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)。

(3)進(jìn)程的啟動(dòng)是由進(jìn)程標(biāo)識(shí)符PROCESS后的信號(hào)敏感表所標(biāo)明的信號(hào)來觸發(fā)的，也可以用WAIT語(yǔ)句等待一個(gè)觸發(fā)條件的成立。

(4)各進(jìn)程之間的通信是由信號(hào)來傳遞的。(5)進(jìn)程語(yǔ)句的順序性(6)進(jìn)程的啟動(dòng)與執(zhí)行過程

當(dāng)進(jìn)程中定義的任一敏感型號(hào)發(fā)生更新（變化）時(shí)，由順序語(yǔ)句定義的行為就要重復(fù)執(zhí)行一次。當(dāng)進(jìn)程中最后一個(gè)語(yǔ)句執(zhí)行完畢后，執(zhí)行過程將自動(dòng)返回到進(jìn)程的起始端，以等待下一次敏感信號(hào)的變化。

3、VHDL語(yǔ)言有哪幾種描述方式？

ANS: 行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

【第六章】

1、列舉5個(gè)宏功能模塊

ANS: ① 算數(shù)組件，包括累加器、加法器、乘法器和LPM算數(shù)函數(shù)等。

② 組合電路，包括多路選擇器、比較器和LPM門函數(shù)等。

③ I/O組件，包括時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）、鎖相環(huán)(PLL)等。

④ 存儲(chǔ)器編譯器件，包括FIFO Partitioner、RAM和ROM宏功能模塊等。

⑤ 存儲(chǔ)組件，包括存儲(chǔ)器、移位寄存器宏模塊和LPM存儲(chǔ)器函數(shù)等。

2、Quartus能夠接受的兩種RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、給出鎖相環(huán)的工作原理。

ANS: 鎖相環(huán)路是一個(gè)相位反饋?zhàn)詣?dòng)控制系統(tǒng)。它由以下三個(gè)基本部件組成：鑒相器（PD）、環(huán)路濾波器（LPF）和壓控振蕩器（VCO）。其組成方框圖如下所示。

鎖相環(huán)的工作原理：

? ? ? ? ?

4、已知實(shí)驗(yàn)板上有一個(gè)10MHZ的有源晶振，現(xiàn)在要產(chǎn)生1MHZ的正弦波，請(qǐng)?zhí)岢鲈O(shè)計(jì)方案

【第七章】

1、狀態(tài)機(jī)的優(yōu)點(diǎn)

ANS:① 高效的順序控制模型 ②容易利用現(xiàn)成的EDA優(yōu)化工具③性能穩(wěn)定④設(shè)計(jì)實(shí)現(xiàn)效率高⑤高速性能

2、一般的狀態(tài)機(jī)結(jié)構(gòu)包括哪幾個(gè)部分？各自的功能是什么？ ANS: ①說明部分、說明部分用tpye語(yǔ)句定義新的數(shù)據(jù)類型，其元素通常用狀態(tài)機(jī)的狀態(tài)名來定義。狀態(tài)變量（即現(xiàn)態(tài)和次態(tài)）應(yīng)定義為信號(hào)，便于信息額傳遞，并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。說明部分一般放在architecture 和 begin之間。

②主控時(shí)序過程、所謂主控時(shí)序過程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換。壓控振蕩器的輸出經(jīng)過采集并分頻； 和基準(zhǔn)信號(hào)同時(shí)輸入鑒相器；

鑒相器通過比較上述兩個(gè)信號(hào)的頻率差，然后輸出一個(gè)直流脈沖電壓； 控制VCO，使它的頻率改變；

這樣經(jīng)過一個(gè)很短的時(shí)間，VCO 的輸出就會(huì)穩(wěn)定于某一期望值。③主控組合過程、顧名思義，主控組合進(jìn)程也可稱為狀態(tài)譯碼過程，其任務(wù)是根據(jù)外部輸入的控制信號(hào)，包括來自狀態(tài)機(jī)外部的信號(hào)和來自狀態(tài)機(jī)內(nèi)部其他非主控的組合或時(shí)序進(jìn)程的信號(hào)，以確定對(duì)外輸出或?qū)?nèi)部其他組合或時(shí)序進(jìn)程輸出信號(hào)的內(nèi)容。④輔助過程、輔助進(jìn)程用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程。

3、狀態(tài)機(jī)的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點(diǎn)是什么？

ANS：① 直接輸出型編碼

這種編碼最典型的應(yīng)用就是計(jì)數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點(diǎn)是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點(diǎn)是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器 4構(gòu)成的狀態(tài)機(jī)多，而且控制非法狀態(tài)出現(xiàn)的容錯(cuò)技術(shù)要求比較高。

②順序編碼

優(yōu)點(diǎn)是 這種編碼方式最為簡(jiǎn)單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)較為簡(jiǎn)單。缺點(diǎn)也很多，如常常會(huì)占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時(shí)涉及多個(gè)觸發(fā)器的同時(shí)狀態(tài)轉(zhuǎn)換，因此將耗費(fèi)更多的轉(zhuǎn)換時(shí)間，而且容易出現(xiàn)毛刺現(xiàn)象。

③一位熱碼狀態(tài)編碼

一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡(jiǎn)單的編碼方式大為簡(jiǎn)化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強(qiáng)了狀態(tài)機(jī)的工作穩(wěn)定性，這對(duì)于含有較多的時(shí)序邏輯資源、相對(duì)較少的組合邏輯資源的FPGA器件是最好的解決方案。

常用的去除毛刺的方法有哪幾種？

ANS： ①延時(shí)方式去毛刺

②邏輯方式去毛刺 ③ 定時(shí)方式去毛刺 P261

【第八章】

1、資源優(yōu)化可以通過哪幾種方式實(shí)現(xiàn) ANS：①資源共享 ②邏輯優(yōu)化 ③串行化

2、速度優(yōu)化可以通過哪幾種方式實(shí)現(xiàn)？

ANS：① 利用流水線設(shè)計(jì)技術(shù) ②寄存器配平③關(guān)鍵路徑法 ④乒乓操作法

【編程題】

1、用VHDL實(shí)現(xiàn)某一芯片的功能

2、計(jì)數(shù)并譯碼顯示

3、鍵盤掃描并顯示

第二篇：eda技術(shù)課程總結(jié)與心得--整理版

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個(gè)方面？未來的發(fā)展趨勢(shì)是什么？

(1)大容量、低電壓、低功耗(2)系統(tǒng)級(jí)高密度

(3)FPGA和ASIC出現(xiàn)相互融合。(4)動(dòng)態(tài)可重構(gòu)

2、EDA技術(shù)的優(yōu)勢(shì)是什么？

縮短開發(fā)周期，有各類庫(kù)的支持，簡(jiǎn)化邏輯設(shè)計(jì)，有利于設(shè)計(jì)文檔的管理，能仿真測(cè)試，開發(fā)者有自主權(quán)，將所有開發(fā)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)中，有效的利用了計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力。

3、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？

①設(shè)計(jì)輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時(shí)序仿真與功能仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測(cè)。

4、硬件描述語(yǔ)言的種類有哪些？

VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？

過程大部分由計(jì)算機(jī)完成，可植性強(qiáng)，便于系統(tǒng)的優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)的修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。高效，高穩(wěn)定性，省時(shí)省力，成本較低。

6、ip核可分為哪幾類？

①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

IP就是將某些功能固化，而當(dāng)EDA設(shè)計(jì)也需要這些功能的時(shí)候，就可以直接將植入了此功能的IP拿過來直接用，而不用再重新設(shè)計(jì)。這樣既可以提高效率又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過程？

PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA

2、FPGA的配置方式有哪些？

PS（被動(dòng)串行）、PPS（被動(dòng)并行同步）、PPA（被動(dòng)并行異步）、PSA（被動(dòng)串行異步）、JTAG模式、AS（主動(dòng)串行）

3、JTAG？

JTAG是英文“Joint Test Action Group（聯(lián)合測(cè)試行為組織）”的詞頭字母的簡(jiǎn)寫。JTAG邊界掃描技術(shù)。

【第三章】

1、verilog中標(biāo)示符的命名規(guī)則是什么？

a.標(biāo)識(shí)符

Verilog HDL中的標(biāo)識(shí)符（Identifier）是由任意字母、數(shù)字、$符號(hào)和_（下劃線）符號(hào)的組成的字符序列，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。此外，標(biāo)識(shí)符是區(qū)分大小寫的。

轉(zhuǎn)義表示符（Escaped Identifier）為在標(biāo)識(shí)符中包含任何可打印字符提供了一條途徑。轉(zhuǎn)義標(biāo)識(shí)符（反斜線）符號(hào)開頭，以空白結(jié)尾（空白可以是空格、制表符或換行符）。在轉(zhuǎn)義標(biāo)識(shí)符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識(shí)符的一部分。

Verilog HDL語(yǔ)言中定義了一系列保留標(biāo)識(shí)符，叫做關(guān)鍵詞，僅用于表示特定的含義。注意只有小寫的關(guān)鍵詞才是保留字。

指導(dǎo)原則：不能用大小寫混用字符串表示關(guān)鍵詞，也不能把轉(zhuǎn)義的關(guān)鍵詞作為標(biāo)識(shí)別符。

b.注釋

在Verilog HDL中有2種形式的注釋：

/*開始，直到*/ //第二種形式：到本行結(jié)束為止

c.格式

Verilog HDL是大小寫敏感的，也就是說，字符相同而字體（大小寫）不同的兩個(gè)標(biāo)識(shí)符是不同的。此外，Verilog HDL語(yǔ)句的格式很自由，即語(yǔ)句結(jié)構(gòu)既可以跨越多行編寫，也可以在一行內(nèi)編寫?？瞻祝瞻仔小⒅票矸涂崭瘢]有特殊含義。指導(dǎo)原則：行的長(zhǎng)度必須小于132個(gè)字符。

2、端口模式有哪些？

1、INPUT

2、OUTPUT

3、INOUT雙向端口

3、Verilog中有哪些基本的數(shù)據(jù)類型？

Reg，wire，parameters，integer

4、verilog中兩種基本的數(shù)據(jù)類型net（wire）和reg的區(qū)別

兩者的區(qū)別是：即存器型數(shù)據(jù)保持最后一次的賦值，而線型數(shù)據(jù)需要持續(xù)的驅(qū)動(dòng)

輸入端口可以由net/reg驅(qū)動(dòng)，但輸入端口只能是net；輸出端口可以使net/reg類型，輸出端口只能驅(qū)動(dòng)net；若輸出端口在過程塊中賦值則為reg型，若在過程塊外賦值則為net型 用關(guān)鍵詞inout聲明一個(gè)雙向端口, inout端口不能聲明為寄存器類型，只能是net類型。wire表示直通，即只要輸入有變化，輸出馬上無條件地反映(如與、非門等簡(jiǎn)單的連接)；reg表示一定要有觸發(fā)，輸出才會(huì)反映輸入。

不指定就默認(rèn)為1位wire類型。專門指定出wire類型，可能是多位或?yàn)槭钩绦蛞鬃x。wire只能被assign連續(xù)賦值，reg只能在initial和always中賦值。wire使用在連續(xù)賦值語(yǔ)句中，而reg使用在過程賦值語(yǔ)句中。

wire若無驅(qū)動(dòng)連接，其值為z，reg默認(rèn)初始值為不定值x。

reg表示一定要有觸發(fā)，沒有輸入的時(shí)候可以保持原來的值，但不直接與實(shí)際的硬件電路對(duì)應(yīng)。

5、verilog中的時(shí)鐘過程表述的特點(diǎn)和規(guī)律

1.某信號(hào)被定義成邊沿敏感時(shí)鐘信號(hào)，則posedge A或 negedge A放敏感表中，always結(jié)構(gòu)塊中不能再出現(xiàn)信 號(hào)A了。

2.若B被定義成對(duì)應(yīng)于時(shí)鐘的電平敏感異步控制信號(hào)，則除 posedge B或negedge B放敏感表中，always塊中必須 給出邏輯描述，即表述上是邊沿敏感，性能上是電平敏感。

3.若某信號(hào)對(duì)于時(shí)鐘同步，則不能出現(xiàn)在敏感信號(hào)表中。

4.敏感表中邊沿敏感信號(hào)和電平敏感信號(hào)不能同時(shí)出現(xiàn)。

【第五章】

1、簡(jiǎn)述阻塞式賦值和非阻塞式賦值的區(qū)別

=，立即；<=過程結(jié)束

（1）同一個(gè)塊程序中：阻塞賦值語(yǔ)句是順序執(zhí)行的；非阻塞賦值語(yǔ)句是并行執(zhí)行的。

（2）在組合邏輯建模中應(yīng)使用阻塞賦值；在時(shí)序邏輯建模中應(yīng)使用非阻塞賦值。

（3）無論是阻塞賦值語(yǔ)句還是非阻塞賦值語(yǔ)句，若在該語(yǔ)句之前對(duì)其值進(jìn)行應(yīng)用，則只能引用其上一個(gè)時(shí)鐘周期賦于的舊值。

2、verilog語(yǔ)言有哪幾種描述風(fēng)格？

RTL描述、行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

3、簡(jiǎn)述任務(wù)和函數(shù)語(yǔ)句的區(qū)別

a.任務(wù)可以有input、output和inout,數(shù)量不限,函數(shù)只有input參數(shù),且至少有一個(gè)input;b.任務(wù)可以包含有時(shí)序控制(如延時(shí)等),函數(shù)不能包含有任何延遲,仿真時(shí)間為0;c.任務(wù)可以用disable中斷,函數(shù)不允許disable、wait語(yǔ)句;d.任務(wù)可以通過I/O端口實(shí)現(xiàn)值傳遞,函數(shù)名即輸出變量名,通過函數(shù)返回值;e.任務(wù)可以調(diào)用其他任務(wù)和函數(shù),函數(shù)只能調(diào)用其他函數(shù),不能調(diào)用任務(wù);f.任務(wù)可以定義自己的仿真時(shí)間單位,函數(shù)只能與主模塊共用一個(gè)仿真時(shí)間單位；

g.函數(shù)通過一個(gè)返回一個(gè)值來響應(yīng)輸入信號(hào)的值,任務(wù)卻能支持多種目的,能計(jì)算多個(gè)結(jié)果值，結(jié)果值只能通過被調(diào)用的任務(wù)的輸出端口輸出或總線端口送出;另外在函數(shù)中不能有wire型變量.任務(wù)定義語(yǔ)法：

task <任務(wù)名>;

<端口及數(shù)據(jù)類型聲明語(yǔ)句>

<語(yǔ)句1>......endtask

函數(shù)定義的語(yǔ)法: function <返回值類型或范圍>(函數(shù)名)

<端口說明語(yǔ)句>

<變量類型說明語(yǔ)句>

begin

<語(yǔ)句>......end endfunction

【第八章】

1、狀態(tài)機(jī)的優(yōu)點(diǎn)

①高效的順序控制模型

②容易利用現(xiàn)成的EDA優(yōu)化工具 ③性能穩(wěn)定

④設(shè)計(jì)實(shí)現(xiàn)效率高 ⑤高速性能

2、狀態(tài)機(jī)的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點(diǎn)是什么？

① 直接輸出型編碼：這種編碼最典型的應(yīng)用就是計(jì)數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點(diǎn)是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點(diǎn)是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器構(gòu)成的狀態(tài)機(jī)多，而且控制非法狀態(tài)出現(xiàn)的容錯(cuò)技術(shù)要求比較高。

②順序編碼：優(yōu)點(diǎn)是這種編碼方式最為簡(jiǎn)單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)較為簡(jiǎn)單。缺點(diǎn)也很多，如常常會(huì)占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時(shí)涉及多個(gè)觸發(fā)器的同時(shí)狀態(tài)轉(zhuǎn)換，因此將耗費(fèi)更多的轉(zhuǎn)換時(shí)間，而且容易出現(xiàn)毛刺現(xiàn)象。③一位熱碼狀態(tài)編碼：一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡(jiǎn)單的編碼方式大為簡(jiǎn)化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強(qiáng)了狀態(tài)機(jī)的工作穩(wěn)定性，這對(duì)于含有較多的時(shí)序邏輯資源、相對(duì)較少的組合邏輯資源的FPGA器件是最好的解決方案。

3、常用的去除毛刺的方法有哪幾種？

①延時(shí)方式去毛刺

②邏輯方式去毛刺 ③ 定時(shí)方式去毛刺

第三篇：EDA課程心得

EDA課程學(xué)習(xí)心得

這學(xué)期的后半期，我們開了EDA技術(shù)這門課程。EDA的中文解釋是電子設(shè)計(jì)自動(dòng)化，這門課程主要是用于對(duì)現(xiàn)代高新電子產(chǎn)品的設(shè)計(jì)，EDA在硬件方面融合了大規(guī)模集成電路技術(shù)，是一款綜合性很強(qiáng)的工具。

這門課程的學(xué)習(xí)在教學(xué)中應(yīng)該以實(shí)踐為主，我們每周有兩節(jié)課，一節(jié)是理論課學(xué)習(xí)，一節(jié)是實(shí)踐課。剛開始上理論課程的時(shí)候，主要是對(duì)該軟件的使用做介紹，而在實(shí)踐課程上，我們應(yīng)該對(duì)軟件進(jìn)行運(yùn)用，但是，有很多的同學(xué)卻沒有干與課程相關(guān)的事，只有一部分的同學(xué)在練習(xí)。開始的時(shí)候，對(duì)軟件很陌生，都是幾個(gè)同學(xué)在一起研究，并且詢問老師，才慢慢的掌握了使用方法。在后面的理論學(xué)習(xí)中，老師主要是講解編程的一些語(yǔ)法，并且只講了一些常用的，像信號(hào)量，變量，還有PROCESS語(yǔ)句等，這些是編程中常用的一些知識(shí)。在實(shí)踐課上，主要是以實(shí)驗(yàn)指導(dǎo)書為主，根據(jù)指導(dǎo)書上的內(nèi)容進(jìn)行編程，畫圖仿真來對(duì)EDA技術(shù)的運(yùn)用有更深入的理解。在每周一節(jié)理論課的學(xué)習(xí)情況下，很多的時(shí)間都是很珍貴的，學(xué)習(xí)理論的時(shí)間就那么一點(diǎn)，那么，肯定就不可能學(xué)習(xí)的很全面，老師主要是講方法，更多的是要我們自己努力。這本教材還很不錯(cuò)，講解的很詳細(xì)，讓初學(xué)者也能理解。然后實(shí)踐課程是可以在課后也能練習(xí)，課上發(fā)現(xiàn)問題就能及時(shí)的詢問老師，但是，課后就只能詢問同學(xué)，或者是將問題留到課堂上再問老師。

這門課程學(xué)完最大的感觸就是學(xué)習(xí)的時(shí)間太短了，這門課程聽老師說對(duì)我們的以后工作是有很大的幫助的，但是我們卻只學(xué)習(xí)了半個(gè)學(xué)期，只用了32個(gè)課時(shí)就結(jié)束了，這肯定是不夠的。EDA技術(shù)可以完成各種自動(dòng)設(shè)計(jì)過程，是目前最為矚目的一項(xiàng)技術(shù)，它有強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。它的仿真測(cè)試技術(shù)只要通過計(jì)算機(jī)，就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后，還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂的邊界掃描測(cè)試。這一切都極大的提高了大規(guī)模的系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度?，F(xiàn)在的很多設(shè)計(jì)工作都需要先進(jìn)行計(jì)算機(jī)仿真，如果沒有錯(cuò)誤，在運(yùn)用到實(shí)際的硬件中，這不僅能提高設(shè)計(jì)速度，還能減少因?yàn)樵O(shè)計(jì)失誤而造成的原料浪費(fèi)。學(xué)好一門仿真軟件對(duì)于我們本科學(xué)生是必不可少的，因?yàn)橐院螽厴I(yè)了如果從事設(shè)計(jì)方向的工作，那必然要求我們有這樣的一門技術(shù)。

以下是我在這門課程的學(xué)習(xí)過程中總結(jié)的幾點(diǎn)建議,希望老師能夠耐心的看完：

（1）、根據(jù)學(xué)生的層次，設(shè)計(jì)一種適合學(xué)生的教學(xué)方案。像我們班這樣的基礎(chǔ)不太好的班級(jí)，可能采用重實(shí)踐的方法更合適一些。上課講很多的理論知識(shí)，都不及在機(jī)房自己練習(xí)來的快。而且，老師有時(shí)候在課堂上也不知道該給我們講些什么我們才會(huì)更好的接收，這樣的話，在我們自己動(dòng)手實(shí)踐的過程中我們發(fā)現(xiàn)了問題，經(jīng)過詢問老師和與同學(xué)一起研究，這樣，就可以克服難題，而且，經(jīng)過這樣的經(jīng)歷，我們對(duì)于該問題也會(huì)有很深的印象，在以后的應(yīng)用中出現(xiàn)類似的問題我們也會(huì)更快的找到方法解決。

（2）、在實(shí)踐課上要嚴(yán)抓課堂秩序。在實(shí)踐課的時(shí)候，很多同學(xué)都不做與課程相關(guān)的事，要么翻紙盤，要么幾個(gè)一起玩游戲，而真正在做實(shí)驗(yàn)的同學(xué)就只有那么少許的人。很多人都是在一開始就養(yǎng)成這樣的壞習(xí)慣的，如果在剛開始就嚴(yán)抓課堂秩序，那么，很多人可能就會(huì)按照要求循規(guī)蹈矩了。在實(shí)踐課上是很重要的學(xué)習(xí)機(jī)會(huì)，本來課程安排的時(shí)間就很少，不好好的利用，那么肯定是一項(xiàng)嚴(yán)重的損失。

（3）、上理論課的時(shí)候盡量的多的將一些知識(shí)點(diǎn)講詳細(xì)一些。我們學(xué)習(xí)的都是很基礎(chǔ)的知識(shí)，不要求深入，但是應(yīng)該盡量的將基礎(chǔ)的東西都掌握了。在這門課程中，我們只學(xué)習(xí)了幾章較為基礎(chǔ)和重要的內(nèi)容，只要掌握了這幾章也就能進(jìn)行簡(jiǎn)單的編程，在這樣的情況下，我們就更是需要老師幫助我們，引導(dǎo)我們，理清這些知識(shí)點(diǎn)，從而掌握它們。

以上是我在這門課程的學(xué)習(xí)中的一些感觸和心得，雖然這門課程的學(xué)習(xí)結(jié)束了，但是，有一些學(xué)習(xí)方法是同樣可以運(yùn)用到其他的課程學(xué)習(xí)中，在以后的學(xué)習(xí)中，我們還應(yīng)該堅(jiān)持，努力，將學(xué)習(xí)進(jìn)行到底！

第四篇：習(xí)題課-《EDA技術(shù)》課程考試大綱

《EDA 技術(shù)》課程考試大綱

第一部分 考核說明

一、學(xué)習(xí)目的和任務(wù)

電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)是九十年代電子信息技術(shù)發(fā)展的重要成果，它使大規(guī)模集成電路的設(shè)計(jì)與制作進(jìn) 入自動(dòng)化階段，是目前工業(yè)界廣泛才應(yīng)用的設(shè)計(jì)技術(shù)，而未來電子電路設(shè)計(jì)將是 EDA 的時(shí)代。學(xué)習(xí)本課程的目 的是使學(xué)生：系統(tǒng)地掌握 EDA 技術(shù)的基本概念和基本實(shí)踐技能；具備通過可編程器件設(shè)計(jì)數(shù)字系統(tǒng)的本領(lǐng)；具 備學(xué)習(xí)后續(xù)相關(guān)課程的能力。通過本課程的學(xué)習(xí)使學(xué)生掌握可編程器件、EDA 開發(fā)系統(tǒng)軟件、硬件描述語(yǔ)言和電子線路設(shè)計(jì)與技能訓(xùn)練等 各方面知識(shí)；提高工程實(shí)踐能力；學(xué)會(huì)應(yīng)用 EDA 技術(shù)解決一些簡(jiǎn)單的電子設(shè)計(jì)問題。

本課程主要任務(wù)是：

1、使學(xué)生掌握 EDA 開發(fā)工具 QUARTUSII 的常用工具的使用。

2、使學(xué)生掌握 EDA 設(shè)計(jì)流程及輸入方法。

3、使學(xué)生掌握的硬件描述語(yǔ)言 VERILOG HDL 的基本應(yīng)用。

4、使學(xué)生掌握原理圖輸入、VERILOG HDL 文本輸入等硬件設(shè)計(jì)方法。

5、使學(xué)生掌握電路的仿真測(cè)試和硬件測(cè)試的方法，驗(yàn)證實(shí)際設(shè)計(jì)電路的。

二、教學(xué)內(nèi)容及要求

總述：

1．EDA 技術(shù)基本概念 EDA 技術(shù)的內(nèi)涵、實(shí)現(xiàn)目標(biāo)，綜合的概念，自頂向下的設(shè)計(jì)方法，EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較。

2．EDA 設(shè)計(jì)流程及工具 FPGA/CPLD 設(shè)計(jì)流程，ASIC 設(shè)計(jì)流程，常用的 EDA 工具，IP 核的概念，QUARTUSⅡ的使用。

3．VERILOG HDL 硬件描述語(yǔ)言 VERILOG HDL 程序的結(jié)構(gòu)與要素（包括 VERILOG HDL 程序的基本結(jié)構(gòu)、結(jié)構(gòu)體、文字規(guī)則、數(shù)據(jù)類型、操作符等），VERILOG HDL 的基本語(yǔ)句（包括順序語(yǔ)句和并行語(yǔ)句），VERILOG HDL 子程序，VERILOG HDL 程序庫(kù)和包，VERILOG HDL 的描述風(fēng)格。狀態(tài) 機(jī)的設(shè)計(jì)方法。

具體內(nèi)容：

第一章 概述

教學(xué)內(nèi)容： EDA 技術(shù)及其發(fā)展；EDA 技術(shù)實(shí)現(xiàn)目標(biāo)；硬件描述語(yǔ)言 VERILOG HDL 介紹；VERILOG HDL 綜合介紹；基于 VERILOG HDL 的自頂向下 設(shè)計(jì)方法；EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較；EDA 的發(fā)展趨勢(shì)。

教學(xué)要求： 掌握：EDA 較傳統(tǒng)電子設(shè)計(jì)方法的優(yōu)越性。了解EDA 技術(shù)及其發(fā)展方向。

第二章 EDA 設(shè)計(jì)流程及其工具

教學(xué)內(nèi)容： FPGACPLD 設(shè)計(jì)流程；設(shè)計(jì)輸入（原理圖HDL 文本編輯）；VERILOG HDL 綜合流程學(xué)習(xí)（適配；時(shí)序仿真與功能仿真； 編程下載；硬件測(cè)試等）；ASIC 及其設(shè)計(jì)流程（ASIC 設(shè)計(jì)方法；一般 ASIC 設(shè)計(jì)的流程）；常用 EDA 工具（設(shè) 計(jì)輸入編輯器；HDL 綜合器；仿真器；適配器(布局布線器)；下載器）QUARTUSII 概述；IP 核介紹。

教學(xué)要求： 熟練掌握：FPGACPLD 設(shè)計(jì)流程；QUARTUSII 操作界面及熟練使用。掌握：EDA 設(shè)計(jì)流程中硬件設(shè)備的正確使用，從而能完成更多的實(shí)驗(yàn)和開發(fā)項(xiàng)目。了解：IP 核。

第三章 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用

教學(xué)內(nèi)容： 簡(jiǎn)單 PLD 原理；CPLD 結(jié)構(gòu)與工作原理；FPGA 結(jié)構(gòu)與工作原理；FPGACPLD 測(cè)試技術(shù)；FPGA/CPLD 測(cè)試技 術(shù)； CPLD 和 FPGA 的編程與配置。

教學(xué)要求： 掌握：FPGACPLD 測(cè)試技術(shù)；CPLD 和 FPGA 的編程與配置方法。了解：CPLD/FPGA 結(jié)構(gòu)與工作原理。

第四章 VERILOG HDL 設(shè)計(jì)初步

教學(xué)內(nèi)容： 多路選擇器 VERILOG HDL 描述（2 選 1 多路選擇器的 VERILOG HDL 描述；VERILOG HDL 相關(guān)語(yǔ)句說明；VERILOG HDL 設(shè)計(jì)的基本概念和語(yǔ) 句小節(jié)）；寄存器描述及其 VERILOG HDL 語(yǔ)言現(xiàn)象（D 觸發(fā)器 VERILOG HDL 描述；D 觸發(fā)器 VERILOG HDL 描述的語(yǔ)言現(xiàn)象說明；實(shí)現(xiàn) 時(shí)序電路的 VERILOG HDL 不同表達(dá)方式；異步時(shí)序電路設(shè)計(jì)；VERILOG HDL 設(shè)計(jì)基本概念和語(yǔ)言現(xiàn)象小節(jié)）1 位二進(jìn)制全加 ； 器的 VERILOG HDL 設(shè)計(jì)（半加器描述和 CASE 語(yǔ)句；全加器描述和例化語(yǔ)句）；VERILOG HDL 文本輸入設(shè)計(jì)方法初步（編輯輸入并保存

VERILOG HDL 源文件；將當(dāng)前設(shè)計(jì)設(shè)定為工程；選擇FPGA/CPLD器件，編譯、綜合和排錯(cuò)；時(shí)序仿真；硬件測(cè)試）。

教學(xué)要求： 熟練掌握： 理解掌握 VERILOG HDL 硬件描述語(yǔ)言的基本語(yǔ)句；4 選 1 多路選擇器的 VERILOG HDL 描述程序設(shè)計(jì)； 觸發(fā)器 VERILOG HDL描述程序設(shè)計(jì)。掌握：同步時(shí)序電路設(shè)計(jì)，全加器描述和例化語(yǔ)句。了解：異步時(shí)序電路設(shè)計(jì)。

第五章 VERILOG HDL 設(shè)計(jì)進(jìn)階

教學(xué)內(nèi)容： 4 位加法數(shù)器的 VERILOG HDL 描述；不同工作方式的時(shí)序電路設(shè)計(jì)；雙向電路和三態(tài)控制電路設(shè)計(jì)；進(jìn)程語(yǔ)句結(jié)構(gòu)；仿真。

教學(xué)要求： 掌握：4 位加法數(shù)器的 VERILOG HDL 描述。了解：進(jìn)程語(yǔ)句結(jié)構(gòu)。

第六章 原理圖輸入設(shè)計(jì)方法

教學(xué)內(nèi)容： 1 位全加器設(shè)計(jì)向?qū)В? 位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)（設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器；頻率計(jì)主結(jié)構(gòu)電路設(shè) 計(jì)；測(cè)頻時(shí)序控制電路設(shè)計(jì)；頻率計(jì)頂層電路設(shè)計(jì)）；設(shè)計(jì)項(xiàng)目的其他信息和資源配置；參數(shù)可設(shè)置 LPM 兆功能 塊（基于 LPM_COUNTER 的數(shù)控分頻器設(shè)計(jì)；基于 LPM_ROM 的 4 位乘法器設(shè)計(jì)）；波形輸入設(shè)計(jì)方法。

教學(xué)要求： 熟練掌握：1 位全加器原理圖輸入設(shè)計(jì)；參數(shù)可設(shè)置 LPM 兆功能塊的設(shè)計(jì)方式。掌握：2 位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)；波形輸入設(shè)計(jì)方法。了解：設(shè)計(jì)項(xiàng)目的其他信息和資源配置

第七章 有限狀態(tài)機(jī)設(shè)計(jì)

教學(xué)內(nèi)容： 一般有限狀態(tài)機(jī)的設(shè)計(jì)；Moore 型有限狀態(tài)機(jī)的設(shè)計(jì)；Mealy 型有限狀態(tài)機(jī)的設(shè)計(jì)；狀態(tài)編碼；狀態(tài)機(jī)剩余狀態(tài) 處理；LPM 模塊的 VERILOG HDL 文本方式調(diào)用。

教學(xué)要求： 熟練掌握：Moore 型有限狀態(tài)機(jī)的設(shè)計(jì)；Mealy 型有限狀態(tài)機(jī)的設(shè)計(jì)。掌握：一般有限狀態(tài)機(jī)的設(shè)計(jì)； 了解：LPM 模塊的 VERILOG HDL 文本方式調(diào)用。

第八章 VERILOG HDL 結(jié)構(gòu)與要素

教學(xué)內(nèi)容： VERILOG HDL 文字規(guī)則；數(shù)據(jù)類型；VERILOG HDL 操作符；LPM 的 VERILOG HDL 文本方式調(diào)用。教學(xué)要求： 掌握：LPM 的 VERILOG HDL 文本方式調(diào)用。了解：VERILOG HDL 文字規(guī)則；VERILOG HDL 操作符。

第九章 VERILOG HDL 基本語(yǔ)句

內(nèi)容： VERILOG HDL 可綜合的基本語(yǔ)句（順序語(yǔ)句、并行語(yǔ)句）及其結(jié)構(gòu)與用法

教學(xué)要求： 掌握：VERILOG HDL 基本語(yǔ)句：順序語(yǔ)句、并行語(yǔ)句及其結(jié)構(gòu)與用法

重要內(nèi)容：

一）EDA 基礎(chǔ)知識(shí)

1． EDA 技術(shù)概念

2． EDA 技術(shù)發(fā)展的 3 個(gè)階段（CAD，CAE，EDA）

3． EDA 技術(shù)實(shí)現(xiàn)目標(biāo)

4． EDA 技術(shù)實(shí)現(xiàn)目標(biāo)的途徑

5． 硬件描述語(yǔ)言

6． VERILOG HDL的發(fā)展過程（1）含義（2）創(chuàng)建時(shí)間（3）特點(diǎn)

7． VERILOG HDL 綜合，含義，內(nèi)容

8． VERILOG HDL 的設(shè)計(jì)方法，分為哪幾個(gè)階段

9． 自頂向下，自底向上方法比較

10． FPGA/CPLD 設(shè)計(jì)流程 設(shè)計(jì)輸入；功能仿真；綜合；適配；時(shí)序仿真；編程下載

11． FPGA/CPLD 結(jié)構(gòu)特點(diǎn)

12． ASIC 設(shè)計(jì)方法

13． ASIC 設(shè)計(jì)流程

14． 常用 EDA 工具及功能

15． IP 核概念

16． 常用縮寫的含義：EDA，CAD，CAE，CAM，ASIC，PLD，F(xiàn)PGA/CPLD，VERILOG HDL，IP，SOC，SOPC，RTL，ISP，IEEE 等

二）VERILOG HDL 語(yǔ)言

1． VERILOG HDL 設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)，配置： 各部分的組成、功能

2． VERILOG HDL 語(yǔ)言要素（格式、使用方法、適用范圍）1）VERILOG HDL 文字規(guī)則 ：數(shù)字，字符串，標(biāo)識(shí)名，下標(biāo)名 2）VERILOG HDL 數(shù)據(jù)對(duì)象 ：信號(hào)，變量，常數(shù) 3）VERILOG HDL 數(shù)據(jù)類型（預(yù)定義，用戶自定義）標(biāo)量類型，復(fù)合類型，存取類型，文件類型 4）VERILOG HDL 操作符：邏輯操作符，關(guān)系操作符，算術(shù)操作符，重載操作符

3． VERILOG HDL 語(yǔ)言的主要描述語(yǔ)句（組成、格式、使用方法、適用范圍）

1）順序語(yǔ)句：賦值語(yǔ)句；轉(zhuǎn)向語(yǔ)句（IF，CASE，LOOP，NEXT，EXIT，WAIT）；子程序調(diào)用 2）并行語(yǔ)句：進(jìn)程，元件例化，并行過程調(diào)用，并行信號(hào)賦值

三）QUARTUS II 工具軟件

1． QUARTUS II 的特點(diǎn)

2． 原理圖輸入設(shè)計(jì)法的基本操作：編程、編譯、生成元件符號(hào)、功能仿真、引腳鎖定、編程下載、硬件調(diào)試

3． 原理圖輸入的層次化設(shè)計(jì)

四）程序的分析與編程

（一）基本邏輯電路的設(shè)計(jì) 1． 組合邏輯電路 1）門電路：與門 AND；或門 OR；非門 NOT；異或門 XOR。例 4-18 三態(tài)門 例 5-13 2）比較器：一位比較器

例 4-10 四位二進(jìn)制比較器 例 8-17，8-18 3）數(shù)據(jù)選擇器：2 選 1 多路選擇器 例 4-1，4-2，4-3 4 選 1 多路選擇器 例 5-11

4）半加器 例 4-19 例 4-20 例 4-21 5）全加器 例 4-22 6）譯碼器：3-8 線譯碼器 例 8-23、7 段顯示譯碼器 例 5-21 例 8-12 7）奇偶校驗(yàn)邏輯電路 例 9-4 9-30 8）編碼器 8-3 優(yōu)先編碼器 例 5-19 2． 時(shí)序電路 1）觸發(fā)器：D 觸發(fā)器 例 4-7；JK 觸發(fā)器；RS 觸發(fā)器 例 9-16 2）計(jì)數(shù)器：二進(jìn)制 例 5-2 例 9-28；十進(jìn)制 例 5-3 3）寄存器：鎖存寄存器 例 9-26 9-27；移位寄存器 例 5-4 4）（數(shù)控）分頻器 例 5-23 5）頻率計(jì) 例 5-24-27

(二）有限狀態(tài)機(jī) 1． MOORE 型 例 7-2 2． MEALY 型 例 7-6 例 7-5

三、考試內(nèi)容 大綱要求的熟練掌握及要求掌握的內(nèi)容，其覆蓋面應(yīng) 90%以上，理解的內(nèi)容要覆蓋其全部的 60%以上，要求 了解的內(nèi)容其覆蓋面要占其全部的 30%以上。EDA 技術(shù)的基本概念與可編程器件的基本原理占全部?jī)?nèi)容的 30%，EDA 開發(fā)工具軟件占全部?jī)?nèi)容的 20%，硬件描述語(yǔ)言占全部?jī)?nèi)容的 50%。試卷結(jié)構(gòu)及題型及綜合成績(jī) 綜合成績(jī)依據(jù)

四、試卷結(jié)構(gòu)及題型及綜合成績(jī)依據(jù)

1．試卷結(jié)構(gòu) 基本題 50%左右，綜合題 40%左右，提高題 10%左右。

2．題型 包括填空題、單項(xiàng)選擇題、簡(jiǎn)答題（包括名詞解釋）、程序分析（包括改錯(cuò)、程序填空、程序解釋、運(yùn)行結(jié) 果分析等）及編程題（時(shí)序邏輯電路、組合邏輯電路）。填空題、單項(xiàng)選擇題、名詞解釋、簡(jiǎn)答題以對(duì)基本概念的理解和硬件的內(nèi)部結(jié)構(gòu)，考核內(nèi)容包括：應(yīng)掌握的 基本概念、定義和基本計(jì)算及分析方法，理解和了解的內(nèi)容也以此形式出題。程序分析、改錯(cuò)題及編程題以重點(diǎn)掌握 VERILOG HDL 語(yǔ)言的結(jié)構(gòu)和使用方法為主，考核內(nèi)容包括：VERILOG HDL 語(yǔ)言的基 本結(jié)構(gòu)，庫(kù)和程序包的應(yīng)用，基本順序語(yǔ)句的使用，并行語(yǔ)句(進(jìn)程語(yǔ)句和元件例化語(yǔ)句)的使用，狀態(tài)機(jī)設(shè)計(jì)方 法分析，對(duì)組合邏輯電路和時(shí)序邏輯電路的設(shè)計(jì)和編程。

3．綜合成績(jī)依據(jù)

綜合成績(jī)根據(jù)期末考試成績(jī)、平時(shí)綜合(平時(shí)成績(jī)和實(shí)驗(yàn))綜合評(píng)定。平時(shí)成績(jī)包括：作業(yè)、考勤、測(cè)驗(yàn)、實(shí) 驗(yàn)。

綜合成績(jī)=考試 70%+平時(shí) 15 %+實(shí)驗(yàn) 15 %。

五、考試方式 采用閉卷考試（筆試）形式，同時(shí)出 A、B 兩套試題，其份量及難易程度大體相當(dāng)。

六、試題數(shù)量及時(shí)間安排 試卷涵蓋教學(xué)大綱規(guī)定內(nèi)容的 90%以上，根據(jù)題

型，單項(xiàng)選擇題 5 至 10 個(gè)、填空題 10 至 20 個(gè)空，簡(jiǎn)答題 3-5 個(gè)，程序分析 1-3 道，設(shè)計(jì)題 1-3 道。各個(gè)題型的分?jǐn)?shù)比例如下：

1、單項(xiàng)選擇題 10%

2、填空題 20%

3、簡(jiǎn)答題 20%

4、分析題 30%

5、編程題 20% 考試時(shí)間 120 分鐘，考試日期一般安排在12~13周內(nèi)進(jìn)行。

七、答題要求 要求學(xué)生正確運(yùn)用所學(xué)知識(shí)，答題過程完整，步驟清晰，描述準(zhǔn)確，程序結(jié)構(gòu)清晰。

第五篇：EDA技術(shù)教學(xué)總結(jié)與反思

EDA技術(shù)教學(xué)總結(jié)與反思

熊碧虎

EDA技術(shù)是機(jī)電專業(yè)學(xué)生偏電方向必備的專業(yè)技能，是培養(yǎng)學(xué)生實(shí)踐能力的重要課程之一。但要學(xué)好、掌握這項(xiàng)技術(shù)并不是件容易的事，因?yàn)檫@既要技術(shù)，又要?jiǎng)?chuàng)造力。這學(xué)期我首次接手16（20）班這門課程教學(xué)，通過一學(xué)期的教學(xué)實(shí)踐和探索，我認(rèn)為要想上好這門課，全面落實(shí)職業(yè)教育，高效、快速地提高實(shí)訓(xùn)教學(xué)質(zhì)量，應(yīng)注意以下幾個(gè)問題：

一、明確學(xué)習(xí)目標(biāo)。激發(fā)學(xué)習(xí)興趣

作為職業(yè)類技術(shù)學(xué)校，機(jī)電專業(yè)學(xué)生在校期間還需學(xué)習(xí)文化課、專業(yè)課等其他課程，進(jìn)行EDA實(shí)訓(xùn)的時(shí)間畢竟有限。再加上職業(yè)學(xué)校學(xué)生的成績(jī)相對(duì)較差，素質(zhì)普遍不高，自我控制能力一般不強(qiáng)。而EDA又是通過電腦操作來達(dá)到學(xué)習(xí)目的的，對(duì)計(jì)算機(jī)的使用要求高，所以學(xué)生很容易產(chǎn)生厭學(xué)情緒。這樣下去，達(dá)不到實(shí)訓(xùn)的目的和要求。

因此在實(shí)踐教學(xué)中首先應(yīng)讓學(xué)生了解EDA技術(shù)的重要性。讓他們清楚專業(yè)技能是其區(qū)別于普通學(xué)校學(xué)生的特征，同時(shí)讓他們知道練好專業(yè)技能，具備較高實(shí)際動(dòng)手操作能力，對(duì)其今后的工作有著不可代替的重要意義，使學(xué)生真正在內(nèi)心覺得有必要學(xué)好EDA技術(shù)。

二、切實(shí)加強(qiáng)基本功訓(xùn)練。

EDA的基本操作技能主要有設(shè)計(jì)方案、繪制原理圖，創(chuàng)建PCB版圖等。其中的設(shè)計(jì)原理圖和PCB是非常重要的基本功，這些操作技能要通過大量的練習(xí)才能形成。在這個(gè)過程中，教師要加強(qiáng)指導(dǎo)，及時(shí)發(fā)現(xiàn)學(xué)生中出現(xiàn)的錯(cuò)誤和各種具體問題并予以糾正。

三、培養(yǎng)學(xué)生動(dòng)腦習(xí)慣。提高工藝分析能力

PCB制造工藝分析是非常重要的，它直接關(guān)系到電路板是否能保質(zhì)保時(shí)完成。對(duì)于某些電路板來說，如果加工次序顛倒，既使技能基礎(chǔ)再好，也無法達(dá)到技術(shù)要求，因此在學(xué)生初學(xué)時(shí)，教師要針對(duì)圖紙要求，進(jìn)行工藝分析，同時(shí)要引導(dǎo)學(xué)生把所學(xué)理論知識(shí)用到工藝分析中來。隨著實(shí)習(xí)的深入和學(xué)生認(rèn)知水平的提高，可以讓學(xué)生自己編排一些簡(jiǎn)單的工藝，逐漸過渡到由學(xué)生自己分析討論，教師歸納總結(jié)，這樣有利于培養(yǎng)學(xué)生的獨(dú)立工藝分析能力。

四、加強(qiáng)職業(yè)道德教育

職業(yè)道德教育也是EDA技術(shù)實(shí)訓(xùn)所不可忽視的一個(gè)重要方面。我們要將良好的德育教育貫穿于實(shí)訓(xùn)的全過程。從每天準(zhǔn)點(diǎn)到達(dá)實(shí)訓(xùn)室，不曠課，不早退，遵守6S管理。另外，德育教育也是一個(gè)潛移默化的結(jié)果，它需要教師注重教書育人、為人師表，以嚴(yán)肅、科學(xué)的工作態(tài)度給學(xué)生一個(gè)良好的工作環(huán)境。從而使他們養(yǎng)成愛護(hù)勞動(dòng)工具和成果，遵守勞動(dòng)紀(jì)律的工作習(xí)慣，培養(yǎng)學(xué)生良好的職業(yè)道德觀念和嚴(yán)謹(jǐn)細(xì)致的工作作風(fēng)，促進(jìn)學(xué)生身心健康發(fā)展。

今后的EDA技術(shù)實(shí)訓(xùn)教學(xué)中，本人會(huì)多學(xué)習(xí)、多總結(jié)、多反思不斷的加強(qiáng)自己的的專業(yè)水平，從而為以后的教學(xué)打下堅(jiān)實(shí)的基礎(chǔ)，當(dāng)然，自己也有很多不足的地方，以后會(huì)努力克服自己的缺點(diǎn)，認(rèn)真做好教學(xué)。