第一篇：EDA技術(shù)Verilog密碼鎖

電 子 科 技 大 學(xué)

實(shí)

驗(yàn)

報(bào)

告

學(xué)生姓名：吳成峰

學(xué) 號：2014070906016

指導(dǎo)教師：黃志奇

一、實(shí)驗(yàn)室名稱： 主樓C2-514

二、實(shí)驗(yàn)項(xiàng)目名稱：

密碼鎖

三、實(shí)驗(yàn)原理：

利用FPGA開發(fā)班上的3個(gè)按鈕開關(guān)btn[2:0]來輸入4位數(shù)字的密碼。例如，輸入“2-0-1-2”打開門鎖。將用撥位開關(guān)sw[7:0]來設(shè)置密碼，通過按鈕開關(guān)btn[2:0]來輸入密碼。其中，btn[0]、btn[1]和btn[2]分別對應(yīng)的有效輸入為“00”（十進(jìn)制0）、“01”（十進(jìn)制1）和“10”（十進(jìn)制2），sw[7:6]、sw[5:4]、sw[3:2]和sw[1:0] 分別對應(yīng)密碼的1、2、3、4位。

用sw[7:0]設(shè)置密碼的同時(shí)，通過7段數(shù)碼管復(fù)用電路，將其顯示到7段數(shù)碼管上。注意：需將8位輸入擴(kuò)展成16位，即，x[15:0]={2’b00,sw[7:6], 2’b00,sw[5:4], 2’b00,sw[3:2], 2’b00,sw[1:0]} 輸入4位數(shù)字后，才能知道所輸入的密碼是否正確。如果密碼是正確的，led[1]亮起；如果密碼錯(cuò)誤，led[0]將亮起。圖1給出了設(shè)計(jì)的頂層模塊。當(dāng)按下btn[0]、btn[1]、btn[2]中任何一個(gè)按鈕時(shí)，將會產(chǎn)生一個(gè)時(shí)鐘脈沖。當(dāng)分別按下按鈕btn[0]、btn[1]、btn[2]時(shí)，鎖模塊對應(yīng)的2位輸入bn[1:0]為“00”、“01”和“10”。輸入的密碼與撥位開關(guān)上設(shè)置的密碼相比較，產(chǎn)生圖2所示的狀態(tài)轉(zhuǎn)移圖。注意：即使密碼輸入錯(cuò)誤，也必須完成完整的4位密碼輸入，才能進(jìn)入“fail”狀態(tài)E4。

圖1.門鎖電路的頂層模塊

圖2.門鎖電路的狀態(tài)轉(zhuǎn)移圖

四、實(shí)驗(yàn)?zāi)康模?/p>

熟悉利用HDL代碼輸入方式進(jìn)行組合邏輯電路的設(shè)計(jì)和仿真的流程，掌握Verilog語言的基本語法。并通過一個(gè)密碼鎖的設(shè)計(jì)把握利用EDA軟件（Xilinx ISE 10.1）進(jìn)行HDL代碼輸入方式的電子線路設(shè)計(jì)與仿真的詳細(xì)流程，熟悉摩爾狀態(tài)機(jī)。

五、實(shí)驗(yàn)內(nèi)容：

1)利用HDL代碼輸入方式在Xilinx ISE 10.1平臺上實(shí)現(xiàn)一個(gè)密碼鎖設(shè)計(jì)，可以設(shè)定密碼并顯示，輸入密碼以解鎖； 2)設(shè)計(jì)密碼鎖的頂層模塊，使用模塊實(shí)例語句連接前面所設(shè)計(jì)的密碼鎖模塊；

3)生成比特流文件下載到開發(fā)板上進(jìn)行驗(yàn)證。

六、實(shí)驗(yàn)器材（設(shè)備、元器件）： 1)計(jì)算機(jī)（安裝Xilinx ISE 10.1軟件平臺）；

2)BASYS2 FPGA開發(fā)板一套（帶USB-MIniUSB下載線）。

七、實(shí)驗(yàn)步驟：

1、在Xilinx ISE 10.1平臺中，新建一個(gè)工程lock。我們選用的BASYS2 FPGA開發(fā)板采用的是Spartan3E XA3S100E芯片和CPG132封裝，設(shè)置好器件屬性，如圖3所示。

圖3.設(shè)置器件屬性

2、在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的快捷菜單中選擇“New Source”命令，彈出新建源代碼對話框，這里我們選擇“Verilog Module”類型，輸入Verilog文件名“l(fā)ock”。

ISE會自動創(chuàng)建一個(gè)Verilog的模板，并在源代碼編輯區(qū)打開，接下來的工作就是將代碼編寫完整。完整代碼如下： module lock（input clk，input clr，input [7:0] sw，input [1:0] bn，output reg pass，output reg fail);

reg [3:0] pre_s,nex_s;

parameter S0=4'b0000,S1=4'b0001,S2=4'b0010,S3=4'b0011,S4=4'b0100，E1=4'b0101,E2=4'b0110,E3=4'b0111,E4=4'b1000;

//state registers

always@(posedge clk or posedge clr)

begin

if(clr==1)

pre_s<=S0;

else

pre_s<=nex_s;

end

//C1

always@(*)

begin

case(pre_s)

S0:if(bn==sw[7:6])

nex_s<=S1;

else

nex_s<=E1;

S1:if(bn==sw[5:4])

nex_s<=S2;

else

nex_s<=E2;

S2:if(bn==sw[3:2])

nex_s<=S3;

else

nex_s<=E3;

S3:if(bn==sw[1:0])

nex_s<=S4;

else

nex_s<=E4;

S4:if(bn==sw[7:6])

nex_s<=S1;

else

nex_s<=E1;

E1:nex_s<=E2;

E2:nex_s<=E3;

E3:nex_s<=E4;

E4:if(bn==sw[7:6])

nex_s<=S1;

else

nex_s<=E1;

default:nex_s<=S0;

endcase

end

//C2

always@(*)

begin

if(pre_s==S4)

pass=1;

else

pass=0;

if(pre_s==E4)

fail=1;

else

fail=0;

end

endmodule

3、建立分頻模塊“clkdiv”，過程如上，代碼如下：

module clkdiv(input mclk, input clr, output clk190);

reg [24:0] q;

always@(posedge mclk or posedge clr)

begin

if(clr==1)

q<=0;

else

q<=q+1;

end

assign clk190=q[17];//190Hz endmodule

4、建立時(shí)鐘脈沖模塊“clock_pulse”，代碼如下：

module clock_pulse（input inp，input cclk，input clr，output outp);

reg delay1;

reg delay2;

reg delay3;

always@(posedge clr or posedge cclk)

begin

if(clr==1)

begin

delay1<=0;

delay2<=0;

delay3<=0;

end

else

begin

delay1<=inp;

delay2<=delay1;

delay3<=delay2;

end

end

assign outp=delay1&delay2&~delay3;endmodule

5、建立七段數(shù)碼管復(fù)用模塊“hex7seg”，代碼如下：

module hex7seg(input [15:0] x, input clk, input clr, output reg [6:0] a_to_g, output reg [3:0] an, output dp);wire [1:0] s;reg [3:0] digit;wire [3:0] aen;reg [19:0] clkdiv;

assign dp=1;assign s=clkdiv[19:18];

assign aen[3]=1;assign aen[2]=1;assign aen[1]=1;assign aen[0]=1;

//四位四選一 always@(*)case(s)0:digit=x[3:0];1:digit=x[7:4];2:digit=x[11:8];3:digit=x[15:12];default:digit=x[3:0];endcase

//數(shù)碼管顯示 always@(*)case(digit)0:a_to_g=7'b0000001;1:a_to_g=7'b1001111;2:a_to_g=7'b0010010;3:a_to_g=7'b0000110;4:a_to_g=7'b1001100;5:a_to_g=7'b0100100;6:a_to_g=7'b0100000;7:a_to_g=7'b0001111;8:a_to_g=7'b0000000;9:a_to_g=7'b0000100;'hA:a_to_g=7'b0001000;'hB:a_to_g=7'b1100000;'hC:a_to_g=7'b0110001;'hD:a_to_g=7'b1000010;'hE:a_to_g=7'b0110000;'hF:a_to_g=7'b0111000;default:a_to_g=7'b0000001;endcase

//digit select always@(*)begin

an=4'b1111;if(aen[s]==1)

an[s]=0;end

//時(shí)鐘分頻器

always@(posedge clk or posedge clr)begin

if(clr==1)

clkdiv<=0;

else

clkdiv<=clkdiv+1;end endmodule

6、頂層模塊lock_top設(shè)計(jì)。代碼如下：

module lock_top（input mclk，input [7:0] sw，input [3:0] btn，output [1:0] led，output [6:0] seg，output [3:0] an，output dp);wire clr,clk190,clkp,btn012;wire [1:0] bn;wire [15:0] x;

assign x={2'b00,sw[7:6],2'b00,sw[5:4],2'b00,sw[3:2],2'b00,sw[1:0]};assign clr=btn[3];assign btn012=btn[0]|btn[1]|btn[2];assign bn[1]=btn[2];assign bn[0]=btn[1];

clkdiv U1(.mclk(mclk)，.clr(clr)，.clk190(clk190));

clock_pulse U2(.inp(btn012)，.cclk(clk190)，.clr(clr)，.outp(clkp));

lock U3(.clk(clkp)，.clr(clr)，.sw(sw)，.bn(bn)，.pass(led[1])，.fail(led[0]));

hex7seg U4(.x(x)，.clk(mclk)，.clr(btn[3])，.a_to_g(seg)，.an(an)，.dp(dp));Endmodule

7、將工程編譯、綜合與實(shí)現(xiàn)。在工程管理區(qū)的“Source for”中選取“Implementation”選項(xiàng)，然后在進(jìn)程管理區(qū)雙擊“Synthesize-XST”進(jìn)行綜合，如圖4所示。

圖4.綜合進(jìn)程與源程序結(jié)構(gòu)

綜合完成以后是實(shí)現(xiàn)，實(shí)現(xiàn)主要分為三個(gè)步驟：翻譯邏輯網(wǎng)表、映射到器件單元和布局布線，如圖4所示。注意的是，在實(shí)現(xiàn)前還必須為模塊中的輸入/輸出信號添加引腳約束，即添加UCF文件。開發(fā)板BASYS2的UCF文件可以在其網(wǎng)站上004km.cn上下載，當(dāng)然也可以自己編輯UCF文件。實(shí)驗(yàn)所用的UCF文件如圖5所示。

圖5.BASYS2開發(fā)板所需的UCF文件

6、器件配置。首先生成可以下載到硬件中的二進(jìn)制比特文件。雙擊圖10中的“Generate Programming File”的選線，ISE就會為設(shè)計(jì)生成相應(yīng)的二進(jìn)制比特文件。

BASYS2開發(fā)板提供了非常方便的JTAG配置方案，使用USB-miniUSB線纜結(jié)合Digilent Adept軟件實(shí)現(xiàn)FPGA的配置，配置界面如圖6所示。這里我們對FPGA進(jìn)行配置，配置成功狀態(tài)欄會顯示“Programming Successful”信息，如圖6所示。然后可在器件上驗(yàn)證設(shè)計(jì)。

圖6.Digilent Adept 界面與配置

八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：

圖7.設(shè)定密碼為2012

圖8.輸入密碼0000，led[0]亮，輸入錯(cuò)誤

圖8.輸入密碼2012，led[1]亮，輸入正確

九、實(shí)驗(yàn)結(jié)論： 由上面實(shí)驗(yàn)結(jié)果可得，實(shí)驗(yàn)仿真結(jié)果證明了設(shè)計(jì)的正確性，該設(shè)計(jì)是合理的，能夠滿足實(shí)驗(yàn)所需的，完成了題設(shè)要求。

十、總結(jié)及心得體會： 此次實(shí)驗(yàn)結(jié)合了前幾次的學(xué)習(xí)的成果，將七段數(shù)碼管復(fù)用的部分結(jié)合進(jìn)來，并通過分頻電路和時(shí)鐘脈沖電路來實(shí)現(xiàn)通過按鍵對時(shí)序系統(tǒng)的輸入，而密碼鎖本身即是時(shí)序電路摩爾機(jī)的利用。至此，我們完整的梳理了一遍這個(gè)學(xué)期的所學(xué)，組合電路設(shè)計(jì)，時(shí)序電路設(shè)計(jì)合為一體，更能深刻的理解Verilog語言和EDA，收獲良多。

報(bào)告評分：

指導(dǎo)教師簽字：

第二篇：集成電路EDA技術(shù)

題

目

可編程邏輯器件與集成電路設(shè)計(jì)

姓

名

**

所在學(xué)院

理學(xué)院

專業(yè)班級

思源0901

學(xué)

號

09274027

指導(dǎo)教師

**

日

期

20**

年

**

月

日

可編程邏輯器件與集成電路設(shè)計(jì)

摘要：本文簡述了集成電路的傳統(tǒng)設(shè)計(jì)方法和現(xiàn)代設(shè)計(jì)方法，并對兩者的區(qū)別進(jìn)行了比較，以實(shí)例為基礎(chǔ)介紹了集成電路的設(shè)計(jì)過程。對可編程邏輯器件的定義、分類、功能等進(jìn)行詳盡的闡述，介紹了可編程邏輯器件的設(shè)計(jì)過程，以可編程邏輯器件軟件設(shè)計(jì)平臺QuartusII為例，介紹了可編程邏輯器件軟件設(shè)計(jì)平臺的功能及使用方法，并對其他種類軟件平臺作出比較。對國內(nèi)外集成電路設(shè)計(jì)公司作簡要介紹，分析了PLD和FPGA芯片上的文字信息。

關(guān)鍵字:集成電路設(shè)計(jì)；可編程邏輯器件；軟件設(shè)計(jì)平臺；QuartusII；PLD；FPGA

1.集成電路的設(shè)計(jì)方法

1.1手工傳統(tǒng)設(shè)計(jì)方法

傳統(tǒng)的集成電路設(shè)計(jì)方法是指20世紀(jì)50-60年代的手工設(shè)計(jì)時(shí)代。

傳統(tǒng)的集成電路設(shè)計(jì)方法的基本步驟是1.根據(jù)設(shè)計(jì)要求劃分功能模塊；2.確定輸入和輸出的關(guān)系，畫出真值表，寫出邏輯表達(dá)式；4.利用公式或卡諾圖進(jìn)行人工化簡；5.根據(jù)化簡后的邏輯表達(dá)式畫出電路原理圖；6.在面包板上進(jìn)行實(shí)驗(yàn)，驗(yàn)證電路的正確性；7.若無錯(cuò)誤，再在透明薄膜上用貼圖符號貼PCB圖；8.檢查后送制板廠制板；9.對PCB板進(jìn)行安裝、調(diào)試，若有大的錯(cuò)誤，修改設(shè)計(jì)，重復(fù)以上過程，重新制板。

傳統(tǒng)集成電路設(shè)計(jì)方法的特點(diǎn)是采用自下而上（Bottom

Up）的設(shè)計(jì)方法，采用通用型邏輯器件搭積木式的方式，在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試，主要設(shè)計(jì)文件是電路原理圖。

圖1

1.2

EDA技術(shù)與現(xiàn)代設(shè)計(jì)方法

計(jì)算機(jī)出現(xiàn)后，人們可以借助計(jì)算機(jī)進(jìn)行集成電路的輔助設(shè)計(jì)，這樣就進(jìn)入了20世紀(jì)70-80年代的CAD（計(jì)算機(jī)輔助）時(shí)代，利用計(jì)算機(jī)及其圖形設(shè)備幫助集成電路設(shè)計(jì)人員進(jìn)行設(shè)計(jì)工作，大大減少了手工設(shè)計(jì)時(shí)代的工作量，提高了集成電路的設(shè)計(jì)效率。到了80年代后期，CAD技術(shù)日漸成熟，集成電路的設(shè)計(jì)真正跨越到了EDA（電子設(shè)計(jì)自動化）的現(xiàn)代設(shè)計(jì)方法時(shí)代。

20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。

EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動強(qiáng)度。

EDA技術(shù)為電子系統(tǒng)設(shè)計(jì)帶來了很大的變化：設(shè)計(jì)效率提高，設(shè)計(jì)周期縮短；設(shè)計(jì)質(zhì)量提高；設(shè)計(jì)成本降低；能更充分地發(fā)揮設(shè)計(jì)人員的創(chuàng)造性；設(shè)計(jì)成果的重用性大大提高，省去了不必要的重復(fù)勞動。

現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)采用PLD，利用EDA開發(fā)工具，通過芯片設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能。普遍使用自頂向下(Top—Down)的設(shè)計(jì)方法，這里的“頂”就是指系統(tǒng)的功能；“向下”就是指將系統(tǒng)由大到小、由粗到精進(jìn)行分解，直至可用基本模塊實(shí)現(xiàn)。自頂向下設(shè)計(jì)方法的一般過程大致上可以分為四步，如下圖所示。

Top－Down設(shè)計(jì)圖

明確系統(tǒng)功能

確定總體方案

子系統(tǒng)具體實(shí)現(xiàn)

系統(tǒng)仿真實(shí)現(xiàn)

圖2

明確系統(tǒng)功能：對要設(shè)計(jì)的系統(tǒng)的任務(wù)、要求、原理以及使用環(huán)境等進(jìn)行充分調(diào)研，進(jìn)而明確設(shè)計(jì)目標(biāo)、確定系統(tǒng)功能，是一件至關(guān)重要的事。因?yàn)橹挥邪阉龊昧?，后面的設(shè)計(jì)工作才有意義，才有效率。

確定總體方案：明確了設(shè)計(jì)目標(biāo)、確定系統(tǒng)功能之后，接下來要做的工作就是根據(jù)系統(tǒng)功能確定出系統(tǒng)設(shè)計(jì)的總體方案。

系統(tǒng)具體實(shí)現(xiàn)：系統(tǒng)方案確定以后．再從結(jié)構(gòu)上對系統(tǒng)進(jìn)行邏輯劃分，導(dǎo)出系統(tǒng)的結(jié)構(gòu)框圖。一般把系統(tǒng)從邏輯上劃分為數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)兩部分。然后，再將各自劃分為多個(gè)子系統(tǒng)模塊，各模塊的輸入、輸出信號要明確，有利于團(tuán)隊(duì)工作。這些子系統(tǒng)就可以依據(jù)基礎(chǔ)的數(shù)字設(shè)計(jì)確定具體電路實(shí)現(xiàn)。系統(tǒng)如果有控制算法也包括選擇控制算法及實(shí)現(xiàn)。

系統(tǒng)仿真實(shí)現(xiàn)：系統(tǒng)設(shè)計(jì)完成之后，最好先采用EDA軟什對所設(shè)計(jì)的系統(tǒng)進(jìn)行仿真后再用具體器件搭電路．以保證系統(tǒng)設(shè)計(jì)的正確性和可靠性。電路實(shí)現(xiàn)時(shí)，一般按自底向上的順序進(jìn)行。這樣做不僅行利于單個(gè)電路的調(diào)試，而且也利于整個(gè)系統(tǒng)的聯(lián)調(diào)。

因此，嚴(yán)格地講，現(xiàn)代數(shù)字系統(tǒng)的完整設(shè)計(jì)過程應(yīng)該是“自頂向下設(shè)計(jì)。自底向上集成”。

1.3從傳統(tǒng)到現(xiàn)代設(shè)計(jì)方法的區(qū)別

從傳統(tǒng)設(shè)計(jì)方法到現(xiàn)代設(shè)計(jì)方法，集成電路設(shè)計(jì)技術(shù)有了長足的進(jìn)步。傳統(tǒng)的集成電路設(shè)計(jì)方法，從根據(jù)設(shè)計(jì)目標(biāo)得到真值表，到最后完成系統(tǒng)后的測試與調(diào)試，所有的工作均需人工完成?？梢韵胂?，隨著數(shù)字集成電路的發(fā)展，從小規(guī)模集成電路（SSI）的小于10個(gè)邏輯門，到中規(guī)模集成電路（MSI）的幾百個(gè)邏輯門，再到大規(guī)模集成電路的（LSI）幾萬門，最后甚至到超大規(guī)模集成電路（VLSI），甚大規(guī)模集成電路（ULSI）的幾十萬、幾百萬門電路，集成電路迅速的大規(guī)?；?，使得傳統(tǒng)設(shè)計(jì)方法根本無法完成得到真值表畫出卡諾圖等工作。它表現(xiàn)出了效率低下，一切手工完成，設(shè)計(jì)周期很長；容易出錯(cuò)；芯片種類多，數(shù)量大，受市場的限制；設(shè)計(jì)靈活性差；產(chǎn)品體積大等缺點(diǎn)。同時(shí)后續(xù)的電路調(diào)試和設(shè)計(jì)也需要很高的電路布局和布線的技巧，總而言之，這樣的設(shè)計(jì)對于復(fù)雜數(shù)字系統(tǒng)來講效率太低了。

現(xiàn)代的設(shè)計(jì)方法，自頂向下，可以實(shí)現(xiàn)具體任務(wù)的分工完成，并且用軟件的方式設(shè)計(jì)硬件，從軟件設(shè)計(jì)的硬件系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由EDA軟件自動完成的，設(shè)計(jì)過程中可用軟件進(jìn)行各種仿真，現(xiàn)場可編程，在線升級，而且整個(gè)系統(tǒng)集成在一塊兒很小的芯片上，體積小，功耗低，可靠性高，容易檢查錯(cuò)誤，便于修改，設(shè)計(jì)周期短、成功率很高，這些優(yōu)點(diǎn)都是傳統(tǒng)方法無法比擬的，大大提高了集成電路設(shè)計(jì)的效率。

所以說從傳統(tǒng)方法到現(xiàn)代方法，集成電路的設(shè)計(jì)有了一個(gè)很大的跨越。

表1

2.可編程邏輯器件

2.1可編程邏輯器件定義

可編程邏輯器件英文全稱為：programmable

logic

device

即

PLD。PLD是做為一種通用集成電路產(chǎn)生的，他的邏輯功能按照用戶對器件編程來確定。一般的PLD的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行編程而把一個(gè)數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片了。

圖3

PLD的基本結(jié)構(gòu)如上圖所示，圖中與陣列和或陣列是PLD的主體。與陣列用以產(chǎn)生有關(guān)與項(xiàng)，或陣列把所有與項(xiàng)構(gòu)成與或形式的邏輯函數(shù)。任何組合邏輯函數(shù)均可表示為與或表達(dá)式，因而用與門-或門兩級電路可實(shí)現(xiàn)任何組合電路，又因?yàn)槿魏螘r(shí)序電路是由組合電路加上存儲元件構(gòu)成的，因而PLD的與或結(jié)構(gòu)對實(shí)現(xiàn)數(shù)字電路具有普遍的意義。

2.2可編程邏輯器件分類及功能

可編程邏輯器件按集成度分類如下圖。

圖4

簡單可編程邏輯器件有PROM、PLA、PAL、GAL。

PROM：與陣列固定，或陣列可編程的邏輯器件，最主要特征是只允許數(shù)據(jù)寫入一次，如果數(shù)據(jù)輸入錯(cuò)誤只能報(bào)廢。

PLA：

與或陣列均可編程，在可編程邏輯器件中，它的靈活性最高。由于它

具有與或陣列均能編程的特點(diǎn)，在實(shí)現(xiàn)函數(shù)時(shí)，只需形成所需的乘機(jī)項(xiàng)，使這列規(guī)模比輸入數(shù)相同的與陣列固定、或陣列可編程的PROM小得多。但是目前PLA的編程缺少高質(zhì)量的支持軟件和編程工具，且器件價(jià)格偏高，門的利用率不高，因而未得到廣泛應(yīng)用。

PAL、GAL：與陣列可編程，或陣列固定的代表器件。這種結(jié)構(gòu)中，或陣列固定若干個(gè)乘積項(xiàng)輸出

。PAL和GAL門陣列結(jié)構(gòu)把PROM器件的成本低、速度高、編程容易以及PLA器件的靈活性等優(yōu)點(diǎn)結(jié)合在一起，成為早起實(shí)現(xiàn)可編程ASIC的主要器件

復(fù)雜可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。

FPGA：提供了最高的邏輯密度、最豐富的特性和最高的性能。

現(xiàn)在最新的FPGA器件，可提供八百萬“系統(tǒng)門”（相對邏輯密度）。

這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器、大容量存儲器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件信號技術(shù)。

FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。

CPLD：提供的邏輯資源少得多，最高約1萬門。

但是，CPLD提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想。

而且CPLD器件需要的功耗極低。

2.3可編程邏輯器件設(shè)計(jì)過程

采用自頂向下(Top—Down)的設(shè)計(jì)方法確定各個(gè)子系統(tǒng)后，就需要借助于EDA軟件進(jìn)行系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)。下圖是基于EDA軟件的PLD開發(fā)流程框圖，由框圖可見設(shè)計(jì)主要包括設(shè)計(jì)輸入、設(shè)計(jì)處理、功能仿真和時(shí)序仿真、器件編程或下載和系統(tǒng)測試五個(gè)部分

FPGA

/

CPLD設(shè)計(jì)流程

設(shè)計(jì)準(zhǔn)備

設(shè)計(jì)輸入

?

圖形輸入

?

硬件描述語言HDL

設(shè)計(jì)處理

?

編譯、優(yōu)化綜合?

適配、分割

?

布局、布線

器件編程（下載）

系統(tǒng)測試

時(shí)序仿真

功能仿真

HDL：

VHDL（IEEE）

Verilog

（IEEE）

AHDL

ABEL

EDA工具自動實(shí)現(xiàn)

對CPLD產(chǎn)生Pof文件

對FPGA產(chǎn)生Sof文件

圖5

設(shè)計(jì)輸入：采用原理圖或硬件描述語言（HDL），描述出輸入和輸出的邏輯關(guān)系，將整個(gè)原理圖或程序輸入到計(jì)算機(jī)中。

設(shè)計(jì)處理：EDA工具可自動進(jìn)行邏輯綜合，將功能描述轉(zhuǎn)換為門級描述，或轉(zhuǎn)換成具體PLD的網(wǎng)表文件，將網(wǎng)表文件自動適配到具體芯片中進(jìn)行布局布線。

功能仿真和時(shí)序仿真：在軟件平臺進(jìn)行硬件仿真。

編程下載：到實(shí)際芯片中，在實(shí)驗(yàn)臺上進(jìn)行驗(yàn)證；

系統(tǒng)測試：測試成型系統(tǒng)，在每一階段若有問題，可在計(jì)算機(jī)上直接修改設(shè)計(jì)，重復(fù)以上過程。

3.可編程邏輯器件軟件設(shè)計(jì)平臺

可編程邏輯器件的軟件平臺，都是由PLD/FPGA芯片廠家提供,基本都可以完成所有的設(shè)計(jì)輸入（原理圖或HDL),仿真,綜合,布線,下載等工作。

3.1常用可編程邏輯器件軟件設(shè)計(jì)平臺比較

Altera公司：

QuartusII軟件平臺：

Quartus

II

是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

MaxplusII

E+MAX：免費(fèi)PLD開發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器件，本身支持不復(fù)雜的VHDL和Verilog綜合。

MaxplusII

Baseline：免費(fèi)PLD開發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，但需要通過使用MAX+PLUSII

Advanced

Synthsis插件才能支持VHDL/Verilog。支持MAX7000/3000和部分FLEX/ACEX芯片。

Xilinx公司

ISE軟件平臺：　ISE是使用XILINX的FPGA的必備的設(shè)計(jì)工具，它可以完成FPGA開發(fā)的全部流程，包括設(shè)計(jì)輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強(qiáng)大。

WebFITTER：免費(fèi)PLD開發(fā)軟件,不需下載，可在線編譯，結(jié)果用e-mail發(fā)送到信箱。使用簡單，但要求較快的聯(lián)網(wǎng)速度。支持XC9500

和

CoolRunner系列。

WebPACK

ISE：免費(fèi)PLD開發(fā)軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件。

Lattice公司

ispDesignEXPERT：PLD開發(fā)軟件,目前最新軟件改名為：ispLEVER

ispLEVER

Starter：免費(fèi)PLD開發(fā)軟件,支持600個(gè)宏單元以下的Lattice芯片的設(shè)計(jì)。

3.2

QuartusII軟件設(shè)計(jì)平臺簡介

QuartusII是美國Altera公司自行設(shè)計(jì)的第四代PLD開發(fā)軟件可以完成PLD的設(shè)計(jì)輸入、邏輯綜合、布局與布線、仿真、時(shí)序分析、器件編程的全過程，同時(shí)還支持SOPC（可編程片上系統(tǒng)）設(shè)計(jì)開發(fā)。

QuartusⅡ提供了方便的設(shè)計(jì)輸入方式、快速的編譯和直接易懂的器件編程。能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。QuartusⅡ支持的器件有：Stratix

Ⅱ、Stratix

GX、Stratix、Mercury、MAX3000A、MAX

7000B、MAX

7000S、MAX

7000AE、MAX

Ⅱ、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone

Ⅱ、APEX

Ⅱ、APEX20KC、APEX20KE和ACEX1K系列。QuartusⅡ軟件包的編程器是系統(tǒng)的核心，提供功能強(qiáng)大的設(shè)計(jì)處理，設(shè)計(jì)者可以添加特定的約束條件來提高芯片的利用率。

Quartus

II軟件的設(shè)計(jì)過程主要包括：

1．建立項(xiàng)目；

2．輸入設(shè)計(jì)電路；

3．設(shè)計(jì)編譯；

4．設(shè)計(jì)仿真

5．設(shè)計(jì)下載

其中QuartusII的輸入可以有三種方式，（1）原理圖輸入方式：適用于對系統(tǒng)及各部分電路很熟悉的場合。（2）硬件描述語言輸入方式：硬件描述語言是用文本方式描述設(shè)計(jì)，硬件描述語言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成為IEEE標(biāo)準(zhǔn)。（3）波形輸入方式

當(dāng)在Quartus

Ⅱ中完成設(shè)計(jì)后，就應(yīng)當(dāng)將所設(shè)計(jì)的電路下載到CPLD芯片中，結(jié)合用戶系統(tǒng)進(jìn)行統(tǒng)一的調(diào)試。CPLD編程下載的方式較多，按計(jì)算機(jī)的接口可分為：串口下載（BitBlaster或MasterBlaster）、并口下載（ByteBlaster）、USB接口下載（MasterBlaster或APU）等方式。按器件可分為：CPLD編程（MAX3000、MAX5000、MAX7000、MAX

9000），F(xiàn)PGA下載（FLEX6000、FLEX8000、FLEX

10K、ACEX

1K、APEX

20K），存儲器編程EPC1、EPC2等。

4.集成電路設(shè)計(jì)公司簡介

4.1國內(nèi)集成電路設(shè)計(jì)公司介紹

大唐微電子技術(shù)有限公司：作為目前國內(nèi)規(guī)模最大的集成電路設(shè)計(jì)企業(yè)之一，大唐微電子積累了豐富的集成電路設(shè)計(jì)經(jīng)驗(yàn)。多年來，公司在移動通信智能卡領(lǐng)域中，憑借獨(dú)具特色的產(chǎn)品與服務(wù)，引領(lǐng)了中國國內(nèi)移動通信智能卡市場穩(wěn)健、快速的發(fā)展。大唐微電子是目前全球智能卡領(lǐng)域中生產(chǎn)規(guī)模最大、產(chǎn)業(yè)鏈最完整、生產(chǎn)設(shè)備最先進(jìn)的智能卡企業(yè)之一；是全球唯一一家能夠同時(shí)在芯片級、模塊級、卡片級向客戶提供全方位產(chǎn)品、服務(wù)與解決方案的企業(yè)；也是國家指定的中國第二代居民身份證專用集成電路設(shè)計(jì)和模塊加工企業(yè)。目前，公司模塊年生產(chǎn)能力達(dá)4億枚，智能卡年發(fā)行能力超過2億張。

炬力集成電路設(shè)計(jì)有限公司：是一家致力于集成電路設(shè)計(jì)與制造的大型半導(dǎo)體技術(shù)集團(tuán)，美國的納斯達(dá)克上市公司，總部設(shè)在環(huán)境優(yōu)美的海濱城市珠海，旗下?lián)碛腥易庸尽媪呻娐吩O(shè)計(jì)有限公司、炬才微電子（深圳）有限公司、北京炬力北方微電子有限公司。公司目前共有700多人，其中本科以上研發(fā)人員占80%以

4.2國外集成電路設(shè)計(jì)公司介紹

Xilinx(賽靈思)：是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級功能的IP（Intellectual

Property）核?？蛻羰褂肵ilinx及其合作伙伴的自動化軟件工具和IP核對器件進(jìn)行編程，從而完成特定的邏輯操作。Xilinx公司成立于

1984年，Xilinx首創(chuàng)了現(xiàn)場可編程邏輯陣列（FPGA）這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。目前Xilinx滿足了全世界對

FPGA產(chǎn)品一半以上的需求。Xilinx產(chǎn)品線還包括復(fù)雜可編程邏輯器件（CPLD）。在某些控制應(yīng)用方面CPLD通常比FPGA速度快，但其提供的邏輯資源較少。

Xlinx主要FPGA產(chǎn)品：Xilinx的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。

在性能可以滿足的情況下，優(yōu)先選擇低成本器件。

*

Spartan-3/3L:

新一代FPGA產(chǎn)品，結(jié)構(gòu)與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內(nèi)核，于2003年開始陸續(xù)推出。

*

Spartan-3E：基于Spartan-3/3L，對性能和成本進(jìn)一步優(yōu)化

*

Spartan-6：xilinx最新推出的低成本FPGA

*

Virtex-II:2002年推出，0.15um工藝，1.5v內(nèi)核，大規(guī)模高端FPGA產(chǎn)品

*

Virtex-II

pro:

基于VirtexII的結(jié)構(gòu)，內(nèi)部集成CPU和高速接口的FPGA產(chǎn)品

*

Virtex-4:

xilinx最新一代高端FPGA產(chǎn)品，包含三個(gè)子系列：LX，SX，F(xiàn)X

*

Virtex-5：65nm工藝的產(chǎn)品

*

Virtex-6：最新的高性能FPGA產(chǎn)品，45nm

*

Virtex-7：20**年推出的超高端FPGA產(chǎn)品。

Altera：自二十年前發(fā)明世界上第一個(gè)可編程邏輯器件開始，Altera公司秉承了創(chuàng)新的傳統(tǒng)，是世界上“可編程芯片系統(tǒng)”（SOPC）解決方案倡導(dǎo)者。Altera結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識產(chǎn)權(quán)（IP）和技術(shù)服務(wù)，在世界范圍內(nèi)為14,000多個(gè)客戶提供高質(zhì)量的可編程解決方案。新產(chǎn)品系列將可編程邏輯的內(nèi)在優(yōu)勢——靈活性、產(chǎn)品及時(shí)面市——和更高級性能以及集成化結(jié)合在一起，專為滿足當(dāng)今大范圍的系統(tǒng)需求而開發(fā)設(shè)計(jì)。

Altera可編程解決方案包括：業(yè)內(nèi)最先進(jìn)的FPGA、CPLD和結(jié)構(gòu)化ASIC技術(shù)；全面內(nèi)嵌的軟件開發(fā)工具；最佳的IP內(nèi)核；可定制嵌入式處理器；現(xiàn)成的開發(fā)包；專家設(shè)計(jì)服務(wù)。

Altera主要FPGA產(chǎn)品：Altera的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Cyclone，CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Startix，StratixII等，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。

*

Cyclone（颶風(fēng)）：Altera中等規(guī)模FPGA，2003年推出，0.13um工藝,1.5v內(nèi)核供電，與Stratix結(jié)構(gòu)類似，是一種低成本FPGA系列，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。

*

CycloneII：Cyclone的下一代產(chǎn)品，2005年開始推出，90nm工藝，1.2v內(nèi)核供電，屬于低成本FPGA，性能和Cyclone相當(dāng)，提供了硬件乘法器單元

*

Stratix

：altera大規(guī)模高端FPGA,2002年中期推出，0.13um工藝，1.5v內(nèi)核供電。集成硬件乘加器,芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。

*

StratixII:

Stratix的下一代產(chǎn)品，2004年中期推出，90nm工藝，1.2v內(nèi)核供電，大容量高性能FPGA。

*StrtratixV為altera目前的高端產(chǎn)品，采用28-nm工藝，提供了28G的收發(fā)器件，適合高端的FPGA產(chǎn)品開發(fā)

5.PLD及FPGA片上文字信息分析

圖6

如上圖FPGA芯片，左上角XILINX文字為設(shè)計(jì)生產(chǎn)該芯片的公司名稱，KINTEX-7為芯片型號，Kintex-7

系列是賽靈思公司一種新型

FPGA，能以不到

Virtex-6

系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。下邊文字為此芯片的具體型號等，最下方TAIWAN為芯片的產(chǎn)地。

參考文獻(xiàn)

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西安電子科技大學(xué)出版社，2004年

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《PLD》

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【4】

陳忠平、高金定、高見芳

《基于Quartus

II的FPGA/CPLD設(shè)計(jì)與實(shí)踐》

電子工業(yè)出版社

2007年

第三篇：eda技術(shù)教案

EDA技術(shù)教案 第一次課 內(nèi)容：

介紹EDA技術(shù)的涵義、發(fā)展歷程和應(yīng)用領(lǐng)域； 介紹EDA技術(shù)的主要內(nèi)容； 介紹EDA的工程設(shè)計(jì)流程； 說明本課程的特點(diǎn)與學(xué)習(xí)方法。教學(xué)目的：

通過介紹EDA技術(shù)的涵義、發(fā)展歷程和應(yīng)用領(lǐng)域，使學(xué)生了解本課程的實(shí)際應(yīng)用很大，調(diào)動學(xué)生學(xué)習(xí)這門課程的積極性

通過介紹EDA技術(shù)的主要內(nèi)容，使學(xué)生了解這門課程要學(xué)習(xí)什么。在此基礎(chǔ)上說明本課程的特點(diǎn)與學(xué)習(xí)方法。

說明各種通信系統(tǒng)的組成，了解它們的優(yōu)缺點(diǎn)，出現(xiàn)背景。重點(diǎn)說明數(shù)字通信系統(tǒng)的特定和優(yōu)點(diǎn)。

介紹EDA的工程設(shè)計(jì)流程，說明當(dāng)前EDA設(shè)計(jì)的特點(diǎn)，用軟件方式設(shè)計(jì)硬件，用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)開發(fā)軟件自動完成的，因此類似軟件編程，不需太多的低層硬件知識，使學(xué)生克服畏難情緒。教學(xué)重點(diǎn)、難點(diǎn)：

EDA技術(shù)的三個(gè)發(fā)展階段以及各階段的特點(diǎn)； EDA的定義和EDA技術(shù)的主要內(nèi)容； EDA的工程設(shè)計(jì)流程。教學(xué)方法：

比較、舉例、圖解。教學(xué)過程：

（一）自我介紹，說明課時(shí)安排、成績評定方法、課程定位、教學(xué)網(wǎng)站的進(jìn)入。

（二）講授新課

課堂教學(xué)實(shí)施過程共分六步。介紹EDA技術(shù)的涵義。

說明EDA技術(shù)的發(fā)展背景，說明EDA技術(shù)的三個(gè)發(fā)展階段，比較三個(gè)階段的各解決了什么問題，在此基礎(chǔ)上理解各階段的特點(diǎn)。

在第二步理解EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的特點(diǎn)的基礎(chǔ)上引出并詳細(xì)說明EDA的定義，加深對EDA技術(shù)的涵義的理解。

在第三步詳細(xì)說明EDA的定義的基礎(chǔ)上，引出EDA技術(shù)的4個(gè)主要內(nèi)容：硬件描述語言：設(shè)計(jì)的主要表達(dá)手段；大規(guī)?？删幊踢壿嬈骷涸O(shè)計(jì)的載體；軟件開發(fā)工具：設(shè)計(jì)的工具；實(shí)驗(yàn)開發(fā)系統(tǒng)：下載工具及硬件驗(yàn)證工具。再分別介紹EDA技術(shù)的4個(gè)主要內(nèi)容：了解常用的硬件描述語言VHDL和Verilog；了解兩種常用的大規(guī)模可編程邏輯器件FPGA和CPLD以及它們各自的特點(diǎn)；了解主流EDA工具軟件；了解本課程使用的西安唐都公司的TD-EAD實(shí)驗(yàn)系統(tǒng)

說明課程要求：通過學(xué)習(xí)這門課程要掌握運(yùn)用EDA開發(fā)工具設(shè)計(jì)開發(fā)電子系統(tǒng)，引出這門課程的特點(diǎn)：實(shí)踐性強(qiáng)，說明我們的學(xué)習(xí)方法：抓住一個(gè)重點(diǎn)：VHDL的編程；掌握兩個(gè)工具： Quartus II 和 TD-EAD實(shí)驗(yàn)系統(tǒng)；運(yùn)用三種手段：通過案例分析、應(yīng)用設(shè)計(jì)和上機(jī)實(shí)踐，實(shí)現(xiàn)理論與實(shí)踐相結(jié)合，邊學(xué)邊用，邊用邊學(xué)。用設(shè)計(jì)一個(gè)簡單電子系統(tǒng)為例，引出EDA的工程設(shè)計(jì)流程。說明當(dāng)前EDA技術(shù)發(fā)展的特點(diǎn)：用軟件方式設(shè)計(jì)硬件；用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)開發(fā)軟件自動完成的；設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級；整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高?，F(xiàn)代EDA設(shè)計(jì)類似軟件編程，不需太多的低層硬件知識，使學(xué)生克服畏難情緒。同時(shí)這里又回顧復(fù)習(xí)了使用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的特點(diǎn)。最后圖解說明EDA的工程設(shè)計(jì)流程。第二次課

內(nèi)容：安裝 Quartus Ⅱ，VHDL 與 Quartus Ⅱ初體驗(yàn) 教學(xué)目的：

理解VHDL語言的特點(diǎn)。

了解主流EDA工具Quartus Ⅱ，掌握其安裝方法。掌握使用 Quartus Ⅱ進(jìn)行FPGA設(shè)計(jì)的基本流程。

教學(xué)重點(diǎn)、難點(diǎn)：使用Quartus Ⅱ進(jìn)行FPGA設(shè)計(jì)的基本流程。教學(xué)方法： 舉例、演示。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分兩步。

回顧上節(jié)課所講的EDA的主要內(nèi)容。在此基礎(chǔ)上引出VHDL語言的特點(diǎn)，并介紹主流EDA開發(fā)工具Quartus Ⅱ，說明它的不同版本的特點(diǎn)。重點(diǎn)介紹PC破解版的安裝步驟。演示安裝過程，在演示是重點(diǎn)提醒學(xué)生注意容易出錯(cuò)的幾個(gè)地方。

回顧上節(jié)課所講的當(dāng)前EDA技術(shù)發(fā)展的特點(diǎn)，EDA的工程設(shè)計(jì)流程。在此基礎(chǔ)上說明使用 Quartus Ⅱ進(jìn)行FPGA設(shè)計(jì)的基本流程，并通過實(shí)際演示設(shè)計(jì)一個(gè)簡單的電子系統(tǒng)：與非門，說明使用 Quartus Ⅱ和VHDL開發(fā)電子系統(tǒng)的基本流程。在演示過程中重點(diǎn)提醒學(xué)生注意容易出錯(cuò)的幾個(gè)地方，并給出一些初學(xué)者的小竅門。第三次課

內(nèi)容：VHDL 程序基本結(jié)構(gòu)，VHDL 基本數(shù)據(jù)類型，VHDL 數(shù)據(jù)對象 教學(xué)目的：

掌握VHDL語言程序的基本結(jié)構(gòu)，特別是實(shí)體和結(jié)構(gòu)體。

掌握VHDL語言的語言要素，包括VHDL語言的基本數(shù)據(jù)類型、數(shù)據(jù)對象和VHDL 運(yùn)算符，理解信號和變量的區(qū)別。

教學(xué)重點(diǎn)、難點(diǎn)：VHDL語言程序的基本結(jié)構(gòu)，VHDL語言的語言要素。教學(xué)方法：舉例、演示、歸納、比較。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分三步。1)VHDL 程序基本結(jié)構(gòu)

回顧上節(jié)課設(shè)計(jì)與非門的例子，引出設(shè)計(jì)與非門的設(shè)計(jì)思想：先確定系統(tǒng)功能和接口，再進(jìn)行內(nèi)部電路設(shè)計(jì)，由此引出VHDL程序的基本結(jié)構(gòu)：實(shí)體：對應(yīng)系統(tǒng)接口，結(jié)構(gòu)體：對應(yīng)系統(tǒng)內(nèi)部電路。從與非門的VHDL程序中可以直觀的看到它的三部分：庫、程序包的調(diào)用，實(shí)體聲明，結(jié)構(gòu)體定義。

以與非門的VHDL程序?yàn)槔f明庫、程序包的調(diào)用的作用。說明調(diào)用語法，介紹常用的三個(gè)庫、程序包。

以與非門的VHDL程序?yàn)槔f明實(shí)體聲明的語法，各項(xiàng)的意義。提醒學(xué)生注意初學(xué)者容易出錯(cuò)的地方，如：實(shí)體名必須與文件名相同，否則編譯會出錯(cuò)；最后一條端口聲明語句不可加分號等。并通過演示出錯(cuò)情況，加深學(xué)生的印象。最后通過圖解歸納實(shí)體聲明的格式，容易出錯(cuò)的地方，并對初學(xué)者進(jìn)行相應(yīng)的建議：使用范例，在Edit—> Insert Template 中選擇范例。Quartus 進(jìn)行編譯時(shí)，要求關(guān)聯(lián)文件文件名相同，建議采用 Quartus 默認(rèn)文件名，不要自己更改文件名。

以與非門的VHDL程序?yàn)槔f明結(jié)構(gòu)體的語法，各項(xiàng)的意義。提醒學(xué)生注意初學(xué)者容易出錯(cuò)的地方。并通過演示出錯(cuò)情況，加深學(xué)生的印象。最后通過圖解歸納結(jié)構(gòu)體的格式，應(yīng)注意的地方。

2)VHDL 基本數(shù)據(jù)類型

回到與非門的VHDL程序的實(shí)體聲明部分，引出VHDL的數(shù)據(jù)類型。介紹各種數(shù)據(jù)類型，重點(diǎn)介紹最常用的標(biāo)準(zhǔn)邏輯位、標(biāo)準(zhǔn)邏輯位矢量。提醒學(xué)生注意使用標(biāo)準(zhǔn)邏輯位矢量時(shí)必須注明數(shù)組中元素個(gè)數(shù)和排列方向，并舉例說明。最后比較VHDL和C語言中使用數(shù)據(jù)類型的異同點(diǎn)：VHDL同 C 語言一樣，必須先聲明端口和信號，然后才能使用，在聲明中必須定義它們的數(shù)據(jù)類型；與 C 語言不同，VHDL是強(qiáng)類型語言，只有相同數(shù)據(jù)類型的端口、信號和操作數(shù)才能相互作用。3)VHDL 數(shù)據(jù)對象

介紹VHDL的數(shù)據(jù)對象：信號、變量和常量。以與非門的VHDL程序?yàn)槔?，通過圖解比較說明信號和端口的異同點(diǎn)。說信號聲明的格式和信號賦值語句的格式。重點(diǎn)說明矢量賦值，通過舉例說明在矢量賦值要特別注意兩矢量之間的元素對應(yīng)關(guān)系。

說明定義變量的語法格式、變量賦值的語法格式。比較信號和變量的區(qū)別。最后介紹定義常量的語法格式。第四次課

內(nèi)容：VHDL 運(yùn)算符、VHDL 并行信號賦值語句。

教學(xué)目的：

掌握VHDL 運(yùn)算符。

掌握VHDL語言的并行信號賦值語句，特別是選擇信號賦值語句和條件信號賦值語句，理解條件信號賦值語句的各賦值子句的優(yōu)先級差別。教學(xué)重點(diǎn)、難點(diǎn)：并置運(yùn)算符“&”、選擇信號賦值語句、條件信號賦值語句。教學(xué)方法：舉例、演示、圖解。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分四步。

分別介紹VHDL的四種運(yùn)算符：算術(shù)運(yùn)算符、并置運(yùn)算符、關(guān)系運(yùn)算符、邏輯運(yùn)算符。對算術(shù)運(yùn)算符重點(diǎn)說明能支持的數(shù)據(jù)類型和不能支持的數(shù)據(jù)類型。并置運(yùn)算符是本課程的一個(gè)難點(diǎn)，通過一個(gè)電路設(shè)計(jì)，舉例說明并置運(yùn)算符的應(yīng)用。關(guān)系運(yùn)算符重點(diǎn)說明能支持的數(shù)據(jù)類型。提醒學(xué)生注意：“<=”在條件語句中出現(xiàn)為小于等于，其它情況為信號賦值。邏輯運(yùn)算符重點(diǎn)說明其優(yōu)先級關(guān)系。

并行語句是硬件描述語言區(qū)別于一般軟件程序語言的最顯著的特點(diǎn)之一。通過圖解說明常用并行語句特點(diǎn)，從圖中直觀的看到：并行語句之間是并行執(zhí)行，但并行語句內(nèi)部的執(zhí)行可以是順序的(進(jìn)程語句)，也可以是并行的(塊語句)。

介紹并行信號賦值語句：簡單信號賦值語句、選擇信號賦值語句、條件信號賦值語句。給出選擇信號賦值語句格式，并通過設(shè)計(jì)3-8 線譯碼器，說明如何使用選擇信號賦值語句。提醒學(xué)生注意容易出錯(cuò)的幾點(diǎn)：“選擇值”一定要覆蓋所有可能情況，若不可能一一指定，則要借助 others為其它情況找個(gè)“出口”。因此強(qiáng)烈建議初學(xué)者使用 with ? select 語句時(shí)，最后都帶上 when ?

others?！斑x擇值”必須互斥，不能出現(xiàn)條件重復(fù)或重疊的情況。給元素賦常數(shù)值，用單引號；給矢量賦常數(shù)值，用雙引號。通過演示出錯(cuò)情況，加深學(xué)生的印象。

給出條件信號賦值語句格式，并通過設(shè)計(jì)8-3 線優(yōu)先編碼器，說明如何使用條件信號賦值語句。提醒學(xué)生注意容易：在執(zhí)行 When ?

Else 語句時(shí)，賦值條件按書寫的先后順序逐項(xiàng)測試，一旦發(fā)現(xiàn)某一賦值條件得到滿足，即將相應(yīng)表達(dá)式的值賦給目標(biāo)信號，并不再測試下面的賦值條件。即各賦值子句有優(yōu)先級的差別，按書寫的先后順序從高到低排列。通過觀察仿真結(jié)果，直觀的看到賦值優(yōu)先級，加深學(xué)生的印象。第五次課

內(nèi)容：進(jìn)程語句、VHDL語言的順序語句。教學(xué)目的：

掌握進(jìn)程語句，掌握進(jìn)程的工作原理和特點(diǎn)，理解進(jìn)程與時(shí)鐘的關(guān)系。

掌握VHDL語言的順序語句，特別是IF 語句和CASE語句，理解IF、CASE語句和選擇信號賦值語句、條件信號賦值語句的區(qū)別。

教學(xué)重點(diǎn)、難點(diǎn)：進(jìn)程的工作原理和特點(diǎn)，進(jìn)程與時(shí)鐘的關(guān)系。IF 語句和CASE語句，IF 語句和CASE語句的嵌套。

教學(xué)方法：圖解、舉例、總結(jié)。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分四步。

介紹進(jìn)程語句的特點(diǎn)、格式，說明各項(xiàng)意義。圖解說明進(jìn)程工作原理，通過該圖直觀的理解進(jìn)程的特點(diǎn)：進(jìn)程本身是并行語句，單其內(nèi)部是順序語句；進(jìn)程只有在特定的時(shí)刻（敏感信號發(fā)生變化）才會被激活。在此基礎(chǔ)上說明進(jìn)程與時(shí)鐘的關(guān)系。通過圖解說明時(shí)鐘上升沿驅(qū)動進(jìn)程語句，使學(xué)生較好的理解了進(jìn)程的時(shí)鐘和進(jìn)程是一種隱形的循環(huán)。給出時(shí)鐘沿的VHDL描述，通過幾個(gè)寄存器的設(shè)計(jì)，說明如何使用進(jìn)程語句，通過觀察波形仿真圖，加深學(xué)生對進(jìn)程與時(shí)鐘的關(guān)系的理解。最后總結(jié)進(jìn)程的要點(diǎn)和容易出錯(cuò)的幾個(gè)地方。介紹順序語句，提醒學(xué)生注意進(jìn)程在激活的一瞬間就執(zhí)行完進(jìn)程中所有語句。重點(diǎn)介紹IF 語句和CASE 語句。給出IF 語句的三種格式，說明它們的特點(diǎn)。在此基礎(chǔ)上總結(jié)使用 IF 語句注意的要點(diǎn)。最后通過設(shè)計(jì)串行輸入并行輸出的移位寄存器和并行輸入串行輸出的移位寄存器，加深學(xué)生對IF語句、IF語句嵌套的理解。

給出CASE 語句的格式，說明CASE 語句使用要點(diǎn)。最后通過設(shè)計(jì)帶使能端的 2-4 譯碼器，加深學(xué)生對IF語句、IF語句嵌套的理解。介紹LOOP語句和空語句。第六次課

內(nèi)容：層次化設(shè)計(jì)概念、在Quartus II 中實(shí)現(xiàn)層次化設(shè)計(jì) 教學(xué)目的：

理解層次化設(shè)計(jì)的優(yōu)點(diǎn)。

理解層次化設(shè)計(jì)的核心思想：模塊化、元件重用。

掌握在 Quartus II 中采用圖形法與文本法結(jié)合的混合輸入方法實(shí)現(xiàn)元件重用和系統(tǒng)的層次化設(shè)計(jì)。

教學(xué)重點(diǎn)、難點(diǎn)：在Quartus II 中實(shí)現(xiàn)層次化設(shè)計(jì)。教學(xué)方法：圖解、舉例、演示。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分三步。

說明層次化設(shè)計(jì)的優(yōu)點(diǎn)。圖解說明層次化設(shè)計(jì)的核心思想：模塊化、元件重用。加深對層次化設(shè)計(jì)的優(yōu)點(diǎn)的理解。

圖解說明在 Quartus II 中實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì)的主要步驟：首先按自頂向下的設(shè)計(jì)方法，設(shè)計(jì)系統(tǒng)，劃分和定義系統(tǒng)子模塊，形成系統(tǒng)層次化設(shè)計(jì)圖。其次用 VHDL 語言設(shè)計(jì)底層子模塊，并生成相應(yīng)的元件符號。最后調(diào)用下層元件，完成上層模塊的設(shè)計(jì)，并生成相應(yīng)的元件符號。這樣從底層元件開始，自底向上完成系統(tǒng)的設(shè)計(jì)。

通過實(shí)際演示時(shí)鐘選擇器的設(shè)計(jì)過程，說明如何在Quartus II 中實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì)，主要包括模塊劃分、元件設(shè)計(jì)文件的建立、元件符號的生成、元件調(diào)用、LPM宏模塊的調(diào)用與參數(shù)配置、頂層電路原理圖的建立。第七次課

內(nèi)容：系統(tǒng)層次化設(shè)計(jì)進(jìn)階

教學(xué)目的：理解元件例化、程序包和類屬映射。教學(xué)重點(diǎn)、難點(diǎn)：略 教學(xué)方法：圖解、舉例。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分四步。

回顧上節(jié)課的內(nèi)容：在Quartus II 中實(shí)現(xiàn)層次化設(shè)計(jì)，并引出新問題：如何用 VHDL 語言而不是元件符號來調(diào)用已設(shè)計(jì)的元件，實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì)。由此引出元件例化、程序包和類屬映射這幾個(gè)層次化設(shè)計(jì)中最重要的VHDL語句。

說明什么是元件例化：將以前設(shè)計(jì)的實(shí)體當(dāng)作本設(shè)計(jì)的一個(gè)元件(元件定義)，然后再調(diào)用這個(gè)元件，即用VHDL語言將各元件之間的連接關(guān)系描述出來(元件映射)。介紹元件例化中的元件定義和元件映射的語法格式，說明各項(xiàng)意義。通過一個(gè)例子引用2分頻電路，來說明如何使用元件例化。

通過圖解說明元件例化語句的缺點(diǎn)：如果在一個(gè)實(shí)體中用到多個(gè)元件，那么在其結(jié)構(gòu)體中要用大量篇幅定義元件。元件定義在結(jié)構(gòu)體中，只有這個(gè)實(shí)體能調(diào)用該元件，如果有多個(gè)實(shí)體用到同一個(gè)元件，那么在這多個(gè)實(shí)體中都要對該元件進(jìn)行定義。通過對該問題的解決，引出程序包：將數(shù)據(jù)類型、元件定義、子程序等收集到一個(gè)VHDL程序包中，只要在設(shè)計(jì)實(shí)體中用USE語句調(diào)用該程序包，就可以使用這些預(yù)定義的數(shù)據(jù)類型、元件定義、子程序。說明程序包的語法格式，通過舉例說明如何在程序包中進(jìn)行元件定義以及如何應(yīng)用程序包。提醒學(xué)生注意容易出錯(cuò)的地方：程序包設(shè)計(jì)文件應(yīng)保存為同名的VHDL文件并編譯。只有編譯過的程序包才能被其它設(shè)計(jì)實(shí)體調(diào)用。

通過一個(gè)常見的實(shí)際問題：設(shè)計(jì)一個(gè)帶參數(shù)的電子系統(tǒng)，使其應(yīng)用范圍更廣，引出類屬映射語句。通過設(shè)計(jì)帶參數(shù)的分頻器，說明如何用 VHDL 語言設(shè)計(jì)和調(diào)用帶參數(shù)的元件。第八次課

內(nèi)容：Moore 狀態(tài)機(jī)的 VHDL 描述、Mealy 狀態(tài)機(jī)的 VHDL 描述。

教學(xué)目的：理解什么是Moore 狀態(tài)機(jī)和Mealy 狀態(tài)機(jī)，掌握Moore 狀態(tài)機(jī)和Mealy 狀態(tài)機(jī)的 VHDL 描述。

教學(xué)重點(diǎn)、難點(diǎn)：Moore 狀態(tài)機(jī)和Mealy 狀態(tài)機(jī)的 VHDL 描述。教學(xué)方法：圖解、舉例、類比。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分三步。說明組合邏輯和時(shí)序邏輯的區(qū)別。用老式按鈕風(fēng)扇類比組合邏輯，空調(diào)遙控器類比時(shí)序邏輯，形象的說明了組合電路的輸出只與當(dāng)前輸入有關(guān)。時(shí)序邏輯電路的輸出不僅與當(dāng)前輸入有關(guān)，還與過去的一系列輸入有關(guān)。由此引出狀態(tài)機(jī)：輸出由當(dāng)前狀態(tài)和當(dāng)前輸入決定，是一種廣義的時(shí)序電路。狀態(tài)機(jī)分Moore與Mealy型。說明這兩種狀態(tài)機(jī)的特點(diǎn)：Moore型輸出僅取決于其所處狀態(tài)，Mealy型輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入有關(guān)，更常見。舉例說明Moore 型狀態(tài)機(jī)，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖加強(qiáng)Moore型輸出僅取決于其所處狀態(tài)的理解。舉例說明Mealy型狀態(tài)機(jī)，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖說明Mealy型輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入有關(guān)的特點(diǎn)。

以Moore狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換圖說明如何用VHDL來描述Moore狀態(tài)機(jī)，分為兩個(gè)進(jìn)程：確定狀態(tài)轉(zhuǎn)移的進(jìn)程 Chang_State，決定輸出值的進(jìn)程 Output_Process。狀態(tài)轉(zhuǎn)移進(jìn)程：Moore 狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移與輸出 Dout 無關(guān)。當(dāng)S0狀態(tài)輸入0時(shí)，仍然還在S0狀態(tài)，沒有進(jìn)行狀態(tài)轉(zhuǎn)移，因此也與這種自環(huán)與狀態(tài)轉(zhuǎn)移無關(guān)。狀態(tài)轉(zhuǎn)移進(jìn)程由去掉輸出和自環(huán)后的狀態(tài)轉(zhuǎn)移圖決定。根據(jù)化簡后的狀態(tài)圖寫出狀態(tài)轉(zhuǎn)移進(jìn)程。CASE語句嵌套IF語句，CASE語句表示當(dāng)前狀態(tài)，IF語句表示在當(dāng)前狀態(tài)下，根據(jù)當(dāng)前輸入決定狀態(tài)轉(zhuǎn)移。提醒學(xué)生注意：一定要有狀態(tài)機(jī)開始工作的條件，否則狀態(tài)機(jī)永遠(yuǎn)不會工作。輸出進(jìn)程：在Moore狀態(tài)機(jī)中輸出只與當(dāng)前狀態(tài)相關(guān)，用一個(gè)CASE語句完成。

在上一步的基礎(chǔ)上，對比Moore狀態(tài)機(jī)的VHDL實(shí)現(xiàn)，說明Mealy狀態(tài)機(jī)的實(shí)現(xiàn)，仍分為兩個(gè)進(jìn)程：確定狀態(tài)轉(zhuǎn)移的進(jìn)程Chang_State，決定輸出值的進(jìn)程 Output_Process。由于Mealy狀態(tài)機(jī)與Moore狀態(tài)機(jī)的區(qū)別只在輸出 Dout 同時(shí)與當(dāng)前狀態(tài) Si 和當(dāng)前輸入有關(guān)。因此Chang_State進(jìn)程的實(shí)現(xiàn)與Moore機(jī)相同。輸出由當(dāng)前狀態(tài)和當(dāng)前輸入共同決定，因此輸出進(jìn)程 Output_Process也是CASE嵌套IF的格式，與狀態(tài)轉(zhuǎn)移進(jìn)程類似。第九次課

內(nèi)容：用狀態(tài)機(jī)實(shí)現(xiàn)交通燈控制器

教學(xué)目的：掌握使用狀態(tài)機(jī)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)的方法。教學(xué)重點(diǎn)、難點(diǎn)：在 Quartus II 中狀態(tài)機(jī)的實(shí)現(xiàn)方法。教學(xué)方法：圖解、舉例、演示。教學(xué)過程：

課堂教學(xué)實(shí)施過程共分四步。

說明任務(wù)與要求，進(jìn)行系統(tǒng)分析設(shè)計(jì)，在此基礎(chǔ)上畫出系統(tǒng)框圖，確定元件模塊和元件接口與連接?；仡櫾赒uartus II 中實(shí)現(xiàn)層次化設(shè)計(jì)過程，用VHDL語言實(shí)現(xiàn)底層模塊：計(jì)數(shù)器和控制器的設(shè)計(jì)。

重點(diǎn)介紹如何用狀態(tài)機(jī)設(shè)計(jì)控制器，確定狀態(tài)和狀態(tài)轉(zhuǎn)移條件，畫出狀態(tài)轉(zhuǎn)移圖，發(fā)現(xiàn)這是個(gè)Moore狀態(tài)機(jī)。回顧Moore狀態(tài)機(jī)的VHDL實(shí)現(xiàn)，完成對控制器的設(shè)計(jì)。完成計(jì)數(shù)器和控制器的設(shè)計(jì)后，生成相應(yīng)的計(jì)數(shù)器和控制器元件符號。按系統(tǒng)框圖建立頂層電路圖，編譯工程。第十次課

教學(xué)內(nèi)容：Protel2004項(xiàng)目文件的管理和編輯

（一）教學(xué)目標(biāo)：

1、學(xué)會在Protel2004軟件中創(chuàng)建相應(yīng)的各種文件

2、學(xué)會在Protel2004文件中創(chuàng)建相應(yīng)的項(xiàng)目

3、學(xué)會在Protel2004文件中創(chuàng)建相應(yīng)的設(shè)計(jì)工作區(qū) 教學(xué)重點(diǎn)：

對Protel2004軟件中各種層級，各種種類繁多的文件的識別和創(chuàng)建 教學(xué)方法：演示操作法 課時(shí)安排：1課時(shí) 教學(xué)過程：

一、Protel2004包含了三級文件管理模式，分別是設(shè)計(jì)工作區(qū)，項(xiàng)目和文件，級別依次從高到低。而文件有分為好多種類有原理圖文件，PCB封裝文件，庫文件，腳本文件，混合信號仿真文件，又如項(xiàng)目文件中有包含不同項(xiàng)目對應(yīng)得不同文件。我們只是建立幾個(gè)常用的文件

二、在Protel2004工作環(huán)境中創(chuàng)建原理圖文件

1、打開文件/創(chuàng)建/原理圖，創(chuàng)建一個(gè)原理圖文件，并保存。注意器保存位置和保存的文件名稱，類型擴(kuò)展名。

2、打開文件/創(chuàng)建/PCB文件，創(chuàng)建一個(gè)PCB文件，并保存。注意器保存位置和保存的文件名稱，類型擴(kuò)展名。

三、在Protel2004工作環(huán)境中創(chuàng)建項(xiàng)目文件

打開文件/創(chuàng)建/項(xiàng)目/PCB項(xiàng)目，創(chuàng)建一個(gè)PCB項(xiàng)目文件，并保存。注意器保存位置和保存的文件名稱，類型擴(kuò)展名。

四、在Protel2004工作環(huán)境中創(chuàng)建項(xiàng)目文件

打開文件/創(chuàng)建/設(shè)計(jì)工作區(qū)，創(chuàng)建一個(gè)設(shè)計(jì)工作區(qū)文件，并保存。注意器保存的方法、位置和保存的文件名稱，類型擴(kuò)展名。

以上在保存文件的，項(xiàng)目級工作區(qū)的時(shí)候有幾種不同的方法：

1、在相應(yīng)的文件上點(diǎn)擊右鍵保存，或另存為

2、在菜單欄中文件中找出相應(yīng)命令執(zhí)行保存操作

五、打開工作面板projects.查看他們的結(jié)構(gòu)關(guān)系。教學(xué)反思于總結(jié)：

在演示教學(xué)的同時(shí)要注意教學(xué)的節(jié)奏，應(yīng)反復(fù)演示，是學(xué)生能看清楚每一個(gè)操作步驟。要求學(xué)生對于常用的文件類型的擴(kuò)展名，圖形符號有所了解。第十一次課

教學(xué)內(nèi)容：原理圖的設(shè)計(jì)基礎(chǔ) 教學(xué)目標(biāo)：

1、掌握原理圖的一般設(shè)計(jì)步驟

2、熟悉Protel2004原理圖設(shè)計(jì)工具欄

3、熟練操作原理圖的圖樣的放大于縮小 教學(xué)難點(diǎn)：

掌握原理圖圖樣的放大于縮小的操作方法，牢記器快捷鍵操作。教學(xué)方法：講授法和演示操作法 課時(shí)安排：1課時(shí) 教學(xué)過程：

一、原理圖的一般設(shè)計(jì)步驟（講授法）原理圖的設(shè)計(jì)流程如下：

1、啟動Protel2004原理圖編輯器

新建一個(gè)原理圖文件或打開一個(gè)原理圖文件，都可以啟動原理圖編輯器，進(jìn)入原理圖設(shè)計(jì)工作。

這里我們打開Protel2004自帶示例中的一個(gè)原理圖文件。

2、設(shè)置原理圖圖樣的大小及版面

3、在圖樣上放置元器件

4、對所放置元器件進(jìn)行布局、布線

5、對布局、布線后的元器件進(jìn)行調(diào)整

二、Protel2004 原理圖設(shè)計(jì)工具欄

這里我們打開Protel2004自帶示例中的一個(gè)原理圖文件。

Protel2004為設(shè)計(jì)者提供了方便快捷的原理圖繪制工具，分類放置在不同的工具欄中。這些工具欄，可以通過執(zhí)行選單命令“視圖/工具欄”的下拉菜單進(jìn)行打開和關(guān)閉。

三、圖樣的放大于縮?。?/p>

1、在視圖菜單中有一系列的圖樣于縮小命令，分別執(zhí)行這些命令，觀察圖樣的變化，并記憶理解這些命令的含義和作用。熟練掌握這些命令的快捷鍵執(zhí)行方式。

2、利用鍵盤實(shí)現(xiàn)圖樣的放大于縮小。教學(xué)反思于總結(jié)：

關(guān)于原理圖設(shè)計(jì)的一般步驟，學(xué)生只要有個(gè)大致的了解就可以了，這個(gè)過程會在以后的操作中逐漸的熟練起來。兒本節(jié)課中第三部分是重點(diǎn)難點(diǎn)。需要學(xué)生對于各個(gè)命令逐條的反復(fù)的操作，觀察器變化，這個(gè)操作過程是枯燥的，應(yīng)該盡可能的提高這節(jié)課的趣味性。讓學(xué)生更積極的投入進(jìn)去。第十二講

教學(xué)內(nèi)容：連接線路

（一）教學(xué)目標(biāo)：

1、能夠熟練的連接導(dǎo)線

2、學(xué)會放置線路節(jié)點(diǎn)

3、掌握設(shè)置網(wǎng)絡(luò)標(biāo)號 教學(xué)重點(diǎn)：

1、熟練的在電路中連接導(dǎo)線

2、理解網(wǎng)絡(luò)標(biāo)號的含義并能夠正確而且熟練的放置網(wǎng)絡(luò)標(biāo)號 教學(xué)方法：演示教學(xué)法，任務(wù)完成法 課時(shí)安排：2課時(shí) 教學(xué)過程：

一、連接導(dǎo)線

當(dāng)所有電路元器件、電源和其他對象放置完畢后，就可以進(jìn)行原理圖中個(gè)對象的連線。連線的主要目的是按照電路設(shè)計(jì)的要求建立網(wǎng)絡(luò)的實(shí)際連通性。打開任一原理圖電路，對所教授內(nèi)容進(jìn)行演示。

連線的方法：執(zhí)行“放置/導(dǎo)線命令”命令，或左鍵單擊wring工具欄中的連接導(dǎo)線命令。此時(shí)光標(biāo)變?yōu)槭譅?，進(jìn)入連線狀態(tài)。當(dāng)光標(biāo)到達(dá)電氣引腳是，會自動出現(xiàn)一個(gè)紅色的“×”，單擊鼠標(biāo)左鍵，確定導(dǎo)線的起點(diǎn)，拖動鼠標(biāo)到終點(diǎn)處，單擊鼠標(biāo)左鍵，一根導(dǎo)線結(jié)束。再次單擊開始畫第二條導(dǎo)線，也可單擊鼠標(biāo)右鍵退出連線狀態(tài)。

Protel2004為設(shè)計(jì)者提供了四種導(dǎo)線模式：90度走線、45度走線、任意角度走線和自動布線。在畫導(dǎo)線過程中，按下shift+space鍵，可以在各種走線模式間循環(huán)切換。

二、放置線路結(jié)點(diǎn)

所謂線路結(jié)點(diǎn)，是指當(dāng)兩條導(dǎo)線交叉時(shí)相連的狀況。如果沒有結(jié)點(diǎn)存在，則認(rèn)為該兩條導(dǎo)線在電氣上是不連通的。反之，則連通。

Protel2004是設(shè)計(jì)者在繪制導(dǎo)線時(shí)，將在T字連線處自動產(chǎn)生結(jié)點(diǎn)，而在十字處不會自動產(chǎn)生結(jié)點(diǎn)，若設(shè)計(jì)者需要結(jié)點(diǎn)則必須由手工放置。

三、設(shè)置網(wǎng)絡(luò)標(biāo)號

網(wǎng)絡(luò)標(biāo)號是實(shí)際電氣連接的導(dǎo)線的序號。具有相同的網(wǎng)絡(luò)標(biāo)號的導(dǎo)線，不管圖上是否連在一起，都被看做是同一條導(dǎo)線。它多用于多層次電路或多重式電路的各個(gè)模塊電路之間的連接，這個(gè)功能在繪制印制電路板時(shí)十分重要。

放置網(wǎng)絡(luò)標(biāo)簽的方法：執(zhí)行“放置/網(wǎng)絡(luò)標(biāo)簽”命令，光標(biāo)變成十字狀當(dāng)網(wǎng)絡(luò)標(biāo)簽于導(dǎo)線或引腳連接狀態(tài)時(shí)，會出現(xiàn)紅色的“×”標(biāo)志，單擊鼠標(biāo)左鍵，完成放置。同時(shí)對網(wǎng)絡(luò)標(biāo)簽進(jìn)行設(shè)置。

繪制下列電路圖，完成對所學(xué)內(nèi)容的練習(xí)

教學(xué)反思與總結(jié)：

本次課中，導(dǎo)線和網(wǎng)絡(luò)標(biāo)簽的使用在繪制原理圖的過程中是經(jīng)常使用的，尤其是連接導(dǎo)線，需要反復(fù)的練習(xí)才能夠熟練的掌握。有的學(xué)生在連接導(dǎo)線是的終點(diǎn)和下一段導(dǎo)線的起點(diǎn)操作不正確，將單擊變?yōu)榱穗p擊，會造成元器件短路（如下圖示例）。還有就是網(wǎng)絡(luò)標(biāo)簽的放置位置不正確，沒有注意到紅色小叉的標(biāo)記，隨讓標(biāo)簽也是放置在了導(dǎo)線或者元件的附近，但是并未形成成功的連接。第十三講

教學(xué)內(nèi)容：原理圖的繪制 教學(xué)目標(biāo)：

1、通過實(shí)際的大量的練習(xí)熟悉并掌握原理圖文件的設(shè)計(jì)步驟

2、通過實(shí)際的大量的練習(xí)教學(xué)重點(diǎn)：

熟悉并掌握原理圖的繪畫技巧 教學(xué)方法：任務(wù)式教學(xué)法 課時(shí)安排：1課時(shí) 教學(xué)過程：

繪制下面的原理圖，進(jìn)行練習(xí)：

教學(xué)反思與總結(jié)：

注意I/O端口、總線、網(wǎng)絡(luò)標(biāo)簽的繪制細(xì)節(jié)。

第四篇：《EDA技術(shù)》課程設(shè)計(jì)教學(xué)大綱

成都大學(xué)課程設(shè)計(jì)教學(xué)大綱

課程設(shè)計(jì)名稱： 《EDA技術(shù)課程設(shè)計(jì)》 課程代碼： 學(xué) 分： 1 總學(xué)時(shí)/周數(shù)： 1周

適用專業(yè)： 電子工程、通信工程、自動化等專業(yè)

一、課程設(shè)計(jì)目的與任務(wù)

本課程設(shè)計(jì)是在學(xué)完EDA技術(shù)課程后的必修課程，它的教學(xué)目的和任務(wù)是綜合利用所學(xué)EDA技術(shù)知識完成一個(gè)具有完整功能的電子系統(tǒng)設(shè)計(jì)，從系統(tǒng)頂層模塊的劃分、各功能模塊的硬件語言描述（編程）、各模塊及整體電路仿真、到最后下載到可編程器件實(shí)現(xiàn)真實(shí)的電路，讓學(xué)生親自體驗(yàn)一次采用現(xiàn)代電子設(shè)計(jì)自動化技術(shù)完成一個(gè)電子系統(tǒng)設(shè)計(jì)的全過程。讓學(xué)生得到一次自主使用VHDL語言描述電路功能的訓(xùn)練機(jī)會，從而提高對VHDL語言的使用能力，加深對仿真在設(shè)計(jì)中的重要作用的認(rèn)識，提高對使用Max+plus2EDA軟件工具的熟練程度，最終獲得初步的電子系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)，為畢業(yè)設(shè)計(jì)和將來從事電子設(shè)計(jì)的相關(guān)工作打下基礎(chǔ)

二、課程設(shè)計(jì)基本要求

本課程設(shè)計(jì)，采用以學(xué)生自主設(shè)計(jì)為主教師指導(dǎo)為輔的原則，讓學(xué)生有一個(gè)充分發(fā)揮自我想像的空間，設(shè)計(jì)分階段進(jìn)行，在獨(dú)立力完成了方案設(shè)計(jì)后，組織一次交流討論會，互相啟發(fā)開闊設(shè)計(jì)思路，盡可能使學(xué)生在這個(gè)具有創(chuàng)新思維、難度最高的設(shè)計(jì)環(huán)節(jié)獲得更多的收益，通過該課程設(shè)計(jì)更深入更全面地提高使用Max+plus2軟件工具完成設(shè)計(jì)全過程的熟練程度，尤其是要提高仿真和試驗(yàn)開發(fā)系統(tǒng)的使用能力，設(shè)計(jì)最終要做出真實(shí)電路并上電檢測其功能和性能指標(biāo)是否達(dá)到了預(yù)定的目標(biāo)，最后寫出課程設(shè)計(jì)報(bào)告。

三、課程設(shè)計(jì)選題原則

所選題目應(yīng)是社會生活、生產(chǎn)中常見的、學(xué)生易于理解和把握且感興趣的、對所學(xué)知識盡可能綜合全面派上用場的、難易程度適中的、一周時(shí)間能夠完成的的題目。

四、課程設(shè)計(jì)內(nèi)容及時(shí)間安排

1．設(shè)計(jì)內(nèi)容：根據(jù)具體設(shè)計(jì)題目和提出的功能性能指標(biāo)要求，查閱相應(yīng)參考資料，將所設(shè)計(jì)的電路系統(tǒng)劃分成若干功能模塊完成頂層結(jié)構(gòu)設(shè)計(jì)（方案設(shè)計(jì)），對各功能模塊用硬件描述語言描述以完成程序設(shè)計(jì)，對個(gè)功能模塊及電路系統(tǒng)整體做仿真設(shè)計(jì)以驗(yàn)證其正誤，將設(shè)計(jì)文件下載至可編程邏輯器件在實(shí)驗(yàn)開發(fā)裝置上檢測功能性能指標(biāo)以完成真實(shí)電路的設(shè)計(jì)。寫出課程設(shè)計(jì)報(bào)告，其中要有頂層結(jié)構(gòu)圖，各功能模塊的程序，各功能模塊和整個(gè)電路系統(tǒng)的仿真波形圖，并對這些設(shè)計(jì)圖紙和設(shè)計(jì)程序所表達(dá)的邏輯思想、工作原理給以說明，寫出設(shè)計(jì)步驟和設(shè)計(jì)心得。2．課程設(shè)計(jì)時(shí)間：開始設(shè)計(jì)的前一周公布設(shè)計(jì)題目下達(dá)設(shè)計(jì)任務(wù)，用半周時(shí)間完成方案設(shè)計(jì)、程序設(shè)計(jì)，另外半周完成仿真、下載、測試。

五、課程設(shè)計(jì)主要參考資料

潘松 黃繼業(yè) 編著《EDA技術(shù)使用教程》（第二版）科學(xué)出版社 2005。

王振紅主編《VHDL數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程》機(jī)械工業(yè)出版社，2006年。

六、課程設(shè)計(jì)考核方式及成績評定

考核成績由兩部分組成：現(xiàn)場檢測設(shè)計(jì)出的真實(shí)電路占50%，課程設(shè)計(jì)報(bào)告占50%。

大綱撰寫人： 楊顯富 系（教研室）：（簽字）學(xué)院學(xué)術(shù)委員會意見：（簽字）

學(xué)院審核：（簽字、蓋章）年 月 日

注：請?jiān)邳S色顯示的區(qū)域里用“仿宋 五號”字體填寫。

第五篇：EDA技術(shù)應(yīng)用讀后感

EDA技術(shù)應(yīng)用讀后感

大三的第一學(xué)期我們學(xué)一門關(guān)于EDA技術(shù)的課程，雖然對于這個(gè)名稱不算陌生，之前也聽過，但是它有什么功能卻什么也不知道。今天在老師的引導(dǎo)下我們讀了一些關(guān)于這方面的文章，初步的對EDA有了一定的認(rèn)識。DA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)已經(jīng)成為當(dāng)今世界電子技術(shù)發(fā)展的重要領(lǐng)域之一。

電子設(shè)計(jì)的必由之路是數(shù)字化，電子系統(tǒng)的發(fā)展到現(xiàn)在已經(jīng)很多年了，經(jīng)過多年的發(fā)展，現(xiàn)在的發(fā)展正是最迅速最完美的時(shí)期。EDA的發(fā)展涉及多方面，例如，教學(xué)方面，在科學(xué)研究和新產(chǎn)品開發(fā)方面，產(chǎn)品的設(shè)計(jì)與制作方面。隨州EDA技術(shù)的發(fā)展，世界各國都積極的行動了起來，我國也積極響應(yīng)世界的發(fā)展趨勢大力提倡技術(shù)的發(fā)展。EDA技術(shù)越來越廣泛的應(yīng)用，電子產(chǎn)品的日新月異，這項(xiàng)技術(shù)已經(jīng)成為電子設(shè)計(jì)的何核心，我們作為新一代的大學(xué)生更應(yīng)該深刻認(rèn)識這一點(diǎn)，努力學(xué)習(xí)知識，做一名有價(jià)值的中國人。

《EDA技術(shù)的應(yīng)用與發(fā)展》 作者：張曉霞來源：《中國新技術(shù)新產(chǎn)品》 2012-5-25期刊

《EDA技術(shù)的發(fā)展與應(yīng)用現(xiàn)狀》 作者：張楊林來源：《當(dāng)代農(nóng)機(jī)》 2007-4-25期刊 《EDA技術(shù)的發(fā)展》作者：江冰來源：《河海大學(xué)常州分校學(xué)報(bào)》 2004-6-25期刊

建議：希望老師可以上課聲音大一點(diǎn)，盡量有耐心的講的細(xì)一點(diǎn)。課堂可以多做一些演示方

便我們理解。