第一篇：《數(shù)字邏輯與數(shù)字系統(tǒng)》課程實踐教學經(jīng)驗總結(jié)

數(shù)字邏輯與數(shù)字系統(tǒng)資源庫

《數(shù)字邏輯與數(shù)字系統(tǒng)》課程實踐教學

經(jīng)驗總結(jié)

北京郵電大學計算機學院實驗中心 楊秦 張杰 靳秀國

“數(shù)字邏輯與數(shù)字系統(tǒng)”課程是計算機、通信、電子、信息、自動控制等專業(yè)的技術(shù)基礎(chǔ)課程，又是一門實踐性很強的課程。對計算機專業(yè)的學生來說，它是硬件知識的基礎(chǔ)課，一輩子受用?！皵?shù)字邏輯與數(shù)字系統(tǒng)”課程教學實驗不僅對學好本門課，而且對 “計算機組成原理”等后續(xù)課的理論教學和實踐教學具有十分重要的意義。因為它是能力培養(yǎng)的基礎(chǔ)性工作，理論教學無法取代。為了配合精品課程建設(shè)，我們對教學實驗包括實驗系統(tǒng)、教學內(nèi)容及實驗教學手段都進行了改革，也取得了一些經(jīng)驗。本文從課程實驗和課程設(shè)計兩個方面

進行總結(jié)。

課程實驗部分

1.從教材、實驗系統(tǒng)到教學實驗內(nèi)容的改革

由于新技術(shù)的發(fā)展，“數(shù)字邏輯與數(shù)字系統(tǒng)”教材也在變革，我們選擇了清華大學科教儀器廠的TDS-2實驗系統(tǒng)（見圖一）。在這個實驗設(shè)備上，既能使用中小規(guī)模標準器件作基礎(chǔ)數(shù)字實驗，又可使用可編程邏輯器件完成復雜的數(shù)字系統(tǒng)實驗。在我們新購置的100臺綜合實驗平臺TEC-5（見圖一）中，仍保持了基礎(chǔ)性實驗和時代性實驗兩方面的教學內(nèi)容，為數(shù)字實驗提供了高端的ISP芯片，使教學實驗的內(nèi)容和重點得以向在系統(tǒng)編程邏輯方面傾斜。

圖 一

基礎(chǔ)性實驗的設(shè)計非常重要，它使學生掌握基本概念，具備基礎(chǔ)知識和能力

結(jié)構(gòu)?；具壿嬮T和三態(tài)門實驗：在掌握“TDS數(shù)字電路實驗系統(tǒng)”儀器和示波器測量的使用方法的基礎(chǔ)上，掌握TTL與非門、與或非門和異或門輸入與輸出之間的邏輯關(guān)系;三態(tài)門邏輯功能和使用方法，熟悉TTL中、小規(guī)模集成電路的外形、管腳和使用方法;掌握用三態(tài)門構(gòu)成總線的特點和方法?；具壿嬮T實驗，選擇了典型的芯片，讓學生從芯片的外觀、封裝到邏輯關(guān)系的驗證來熟悉數(shù)字芯片；在接下來的三態(tài)門實驗中，邏輯的驗證就不是重點了，我們引導學生測量高阻輸出受鉗制的情況，讓他們在實驗中感性的體會三態(tài)的意義。

數(shù)據(jù)選擇器和譯碼器實驗：熟悉數(shù)據(jù)選擇器和譯碼器的邏輯功能。這種組合邏輯的實驗，我們更加強調(diào)應用而不是簡單驗證。時序邏輯的實驗也是一樣，有時候一次實驗做出多少個計數(shù)器并不重要，我們更加看重的是會不會分析設(shè)計電路，能不能記錄和分析時序圖。觸發(fā)器實驗：掌握RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器的工作原理，學會正確使用RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器。

簡單時序電路：掌握簡單時序電路的分析、設(shè)計、測試方法。計數(shù)器實驗：掌握計數(shù)器74LS162的功能，計數(shù)器的級連方法，熟悉任意模計數(shù)器的構(gòu)成方法，熟悉數(shù)碼管的使用。在計數(shù)器和時序電路實驗中，我們還穿插了Workbench仿真試驗，并且指導學生用仿真軟件指導設(shè)計和完成測試。我們在時代性實驗中，在系統(tǒng)編程ISP技術(shù)的實驗內(nèi)容：用兩個時間單元完成AHDL實現(xiàn)三八譯碼器、十進制計數(shù)器和七段譯碼器實驗，芯片選用ISP1032，軟件平臺用isp EXPER，鼓勵學生采用多種方案實現(xiàn)。

2.實驗教學方式的改革和實踐效果 在實驗教學中，我們拋棄了過去的粉筆黑板灌輸式的教學方式，嘗試了多種

手段結(jié)合的互動式教學模式。首先，我們在總結(jié)大家教學經(jīng)驗的基礎(chǔ)上統(tǒng)一了實驗PPT教案（如圖二所示），采用了PPT投影為主和老師即興板書為輔的授課形式，一改過去落后的教學方式，圖形界面美觀并且講解更為方便，也收到良好的教學效果。

圖 二

然后，我們指導做畢業(yè)設(shè)計的學生完成實驗課件的Flash動畫設(shè)計（如圖三所示），連同PPT教案放到FTP服務(wù)器上提供學生下載，學生在實驗課前就可以完成對實驗系統(tǒng)和實驗內(nèi)容的預習，并且對實驗的流程有一個直觀的了解。

圖 三

在實驗指導上，我們也做了很多嘗試。在學生做數(shù)字邏輯實驗的第一天起，就告訴他們實驗不是簡單對理論的驗證，而是以培養(yǎng)數(shù)字系統(tǒng)硬件工程師的標準去要求，除了知識的學習，實驗更看中的是能力的培養(yǎng)。首先，對實驗系統(tǒng)的所有調(diào)試工具：示波器、邏輯筆等必須熟練掌握；每一次實驗前要求下載相關(guān)芯片手冊，對芯片每一個功能引腳都要求了解；在時序邏輯實驗中，要求繪制并分析時序圖；能使用防真軟件輔助小型綜合電路的設(shè)計；在系統(tǒng)可編程系統(tǒng)實驗中，鼓勵以不同方案完成設(shè)計。在驗收和給成績的時候，我們看的不僅僅是實驗內(nèi)容的正確完成，更多考慮的是工具是否熟練使用、設(shè)計方案是否靈活多樣等等個人能力。

對于實驗中遇到的問題，教師可結(jié)合自身教學和科研經(jīng)驗，盡量給出詳盡并且特別的解答，比如在三態(tài)門實驗中，學生對高阻態(tài)和總線方式提出疑問時，除了講解概念之外，還給他們舉了一個科研中的實例：在我們做CDMA基站測試系統(tǒng)硬件設(shè)計時，由于譯碼和讀寫信號設(shè)計錯誤，CPU訪問存儲單元數(shù)據(jù)總線嚴重沖突造成死機。在講解時序芯片由于工藝限制導致信號延時的時候，用一次科研實例：一個特別信號需要延時幾納秒而系統(tǒng)時鐘只有4兆赫茲，設(shè)計人員利用EPLD芯片自身延時將信號進出芯片兩次，巧妙的解決了問題，讓學生在硬件實驗中學會逆向思維去解決問題。

多樣化的教學手段的應用以及更新更特別的教學方式，讓學生在數(shù)字邏輯實驗中不僅鍛煉了能力，更重要的是找到了學習的樂趣。在實驗結(jié)束后，很多同學不愿離開實驗室，而是熱烈地討論和試驗更多不同方案，我們贊同這種腦力激蕩的方式，畢竟求知的樂趣和熱情是非常難能可貴的，這也是我們實驗教學的目標。

3.一個典型的實驗范例

我們加大了在系統(tǒng)編程ISP系統(tǒng)實驗的數(shù)量，讓學生用AHDL語言實現(xiàn)三八譯碼器、十進制計數(shù)器和七段譯碼器，在實驗中鼓勵他們設(shè)計不同的方案，比較分析不同方案的優(yōu)缺點，也給他們講解一些設(shè)計的技巧。比如使用中間變量邏輯結(jié)構(gòu)，能夠簡化邏輯表達式，從而減少適配器的工作量和運行時間，增加適配成功率同時減少芯片資源占用率。在實驗中，學生的完成情況給我們以很大的驚喜。下面以最后一次ISP實驗為例。

實驗要求：學生獨立設(shè)計一位十進制計數(shù)器七段數(shù)字顯示系統(tǒng)，如圖四所示。計數(shù)器是8421BCD碼同步計數(shù)器，其輸出Q3—Q0作為七段譯碼器的輸入，譯碼器的輸出送到七段發(fā)光二極管顯示器，它能顯示0，2，??9十個字符。采用ABEL-HDL語言設(shè)計并寫出完整的設(shè)計源程序，并在實驗臺的數(shù)碼管上進行演示。

圖 四

這個實驗非常典型，既有時序邏輯，又有組合邏輯。不少學生在實驗中作出了創(chuàng)新嘗試，采用了多種方案：涉及邏輯方程法、真值表法、狀態(tài)圖法。由于設(shè)計中包含了計數(shù)器和譯碼器兩個模塊，各種方法又有不同的設(shè)計方案，很多同學一個人就做了多種方案，表現(xiàn)了很高的興趣和設(shè)計熱情。下面選取了有特點的5種方案：方案一至方案三中的十進制計數(shù)器設(shè)計方法大致相同，而譯碼器設(shè)計采用了邏輯方程和真值表法，而方案二和三又用了真值表的不同表達方式；方案四和五同是狀態(tài)圖法，表達方式也不相同。充分表現(xiàn)了ABEL-HDL語言設(shè)計數(shù)字邏輯電路的靈活性和多樣性。方案一

MODULE count1 TITLE 'count1' DECLARATIONS

clock,clear PIN;q3,q2,q1,q0 NODE ISTYPE 'reg';ya,yb,yc,yd,ye,yf,yg PIN ISTYPE 'com';count=[q3..q0];EQUATIONS

count.clk=clock;count.clr=clear;

count:=(count+1)&!(count==9);

yg=!(count==0)&!(count==1)&!(count==7);

yf=!(count==1)&!(count==2)&!(count==3)&!(count==7);

ye=!(count==1)&!(count==3)&!(count==4)&!(count==5)&!(count==7)&!(count==9);yd=!(count==1)&!(count==4)&!(count==7)&!(count==9);yc=!(count==2);

yb=!(count==5)&!(count==6);

ya=!(count==1)&!(count==4)&!(count==6);END count1

方案二

方案三 MODULE count2 TITLE 'count2' DECLARATIONS

clock,clear PIN;

q0,q1,q2,q3 NODE ISTYPE 'reg';

a,b,c,d,e,f,g PIN ISTYPE 'com';q=[q3..q0];EQUATIONS q.clk=clock;q:=(q+1)&(q!=9);q.clr=clear;TRUTH_TABLE

(q->[a,b,c,d,e,f,g]);0->[1,1,1,1,1,1,0];1->[0,1,1,0,0,0,0];2->[1,1,0,1,1,0,1];3->[1,1,1,1,0,0,1];4->[0,1,1,0,0,1,1];5->[1,0,1,1,0,1,1];6->[0,0,1,1,1,1,1];7->[1,1,1,0,0,0,0];8->[1,1,1,1,1,1,1];9->[1,1,1,0,0,1,1];

MODULE count3 TITLE 'count3' DECLARATIONS

clock,clear PIN;

q0,q1,q2,q3 NODE ISTYPE 'reg';

a,b,c,d,e,f,g PIN ISTYPE 'com';q=[q3..q0];EQUATIONS q.clk=clock;q:=(q+1)&!(q==9);q.clr=clear;TRUTH_TABLE

([q3..q0]->[a,b,c,d,e,f,g]);[0,0,0,0]->[1,1,1,1,1,1,0];[0,0,0,1]->[0,1,1,0,0,0,0];[0,0,1,0]->[1,1,0,1,1,0,1];[0,0,1,1]->[1,1,1,1,0,0,1];[0,1,0,0]->[0,1,1,0,0,1,1];[0,1,0,1]->[1,0,1,1,0,1,1];[0,1,1,0]->[0,0,1,1,1,1,1];[0,1,1,1]->[1,1,1,0,0,0,0];[1,0,0,0]->[1,1,1,1,1,1,1];[1,0,0,1]->[1,1,1,0,0,1,1];

END count2 方案四

MODULE count4 DECLARATIONS clock PIN;

g, f, e, d, c, b, a PIN;y = [g, f, e, d, c, b, a ];q0,q1,q2,q3 node istype 'reg';count=[q3,q2,q1,q0];

state0 = [0,0,0,0];state1 = [0,0,0,1];state2 = [0,0,1,0];state3 = [0,0,1,1];state4 = [0,1,0,0];state5 = [0,1,0,1];state6 = [0,1,1,0];state7 = [0,1,1,1];state8 = [1,0,0,0];state9 = [1,0,0,1];EQUATIONS

count.CLK = clock;STATE_DIAGRAM [q3,q2,q1,q0 ] STATE state0 :y= ^B0111111;goto state1;STATE state1 :y= ^B0000110;goto state2;STATE state2 :y= ^B1011011;goto state3;

END count3

方案五

MODULE count5 DECLARATIONS clock PIN;

a, b, c, d, e, f, g PIN ISTYPE 'REG';COUNT = [g, f, e, d, c, b, a ];

EQUATIONS

COUNT.CLK = clock;

STATE_DIAGRAM [g, f, e, d, c, b, a ] STATE ^B0000000 : GOTO ^B0111111;STATE ^B0111111 : GOTO ^B0000110;STATE ^B0000110 : GOTO ^B1011011;STATE ^B1011011 : GOTO ^B1001111;STATE ^B1001111 : GOTO ^B1100110;STATE ^B1100110 : GOTO ^B1101101;STATE ^B1101101 : GOTO ^B1111101;STATE ^B1111101 : GOTO ^B0000111;STATE ^B0000111 : GOTO ^B1111111;STATE ^B1111111 : GOTO ^B1101111;STATE ^B1101111 : GOTO ^B0111111;END count5

STATE state3 :y= ^B1001111;goto state4;STATE state4 :y= ^B1100110;goto state5;STATE state5 :y= ^B1101101;goto state6;STATE state6 :y= ^B1111101;goto state7;STATE state7 :y= ^B0000111;goto state8;STATE state8 :y= ^B1111111;goto state9;STATE state9 :y= ^B1101111;goto state0;END count4

課程設(shè)計部分

課程設(shè)計的目的是學習運用ISP（在系統(tǒng)編程）技術(shù)進行設(shè)計和調(diào)試的基本步驟和方法，熟悉集成開發(fā)軟件中設(shè)計，模擬調(diào)試工具的使用，體會ISP技術(shù)相對于傳統(tǒng)開發(fā)技術(shù)的優(yōu)點。通過課程設(shè)計的鍛煉，培養(yǎng)學生進行科學研究的獨立工作能力，取得工程設(shè)計與組裝調(diào)試的實踐經(jīng)驗。

課程設(shè)計放在暑假中短學期進行，完全是開放性的，實驗室全天開放，教師只對學生的設(shè)計方案和調(diào)試方法提供指導，不限制設(shè)計思路。學生3人一組，團隊協(xié)同工作，在規(guī)定的兩周時間內(nèi)，獨立完成四個設(shè)計課題并調(diào)試成功，由指導教師驗收。

1.課程設(shè)計內(nèi)容

芯片選用ISP1032E（引腳圖見圖五），軟件平臺用isp EXPERT（如圖六所

示）。

圖 五 圖 六

課題一簡易電子琴：用ABEL語言設(shè)計一個電子琴。使用TDS-2或TEC-5實驗臺上的8個電平開關(guān)做琴鍵，電平開關(guān)輸出為高電平時相當于琴鍵按下，電平開關(guān)輸出為低電平時相當于琴鍵松開。電子琴共有C調(diào)的8個音：1，2，3，4，5，6，7和I，在TDS數(shù)字電路實驗臺上對設(shè)計進行調(diào)試，調(diào)試時用實驗臺上的小喇叭作發(fā)聲裝置。

課題二簡易頻率計：設(shè)計一個簡易的頻率計，用于測量1MHz以下數(shù)字脈沖信號的頻率。閘門只有1S一檔，測量結(jié)果在實驗臺上的6個數(shù)碼管顯示出來，不測信號脈寬，每次對被測信號計數(shù)前，計數(shù)器應清零。

課題三交通燈實驗：以實驗臺上的4個紅色電平指示燈、4個綠色電平指示燈和4個黃色電平指示燈模仿路口的東、西、南、北4個方向的紅、綠、黃交通燈。控制這些指示燈，使它們按下列規(guī)律亮、滅：

1.初始狀態(tài)為4個方向的紅燈全亮，時間為1秒。

2.東、西方向綠燈亮，南、北方向紅燈亮。東、西方向通車。時間為5秒。3.東、西方向黃燈閃爍，南、北方向紅燈亮。時間2秒。

4.東、西方向紅燈亮，南、北方向綠燈亮。南北方向通車。時間5秒。5.東、西方向紅燈亮，南、北方向黃燈閃爍。時間2秒。6.返回2，繼續(xù)運行。

7.如果發(fā)生緊急事件，例如救護車、警車通過，則按下單脈沖按鈕，使得東、西、南、北四個方向紅燈亮，緊急事件結(jié)束后，松開單脈沖按鈕，恢復到被打斷的狀態(tài)繼續(xù)運行。

課題四電子鐘：設(shè)計實現(xiàn)一個電子鐘。電子鐘具有以下功能： 1.實驗臺上的6個數(shù)碼管顯示時、分、秒。2.能使電子鐘復位（清零）。3.能啟動或者停止電子鐘運行。

4.在電子鐘停止運行狀態(tài)下，能夠修改時、分、秒的值。5.具有報時功能，整點時喇叭鳴叫。

要求整個設(shè)計分為若干模塊，頂層模塊用原理圖設(shè)計，低層模塊用ABEL語言設(shè)計。在TDS-2或TEC-5實驗臺上調(diào)試設(shè)計。

2.完成情況分析

從2001-2005共五屆學生的課程設(shè)計情況來看，多數(shù)小組兩周時間能夠完成，其中優(yōu)秀的小組一周多的時間就能全部調(diào)試驗收完成。四個設(shè)計課題涵蓋了計數(shù)、分頻、狀態(tài)轉(zhuǎn)移多種典型的內(nèi)容，尤其最后一個電子鐘的實驗，要求學生用原理圖和ABEL語言用兩層結(jié)構(gòu)，鍛煉了綜合設(shè)計的能力。學生在整個課程設(shè)計期間會出現(xiàn)很多錯誤：器件型號選錯、各種語法錯誤、設(shè)計疏漏引起的競爭和冒險等等，大家團隊合作解決問題的過程是非常有趣的經(jīng)歷。學生在調(diào)試日志中寫道：

* 出現(xiàn)問題：在“停止-調(diào)表”狀態(tài)和計時狀態(tài)轉(zhuǎn)換時，數(shù)碼管顯示的數(shù)出現(xiàn)無規(guī)律地跳變，而且跳變時有時無?！瓉碓谔幚怼巴Ｖ?調(diào)表”狀態(tài)和計時狀態(tài)時存在競爭冒險，也就是這條語句：

SF.clk=(!V&!stop)#(!aset1&stop)……

終于找到根源所在！解決問題立即出臺！……從根本上解決了問題！

……把分鐘、小時鐘的模塊采取同樣的措施后，我們的電子鐘近乎完美！

* 實驗過程使我們對ABEL的應用有了更深入的認識，實驗的同時也增進了我們對ISPexpert軟件的熟悉程度。實驗的過程就是解決每一個問題的過程，每一個問題的解決，都讓我們對基本概念有了更為深入地理解。

課程設(shè)計的整個過程進一步鞏固和加深了《數(shù)字邏輯與數(shù)字系統(tǒng)》基本理論、概念的理解，提高了學生的動手能力和數(shù)字系統(tǒng)綜合設(shè)計能力，取得了非常好的實驗教學效果。但也發(fā)現(xiàn)了一些學生有拷貝現(xiàn)象，為此我們采取了相應的措施，如改換題目進行重做并嚴格打分；期末考試中加入了實驗部分的內(nèi)容。

結(jié)語

在整個《數(shù)字邏輯與數(shù)字系統(tǒng)》課程的實驗教學工作中，我們不僅注重實驗設(shè)備、教材的更新，更注重實驗內(nèi)容、教學方式的改革，將先進的手段和觀念引入教學。通過實驗，使學生鞏固加深數(shù)字邏輯與數(shù)字系統(tǒng)的理論知識，通過實踐進一步加強學生獨立分析問題和解決問題的能力、綜合設(shè)計及創(chuàng)新能力的培養(yǎng)，同時注意培養(yǎng)學生實事求是、嚴肅認真的科學作風和良好的實驗習慣，為今后科學研究工作打下良好的基礎(chǔ)。

第二篇：數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計教學大綱

西安電子科技大學

“卓越工程師教育培養(yǎng)計劃”試點課程教學大綱

“數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計”教學大綱

課程編號：OE2121017 課程名稱：數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計

英文名稱： Digital Logic and Digital

System Design 學

時：60

學

分：4 課程類型：必修

課程性質(zhì)：專業(yè)基礎(chǔ)課 適用專業(yè)：電子信息與通信工程（大類）

開課學期：4 先修課程：高等數(shù)學、大學物理、電路分析與模擬電子線路 開課院系：電工電子教學基地及相關(guān)學院

一、課程的教學任務(wù)與目標

數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計是重要的學科基礎(chǔ)課。該課程與配套的“數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計實驗”課程緊密結(jié)合，以問題驅(qū)動、案例教學、強化實踐和能力培養(yǎng)為導向，通過課程講授、單元實驗、綜合設(shè)計項目大作業(yè)、設(shè)計報告撰寫、研討講評等環(huán)節(jié)，實現(xiàn)知識能力矩陣中1.1.2.2、1.2.1.2以及2.5、2.6、3.6、4.1、4.2的能力要求。

要求學生掌握數(shù)字電路的基本概念、基本原理和基本方法，了解電子設(shè)計自動化（EDA：Electronic Design Automation）技術(shù)和工具。數(shù)字電路部分要求學生掌握數(shù)制及編碼、邏輯代數(shù)及邏輯函數(shù)的知識；掌握組合邏輯電路的分析與設(shè)計方法，熟悉常用的中規(guī)模組合邏輯部件的功能及其應用；掌握同步時序邏輯電路的分析和設(shè)計方法，典型的中大規(guī)模時序邏輯部件。EDA設(shè)計技術(shù)部分，需要了解現(xiàn)代數(shù)字系統(tǒng)設(shè)計的方法與過程，學習硬件描述語言，了解高密度可編程邏輯器件的基本原理及開發(fā)過程，掌握EDA設(shè)計工具，培養(yǎng)學生設(shè)計較大規(guī)模的數(shù)字電路系統(tǒng)的能力。

本課程教學特點和主要目的：

（1）本課程概念性、實踐性、工程性都很強，教學中應特別注重理論聯(lián)系實際和工程應用背景。

（2）使學生掌握經(jīng)典的數(shù)字邏輯電路的基本概念和設(shè)計方法；（3）掌握當今EDA工具設(shè)計數(shù)字電路的方法。

（4）本課將硬件描述語言(HDL)融合到各章中，并在軟件平臺上進行隨堂仿真, 通西安電子科技大學

“卓越工程師教育培養(yǎng)計劃”試點課程教學大綱

過本課和實驗教學, 使學生掌握新的數(shù)字系統(tǒng)設(shè)計技術(shù).雖然現(xiàn)代設(shè)計人員已經(jīng)很少使用傳統(tǒng)的設(shè)計技術(shù)，但傳統(tǒng)的設(shè)計可以讓學生直觀地了解數(shù)字電路是如何工作的，并可以為EDA設(shè)計工具所進行的操作提供說明，讓學生進一步了解自動化設(shè)計技術(shù)的優(yōu)點。

成功的邏輯電路設(shè)計人員必須深入理解數(shù)字邏輯設(shè)計相關(guān)的基本概念，并熟練掌握EDA設(shè)計工具的使用。

二、本課程與其它課程的聯(lián)系和分工

數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計主要討論集成電路器件的外部特性，對門電路內(nèi)部晶體管的工作原理及狀態(tài)轉(zhuǎn)換只作定性了解。

數(shù)字邏輯與數(shù)字系統(tǒng)設(shè)計在學科基礎(chǔ)中的地位既要體現(xiàn)作為一門課程的完整性和電子線路體系結(jié)構(gòu)的特點，也要體現(xiàn)為后續(xù)課程服務(wù)的目的。后續(xù)的專業(yè)課程如計算機組成原理，微機原理、接口技術(shù)等都是數(shù)字電路系統(tǒng)高度集成的體現(xiàn)。數(shù)字電路與系統(tǒng)設(shè)計為微處理器與系統(tǒng)設(shè)計、嵌入式系統(tǒng)、數(shù)字通信等后續(xù)課程進行了基礎(chǔ)知識準備。

三、課程內(nèi)容及基本要求

（一）數(shù)制與編碼（建議3學時）學習數(shù)制表示方法和常用編碼 1．基本要求

（1）掌握常用數(shù)制（2、8、10、16進制數(shù)）的表示方法與相互轉(zhuǎn)換方法

（2）掌握常用編碼（842BCD碼、5421BCD碼、余3碼、格雷碼等）的表示方法 2．重點、難點

重點：二進制，十六進制 難點：格雷碼的掌握

3．說明：主要掌握常用編碼的表示方法

（二）邏輯代數(shù)與邏輯函數(shù)化簡（建議10學時）

學習邏輯代數(shù)的基本運算及函數(shù)表示方式，了解邏輯函數(shù)的化簡方法；學習硬件描述語言（HDL）描述邏輯函數(shù)的基本結(jié)構(gòu)，熟悉邏輯函數(shù)與HDL之間的對應關(guān)系。1．基本要求

（1）熟練掌握基本邏輯運算與邏輯門

（2）了解邏輯代數(shù)的基本定理、法則和主要公式，了解邏輯函數(shù)代數(shù)化簡法（3）掌握邏輯函數(shù)的標準表達式和常用的五種表達式及相互轉(zhuǎn)換方法（4）能夠用HDL描述真值表，熟悉邏輯函數(shù)的HDL表達方式（5）熟悉邏輯函數(shù)的卡諾圖化簡法

（6）掌握包含無關(guān)項邏輯函數(shù)的表示方法及化簡方法 2．重點、難點

重點：邏輯函數(shù)的兩種標準表示形式以及HDL表達方式 難點：五種表達式之間的相互轉(zhuǎn)化 西安電子科技大學

“卓越工程師教育培養(yǎng)計劃”試點課程教學大綱

3．說明：5個變量以上的邏輯函數(shù)化簡不作要求

（三）組合邏輯電路（建議10學時）

學習組合邏輯電路的分析方法和設(shè)計方法，學習組合邏輯的HDL描述方式 1．基本要求

（1）掌握組合電路的分析方法和設(shè)計方法

（2）熟悉組合邏輯電路的HDL設(shè)計方法，掌握設(shè)計流程圖的繪制方法

（3）熟悉常用MSI組合邏輯部件（變量譯碼器、數(shù)據(jù)選擇器）的邏輯功能，擴展方法及應用

（4）掌握譯碼器、數(shù)據(jù)選擇器的HDL描述方式

（5）掌握由MSI器件構(gòu)成組合電路的設(shè)計方法和分析方法（6）了解組合電路的競爭冒險現(xiàn)象及消除方法 2．重點、難點

重點：由門電路進行組合電路的設(shè)計 難點：中規(guī)模集成電路芯片應用

3.說明: 安排組合邏輯研究實驗

（四）觸發(fā)器（建議6學時）

學習觸發(fā)器的工作原理和功能描述方法，學習觸發(fā)器的HDL描述方法 1．基本要求

（1）掌握基本RS觸發(fā)器及常用沿觸發(fā)的（D、T、JK）觸發(fā)器的邏輯功能及其描述方法（2）觸發(fā)器的HDL描述方法（包括行為級描述和結(jié)構(gòu)化描述）（3）熟悉常用集成觸發(fā)器的邏輯符號及時序圖的畫法（4）掌握觸發(fā)器的HDL描述方法中的沿觸發(fā)與電平觸發(fā) 2．重點、難點

重點： 觸發(fā)器的多種描述方法

難點：觸發(fā)器電路的HDL描述及時序波形

3．說明：觸發(fā)器部分要求記憶邏輯符號掌握邏輯功能，對觸發(fā)器內(nèi)部電路不做要求,安排集成觸發(fā)器實驗。

（五）時序邏輯電路（建議16學時）

學習同步時序電路的分析方法和典型同步時序電路的設(shè)計方法，時序電路的HDL描述。1．基本要求

（1）掌握同步時序電路的分析方法，要求根據(jù)電路能正確列出狀態(tài)表，畫出狀態(tài)及時序圖并分析其功能

（2）了解同步時序電路的一般設(shè)計方法和步驟，掌握給定狀態(tài)同步時序電路的設(shè)計方法

（3）掌握時序電路的HDL描述方法 西安電子科技大學

“卓越工程師教育培養(yǎng)計劃”試點課程教學大綱

（4）掌握典型MSI時序邏輯部件（74LS161、74LS194）的邏輯功能，擴展方法及應用（5）學習狀態(tài)機的HDL描述方法，并掌握復雜時序邏輯電路的HDL描述方法（6）掌握以MSI為主的典型同步時序電路的分析方法與設(shè)計方法：

任意模值計數(shù)器；移位型計數(shù)器；序列碼發(fā)生器（7）掌握典型時序電路的HDL描述方法

（8）了解異步時序電路的主要特點

2．重點、難點

重點：電路自啟動自校正的設(shè)計；MSI時序邏輯部件的邏輯功能及應用 難點：時序邏輯點狀態(tài)機HDL描述

3．說明：學習這一章后，要求能看懂器件手冊，安排計數(shù)器和移位寄存器應用實驗。

（六）集成邏輯門（建議3學時）1．基本要求

（1）了解典型TTL與非門的基本工作原理，掌握其主要外特性和參數(shù)（2）掌握集電極開路門和三態(tài)門的主要特點

（3）掌握MOS邏輯門（以CMOS為主）的主要特點和使用方法 2．重點、難點

重點：TTL與非門的主要外特性和參數(shù) 難點：集電極開路門

（七）脈沖波形的產(chǎn)生與整形（建議3學時）了解脈沖電路的分析方法 1．基本要求

（1）了解典型脈沖電路（單穩(wěn)、多諧、施密特觸發(fā)器）的基本特點及脈沖電路的分析方法

（2）掌握555定時器的基本工作原理及典型應用

（3）掌握晶體振蕩器，施密特單穩(wěn)集成電路的基本原理及使用方法。2．重點、難點 重點： 555定時器

難點：振蕩電路性能提高需要考慮的因素 3．說明：安排脈沖電路的產(chǎn)生和整形實驗。

（八）存貯器及可編程器件（建議4學時）1．基本要求

（1）掌握ROM的基本工作原理和幾種不同的編程方法（2）了解靜態(tài)RAM和動態(tài)RAM的基本工作原理

（3）了解可編程器件的內(nèi)部結(jié)構(gòu)特點, 可用資源, 主要參數(shù)和選型依據(jù) 西安電子科技大學

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(4)結(jié)合實驗, 逐步掌握FPGA的仿真與設(shè)計技術(shù) 2．重點、難點

重點：ROM的基本工作原理, FPGA的仿真與設(shè)計技術(shù) 難點：ROM實現(xiàn)組成邏輯函數(shù), FPGA的仿真與設(shè)計技術(shù)

（九）D/A和A/D（建議1學時）1．基本要求

（1）了解D/A和A/D轉(zhuǎn)換器的基本原理和主要技術(shù)指標（2）了解典型集成D/A和A/D芯片的特點 2．重點、難點

重點：D/A和A/D轉(zhuǎn)換器的主要技術(shù)指標 難點：D/A和A/D轉(zhuǎn)換器的基本原理

四、布置大作業(yè)

綜合設(shè)計(1)-----用VHDL設(shè)計一數(shù)字頻率計(結(jié)合實驗在FPGA上實現(xiàn))綜合設(shè)計(2)-----用VHDL設(shè)計一DDS信號發(fā)生器(結(jié)合實驗在FPGA上實現(xiàn))系統(tǒng)設(shè)計完成通過EDA軟件仿真后，在FPGA系統(tǒng)上實現(xiàn)驗證，期間安排兩次討論。第一次是設(shè)計方案評審和講評，第二次的實現(xiàn)結(jié)果報告和講評。

五、教學安排及方式

總學時 60 學時，講課 56 學時。討論4學時。實驗單獨開課，大作業(yè)采用開放式實驗方式利用課外時間進行。

六、考核方式

1.期末筆試(以閉卷考試為主，也可開卷考試或半開卷半閉卷考試)占60% , 2.大作業(yè)----綜合設(shè)計占30%, 3.平時成績占10%.七、推薦教材與參考資料

教材：

(1)新編: 任愛鋒, 孫萬蓉, 周端等

(2)楊頌華等 數(shù)字電子技術(shù)基礎(chǔ) 西安 西安電子科技大學出版社 2009 參考書：

(1)夏宇聞等譯 數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計 機械工業(yè)出版社

(2)John F.Wakerly 數(shù)字設(shè)計——原理與實踐（第三版 影印版）高等教育出版社

西安電子科技大學

“卓越工程師教育培養(yǎng)計劃”試點課程教學大綱

第三篇：頻率計(格式)數(shù)字邏輯

課程設(shè)計任務(wù)書

（指導教師填寫）

課程設(shè)計名稱 電子技術(shù)課程設(shè)計 學生姓名

專業(yè)班級

設(shè)計題目

簡易數(shù)字頻率計

一、課程設(shè)計的任務(wù)和目的

任務(wù): 設(shè)計一個簡易數(shù)字頻率計，用來測量單位時間內(nèi)數(shù)字信號的脈沖個數(shù)，并用數(shù)碼管顯示出來。

目的：

掌握簡易數(shù)字頻率計的設(shè)計、組裝、調(diào)試方法。掌握有關(guān)集成電路的工作原理。

二、設(shè)計內(nèi)容、技術(shù)條件和要求

1.設(shè)計簡易數(shù)字頻率計：

⑴.設(shè)計一個簡易數(shù)字頻率計，用于測量數(shù)字信號的頻率并顯示，用一個開關(guān)控制頻率計的起動和停止，并可對頻率計置數(shù)。

⑵.測頻范圍為0.1Hz到9999Hz。

⑶.測量所需時基時間可調(diào)，分1秒和10秒兩檔。

⑷.能連續(xù)循環(huán)測量顯示，若用1秒檔時要求6秒完成一個循環(huán)，其中1秒計數(shù)測量；4秒顯示結(jié)果；1秒清零。然后依次循環(huán)。

2.根據(jù)上述要求，畫出電路框圖、原理總圖。3.對原理圖進行仿真。4.在實驗箱上組裝、調(diào)試。5.撰寫設(shè)計總結(jié)報告。

三、時間進度安排

本課程設(shè)計共兩周時間。第一周：理論設(shè)計

周二

布置設(shè)計任務(wù)；提出課程設(shè)計的目的和要求；講解電子電路的一般設(shè)計方法和電子電路的安裝、調(diào)試技術(shù)；明確對撰寫總結(jié)報告和繪制原理總圖的要求；安排答疑、實驗時間。

周二至周五

學生查資料，進行理論設(shè)計，其中安排三次答疑，指導學生設(shè)計。第二周：仿真和安裝調(diào)試、撰寫設(shè)計總結(jié)報告 周一

交設(shè)計草圖供老師審閱。

周二至周三

在EDA實驗室對其設(shè)計的電路進行仿真，并可根據(jù)仿真情況修正設(shè)計以確定設(shè)計正確，能完成設(shè)計要求。周三至周四

在實驗箱上進行安裝、調(diào)試，并通過老師驗收。最后，撰寫設(shè)計總結(jié)報告、繪制原理總圖。

四、主要參考文獻

1.各種版本的數(shù)字電子技術(shù)基礎(chǔ)教材； 2.各種版本的電子技術(shù)課程設(shè)計指導書；

3.集成電路手冊。

指導教師簽字：

2013 年12月 16 日

第四篇：數(shù)字邏輯理論

參考書（華中科技大學康華光主編第五版）

第一章 數(shù)字邏輯理論

1.1掌握占空比的概念（04年第九題提到占空比）。

1.2掌握二進制，八進制，十進制，十六進制的相互轉(zhuǎn)換關(guān)系和各自的概念，以及二進制的優(yōu)點。另外熟悉串行和并行兩種傳輸方式，后面學到組合邏輯電路的時候可能會出把串行電路變成并行電路的題，1.3另外二進制加法和減法的運算以及原碼。反碼和補碼的變換，以及帶符號減法運算兩種方式。后面設(shè)計加法器和減法器的時候可能會涉及到，1.4編碼的那一塊掌握8421碼5421碼2421碼，能寫出來，記得一年的真題中寫到了要寫出來這幾個碼，所以要掌握他們的形式，另外要知道什么是有權(quán)碼，什么是無權(quán)碼另外就是重點要掌握格雷碼的性質(zhì)和特點，并且能寫出從0到15各自的格雷碼形式，這是一年的考題！

1.5掌握與或非三種基本的邏輯運算和符號表示，另外就是會用開關(guān)法表示與或的關(guān)系，有一年的考題三分就是這些簡單的內(nèi)容，而且重復會出現(xiàn)。另外就是掌握與非，或非，異或，同或之間的關(guān)系和符號表示方法。這是基礎(chǔ)，1．6了解邏輯函數(shù)的表示方法，不用特別的看，明白即可！提到哪種方式要知道，會表示。這一章一般都是考概念的題，不過他也是后面要學習的許多東西的基礎(chǔ)。掌握了才能更明白后面的一些東西，下面把考題寫下，2003 第八題第四個，2004年第八題第一個05年的第八題第一個，06年第八題第一個08年第八題第一個07年第八題第一個第三個。

第二章

2.1 掌握邏輯代數(shù)的基本形式和基本定律。，和三個基本規(guī)則，帶入規(guī)則，反演規(guī)則和對偶規(guī)則。邏輯代數(shù)的化簡方法這個重點看自己掌握程度吧，第二節(jié)就是講的是卡諾圖的化簡方法，2.2卡諾圖的化簡方法要重點掌握，因為到后來時序邏輯電路設(shè)計的時候用的很多，所以2.1和2.2要做適量的題目，并且要多看幾遍，增強印象，另外卡諾圖的化簡，書上只涉及到2個變量，3個變量，4個變量，你可以參考其他書，還有5個6個變量的情況一般不會出現(xiàn)，因為我沒有看過，而且做每年的真題，也沒有遇到變量很多的情況。另外書上只提到最小項，其實還有最大項的說法，這個要參考其他的書，因為考試的時候好像有最大項的提法，這點給的建議是參考那本學校指定的書，不過內(nèi)容不多，可以大致看看，很容易明白的，還有就是可以參考重郵的那本數(shù)字電路，這個方面也有介紹，另外我的那個講義上也講到了自己要看明白，和那些人一起商量搞懂這些知識，另外就是卡諾圖的化簡方法及注意的原則要注重掌握，以及卡諾圖畫圈的時候應該注意的規(guī)則，把課后習題相關(guān)內(nèi)容做完，明白即可。還有就是多余項的處理。要根據(jù)情況去化簡。這個在設(shè)計邏輯電路的時候經(jīng)常用得到，在講義上叫隨意向，記住叫法的不同。還有最大項和最小項之間的關(guān)系，就是最小項的取反，記住 本章是以后學習的基礎(chǔ)，因為再設(shè)計邏輯電路的時候都要涉及到

這張有些東西要是你邏輯思維好的話不難，要掌握方法，因為幾乎后面的每道大題基本上都要涉及到邏輯函數(shù)的化簡，所以要重點掌握。否則大題中你的化簡做錯的情況下，電路就全錯了，要注意這一點，一般情況下單獨出題的情況很少，只有簡答題中有幾個吧，不過大體都要涉及到化簡，03年第八題第五個，04年第八題的第二個05年第八題的第二個。第三個。

第三章 邏輯門電路

這個最好根據(jù)講義和題目去看，因為我也沒有看明白，這一章不算是重點，常考的內(nèi)容我已經(jīng)寫到了講義上。這章有許多題目我也不會，建議去聽一下優(yōu)酷中的那個老師講的，是哈工大的老師講的，在搜索中輸入哈工大數(shù)字電路即可出現(xiàn)。下面我把這張重點考得東西寫一下，有些考的我也不是很懂，三極管的原理一定要掌握，分清基極b，集電極c，和發(fā)射極e，還有就是當基極和集電極之間的電壓大于0.7V的時候發(fā)射極和集電極之間是導通的，就是相當于短路，如果發(fā)射極接地的話那么集電極就相當于接地。一般復雜的電路都是根據(jù)這個原理去推斷的，其他的我也不太懂，還有就是開門電平和關(guān)門電平，這個定義在重郵的那本書上有定義和詳細的解釋，詳細的解釋我已經(jīng)寫到了那本將以上了，認真看一下吧，開門電阻和關(guān)門電阻的含義，關(guān)門電阻就是當電阻小于0.91K歐姆的時候相當于低電平，這個就是關(guān)門電阻，開門電阻就是當電阻大于3.2k歐姆的時候相當于邏輯一，這個就是開門電阻。另外就是與非門的伏在輸出特性這個是一年的考題，我當時不知道什么意思，還是重郵的那本書上有這個講解，那個講義上也有，也就是當與非門的發(fā)射極的電阻高于2k歐姆的時候則輸出的電壓時1.4V2008年的第八題的第二個就是這個題目和對應講義上的圖的解釋，另外要掌握扇出系數(shù)的概念，就是講義上的，門電路的扇出數(shù)就是在其正常工作的情況下，所能帶同類門電路的最大數(shù)目，還有扇出系數(shù)的計算方法，下面就是兩類特殊的門，（1）集電極開路門，OC門，這個掌握的主要是國標的畫法。功能，和特點，我已經(jīng)寫

到講義上了，另外就是上拉電阻的計算，我沒有看懂。也沒有碰到類似計算的考題，所以建議看不懂的話就別看了，不過那個公式要了解，（2）三態(tài)門，三態(tài)門的特點和功能已經(jīng)寫到講義上了，（3）另外就是課本116頁那個講了多余端口（空余輸入端）的處理，要記下來因為好像

重復考了幾次，課本上我已經(jīng)用紅線表示出來了。

2007年第八題第五個說明OC門的特點和應用，08年就是與非門輸出特性，05年簡述三態(tài)門的特點和應用，04年第八題第四個說明與非門和或非門空余輸入端的處理方法03年第六個已輸入低電平為例說明TTL門電路為什么會有扇出限制（我不會，可以看看優(yōu)酷上的講解把這一章的內(nèi)容搞懂）03年第八題的最后一個是簡述OC門的特點和功能用途（07年重復該題）還有講義上講到的例題。

第四章 組合邏輯電路

4.1組合邏輯電路的分析自己會分析即可，把課本上的看完，明白其中的道理，以后再分析此類問題的時候按照書上的步驟做即可，4.2 組合邏輯電路的設(shè)計類似吧，按說應該是先講完組合邏輯電路中的原件后再講這些，呵呵，再設(shè)計組合邏輯電路的時候要按照此章的內(nèi)容的步驟去設(shè)計即可，4.3競爭冒險，明白競爭冒險的原因，然后掌握消除競爭冒險的方法，要記下來，可能會考概念的問題，一共有三個：

（1）發(fā)現(xiàn)并消去互補相乘項。

（2）增加乘積項以避免互補項相加，（3）輸出端并聯(lián)電容器

4.4

（1）編碼器：知道什么叫編碼，編碼的位數(shù)和符號數(shù)之間的關(guān)系要掌握，2的n次冪要大于N，n為編碼位數(shù)，N為要編碼的符號數(shù)。掌握42編碼器和83編碼器優(yōu)先編碼器理解即可，不需要記住，另外就是編碼器的擴展要看懂，理解并掌握。還有編碼器的真值表還有功能要掌握。

（2）譯碼器，和編碼器正好相反，要掌握24譯碼器和38譯碼器和他們的功能，還有就是使能端的作用，還有要會怎么兩個38譯碼器擴展到416譯碼器，這個是很重要的，書中一個例題是用1個24譯碼器和4個38譯碼器組合成一個532譯碼器，這個要掌握，看懂，其他的原理類似。還有就是用譯碼器實現(xiàn)一個邏輯函數(shù)，就是148頁的例題。210進制譯碼器不需要掌握，還有七段顯示譯碼器也不需要看。然后就到了數(shù)據(jù)分配器，其實就是一個譯碼器?？炊當?shù)據(jù)分配器的原理，并要記住數(shù)據(jù)分配器的應用，可能會考概念的問題，（3）數(shù)據(jù)選擇器，掌握數(shù)據(jù)選擇器各個端口的功能，要理解并會應用156頁輸出的那個表達式4.4.7，明白其中的含義，另外就是掌握數(shù)據(jù)選擇器的幾個應用，第一：擴展，兩種擴展方式，一個是位的擴展一個是字的擴展，學了儲存器以后容易理解了。一般字的擴展應用比較廣泛。考題中比較多。字的擴咱就是用兩個八位的數(shù)據(jù)選擇器擴展為16位的數(shù)據(jù)選擇器。第二：就是邏輯函數(shù)產(chǎn)生器，這個要掌握例題4.4.7，另外就是數(shù)據(jù)選擇器的優(yōu)點是無需對函數(shù)進行化簡，第三個應用就是實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換。這個其實要用到定時器為實現(xiàn)其功能。這個要看看，要明白怎么轉(zhuǎn)化的，以后的考題中可能會遇到這個問題。

（4）數(shù)據(jù)比較器

掌握一位數(shù)值比較器和兩位數(shù)值比較器的真值表和各個端口的作用?？纯蠢斫鈹?shù)值比較器的擴展，這個數(shù)值比較器出一般都是很簡單的，不會涉及太深的內(nèi)容。兩種擴展方式要掌握。理解。

（5）加法器

第一 半加器的定義沒有考慮低位進位的加法運算稱為半加。掌握半加器的真值表和表示方法，以及符號中各個符號代表什么，第二：全加器的定義就是能進行加數(shù)，被加數(shù)和低位來的進位進行相加。要掌握全加器的真值表以及各個端口代表數(shù)的什么意思，163頁4位串行進位全加器要掌握其中的原理，如果給出四個一位的，變成四位的就是這樣變。165頁加法器的擴展方式要弄懂，（6）減法器

有一年好像考過吧，不過這個比較難理解，要把167頁的那個圖理解了，主要是根據(jù)圖相關(guān)的講解進行理解了，好像有過要設(shè)計減法電路。要注意這方面。

4.5組合可編程邏輯器件屬于存儲器那一部分的內(nèi)容，（暫時先省略）

這部分組合邏輯電路的設(shè)計很重要的一般情況下大概有20分左右的題目是單純的組合邏輯電路的，還有一部分是組合邏輯電路和時序邏輯電路綜合的，所以這部分掌握好很重要。這部分的例題就不一一列舉了，看講義上的那些題目弄懂。建議把課本上的習題做一遍，第五章鎖存器和觸發(fā)器

5.2 鎖存器

鎖存器是對脈沖電平敏感的存儲單元電路，而觸發(fā)器是對邊沿敏感的電路，可以分為上升沿觸發(fā)和下降沿觸發(fā)。這是鎖存器和觸發(fā)器的區(qū)別，另外就是在講義上根本沒有鎖存器的概念，只是重點講解了各個觸發(fā)器的功能。所以這一章根據(jù)歷年考題來看。SR鎖存器還是看看，為了防止意外考試，然后這一節(jié)重點我都用紅筆畫在書上了，那些就是我感覺的重點。209頁消陡電路時怎么工作的，我記得當時考重郵的那位同學問過我，最好看看吧，其他的可以跳過不看。掌握了D鎖存器的特點就行。至于那些傳輸門不用也別了解

5.3 觸發(fā)器的電路結(jié)構(gòu)和工作原理

觸發(fā)器的類型根據(jù)將以上看吧，可能會考簡答題，書上分為三種，講義上分為四種，以講義為主吧。主從觸發(fā)器中的功能表中有一個S和R一個是置0一個是置1，這個以后再設(shè)計電路的時候可能會用到這兩個按鈕的作用。其他的不用看了，5.4觸發(fā)器的邏輯功能（這是重點，好好看看0

(1)首先區(qū)分什么是現(xiàn)態(tài)什么是次態(tài)（225頁課本中有定義）

（2）掌握D觸發(fā)器，特想表特性方程和狀態(tài)圖都要掌握

（3）JK觸發(fā)器同上

（4）T觸發(fā)器（還有T’觸發(fā)器）

（5）SR觸發(fā)器（這個不是?？迹沁€是要掌握看懂）

（6）各個觸發(fā)器之間的轉(zhuǎn)化。這個不僅僅是書上的D觸發(fā)器轉(zhuǎn)化為別的觸發(fā)器，以后做題的過程中會用得到，掌握轉(zhuǎn)換的過程，講義上也特別的寫明了。

這一章主要的內(nèi)容就是掌握各個觸發(fā)器的功能，并在實現(xiàn)邏輯功能的時候用得上。

這一章的習題就不一一寫了，許多設(shè)計的題目要自己看懂。這是時序邏輯電路設(shè)計的基礎(chǔ)。

第六章 時序邏輯電路

6.1 明白什么是次態(tài)，什么是現(xiàn)態(tài)。另外理解什么是輸出方程，什么是激勵方程。，什么是狀態(tài)方程。了解時序邏輯電路的主要特征。明白什么是異步時序電路和同步時序電路。

（2）248頁的例題要弄懂，三個邏輯方程組要回列，這個要做題明白是什么，會寫狀態(tài)表，畫狀態(tài)圖和時序圖，這個一般是分析時序電路邏輯功能的必要的步驟。

6.2 同步時序邏輯電路的分析。這一節(jié)要掌握怎么分析同步時序邏輯電路。多做題去明白。

6.2.1和6.2.2的例題不錯，看懂明白，可能會有問題說最后判斷電路的邏輯功能這個剛開始做題時可能不知道為什么書上會那么想。等你做很多題目的時候你就能理解了，多做題對比答案，增強分析能力。多見見這種題型，一般邏輯功能就那么幾個。

6.3 同步時序邏輯電路的設(shè)計

這個是重點中的重點，一般將近=一半的分數(shù)和答題都在這。一半后面的兩道答題會設(shè)計和存儲器有關(guān)或者和組合邏輯電路綜合的題目，同步時序邏輯電路的設(shè)計這個過程不是很麻煩，但是后面化簡的時候要仔細認真，在建立原始狀態(tài)表和狀態(tài)化簡的時候這方面一定要仔細，一半此類題目考的就是你的耐心和細心，10年倒數(shù)第二道就是一個同同步時序邏輯電路的設(shè)計題，我花了20多分鐘才寫完，那道題25分。

6.3.1 設(shè)計步驟這個要仔細明白每一部的內(nèi)容。重點我已經(jīng)劃到我的書上了。

6.3.2 同步時序邏輯電路的設(shè)計舉例。這一屆要重點掌握它的分析方法。以及每一個步驟這個東西要多做題自己去明白和體會其中的道理。另外就是要重點明白什么是具有自啟動能力，還有就是狀態(tài)化簡的哪一方面，有兩種不同的化簡方法，現(xiàn)在我不太清楚了，但是有一種就是不需要檢查狀態(tài)就是做出來就具有自啟動能力，這個一定要重點掌握。因為考試的時候無論怎么樣都不要做這方面的檢查，因為你已經(jīng)寫上了，再改的話很麻煩，所以一定要掌握那種不需要檢查是否具有自啟動能力的化簡方法。還有就是6.3.2例題中那個JK觸發(fā)器的狀態(tài)確定要參考書上的，但是好像講義上給出了另外一種化簡方法，要掌握講義上的那個，因為那個就是具有自啟動能力的那種。書上的化簡方法也要掌握，但是做題的時候盡量多的使用講義上的。另外就是原始狀態(tài)圖化簡的時候出了書上的那種方法以外還有就是重郵上的那本上也有的另一種方法，有時間的話最好參考看一下，沒時間的話掌握現(xiàn)在課本上的即可，這個要靠做題去體會了。許多問題要自己去明白了。這一節(jié)可是重點，要把課本上的題目做了，做多了才能明白。

6.4 異步時序邏輯電路的分析。這個要明白什么是異步時序邏輯電路，另外就是要會分析，這個不要求會設(shè)計，這一定要自己看明白，雖說題目考的不多甚至不考，但是有許多情況下會考的到，比如異步二進制計數(shù)器的設(shè)計什么的，很多的，學會分析即可。

6.5 若干典型的時序邏輯集成電路

（1）寄存器，這個要看看吧，主要看看每個端口的功能是干什么的，看懂功能表即可，但是好像在我記憶中沒有考到這方面的設(shè)計內(nèi)容。

（2）移位寄存器這個要是重點掌握的。首先掌握單項移位寄存器的特點。和基本原理，還

有多功能寄存器的特點，另外就是雙向寄存器的功能表要重點掌握。還有看看環(huán)形計數(shù)器的特點

（3）計數(shù)器，這個算是每年必考的一個東西，首先掌握簡單異步二進制計數(shù)器的特點和基本原理。另外就是掌握二進制計數(shù)器的狀態(tài)表。還有就是74161計數(shù)器要重點掌握它們的功能。掌握各個端口放入名稱，這個你們做歷年真題就明白了，這個是每年都要涉及到的東西。所以要重點看看，必須掌握。另外就是計數(shù)器的擴展，這個自己要會，并且明白怎么擴展。非二進制計數(shù)器不需要掌握，看懂即可，沒時間可以不看。

用集成計數(shù)器構(gòu)成任意進制的計數(shù)器這個296頁的要看懂，明白，要明白反饋清零法和反饋置數(shù)發(fā)的不同之處。6.5.3和6。5.4的例題 要掌握。后面涉及這方面的題目很多要重點掌握。（4）環(huán)形計數(shù)器和扭環(huán)形計數(shù)器要明白它們的狀態(tài)有多少，這個我在講義上寫了，要重點看看。好像有一年的考題涉及到了。

這算是數(shù)電中最重點也是最難的一章了，一般后面的大題都要涉及到設(shè)計電路，不是組合就是時序，所以重點的這幾章內(nèi)容要好好掌握，這個最好要把后面的習題做一遍，自己好好掌握。不然你看一遍不做題是沒有感覺的?？炊灰欢ù砟銜嘶蛘吣銜鲱}了。

第七章 存儲器和可編程邏輯器件，這個要看看講義上的東西了，講義上的總結(jié)很好，掌握不同可編程邏輯器件的特點，有的或門固定與門可編程，有的相反，有的都可以編。另外就是還要掌握用可編程邏輯器件設(shè)計電路，或者實現(xiàn)一個邏輯表達式，這個在組合邏輯電路第五章最后的內(nèi)同要涉及到，那節(jié)自己看看，這一章不算是很重點，但是他會考察一些概念的問題，有些問題我也不明白。比如08年第四題的第四個，04年EPLD和FPGA的特點。這些問題都很難的，這個靠自己去總結(jié)。

7.1.1 明白ROM的組成。333頁上面明白什么是數(shù)據(jù)線和地址線，什么是字長即可，其他的不用看，7.2.4存儲量擴展，這個算是這張比較重點了，因為后面有的答題就是要么擴展字數(shù)，要么擴展位數(shù)，分值也很大吧。

7.3.2 CPLD的特點看看

7.3.3FPGA的特點也要看看

這章也就是這么多了，另外就是講義上的東西要看看，還有就是那個優(yōu)酷上的視頻，這章建議有些東西參考老師講可能會更明白吧，第八章就是脈沖波形的變化與產(chǎn)生

說實話這章以前我看了看只是考了一些概念性的問題，比如單穩(wěn)態(tài)觸發(fā)器有幾個狀態(tài)，單穩(wěn)態(tài)觸發(fā)器的分類等等吧，不過10年的考題中有一道是設(shè)計一個脈沖波，好像應該用到這個章的內(nèi)容，這章在大綱上沒有要求但是為什么會考到我也不清楚，不過當時我們考重郵的那些同學他們是把這一張作為重點，我的建議是大家還是看看吧，我也說不清楚該怎么辦。畢竟我已經(jīng)考上了，我感覺即使看也要有重點的看看電路設(shè)計的哪一方面吧，關(guān)于什么參數(shù)計算的應該考不到，而且我的建議是參考一下別人的數(shù)電的教材吧，畢竟我考試的時候還沒有看到關(guān)于555定時器的應用。

第九章 數(shù)模模數(shù)轉(zhuǎn)換

9.1DA轉(zhuǎn)換這個看看講義把，對比課本看。因為不同的轉(zhuǎn)換方式可能叫法不同，這一章占得分值不多，可能會考一些概念的問題，大家可以參考每年的真意出題的重點復習。

DA轉(zhuǎn)換器的分類另外就是轉(zhuǎn)換器的一些參數(shù)的比如電流或者電壓的計算方法大家要掌握。還有就是他們的優(yōu)缺點。也要掌握。

轉(zhuǎn)換器的技術(shù)指標就是分辨率的計算應該算是考的，要掌握，課本上和講義上的計算好像不一樣要參考講義上和他說的那本參考書上的內(nèi)容。

9.2 AD轉(zhuǎn)換器的一般過程掌握名字即可。量化的方法課本上和講義上不太一樣。還是要把課本上先掌握在理解將以上的東西，10年好像沒有涉及到大題是關(guān)于這章的。量化的方法要掌握。并行轉(zhuǎn)換的優(yōu)缺點要掌握，另外就是用的幾個比較器，448頁我用紅筆寫了，要仔細看看。并且要掌握并行轉(zhuǎn)換的優(yōu)缺點。449頁上面我用紅筆畫了

逐次比較型的要掌握怎么比較的，這個好像后面有題，并且寫出轉(zhuǎn)換后的編碼，這個要看懂。理解掌握。

雙積分的我把各個參數(shù)的計算方法看了看，并理解掌握了。不過好像考的題目不會過多涉及到，而且也比較難理解，我的建議是打擊有時間的話看看，沒有的話就了解幾個參數(shù)的計算方法死記下來也可以，雖說沒有考過，但是不一定以后不考。

AD轉(zhuǎn)換的精度也要會計算。

這一章考點不算多，但是唯一比較難的是就是可能以前學的簡單，學起來還有點費勁。數(shù)字電路的重點不算是很多而且學起來相對信號容易，因為信號需要計算和理解記憶的東西太多了，我給大家的建議就是要在不同時候參考不同的參考書，還有要和別的學?？紨?shù)字電路的人多商量題目，這樣對提高你的水平大有幫助，還有就是要多和考同一學校的資料要分享并且相互商量一些問題，這對提高你們自身競爭力有很大幫助。

第五篇：數(shù)字邏輯教學大綱

數(shù)字邏輯教學大綱

課程主任：執(zhí)筆人： 呂強開課單位：信息工程學院編寫日期： 2008-2課程編碼：課程中文名稱: 數(shù)字邏輯課程英文名稱: Digital Logic

課程類別：專業(yè)基礎(chǔ)課

開課對象： 軟件工程專業(yè)本科 開課學期： 第4學期 學分：3 ；總學時： 48；理論課學時：48

先修課程： 電路基礎(chǔ)、模擬電子技術(shù)

基本教材：《現(xiàn)代數(shù)字邏輯》作者：馬義忠 常蓬彬 關(guān)少穎編著 蘭州大學出版社 200

2參 考 書：

【1】數(shù)字邏輯與計算機設(shè)計基礎(chǔ) 劉真,蔡懿慈,畢才術(shù)

【2】數(shù)字系統(tǒng)邏輯設(shè)計曲兆瑞山東大學出版社

一、課程的性質(zhì)、目的和任務(wù)

《數(shù)字邏輯》是軟件工程專業(yè)的專業(yè)基礎(chǔ)課之一，是該專業(yè)本科生必修的主干課程。數(shù)字邏輯課程闡明了數(shù)字邏輯電路的基本概念和分析設(shè)計方法，以門電路構(gòu)成的邏輯電路的“經(jīng)典方法”作為基本技能訓練，提高以全加器、譯碼器、數(shù)據(jù)選擇器、計數(shù)器、寄存器以及存儲 器等較復雜的邏輯器件來構(gòu)成更復雜的邏輯電路的分析與設(shè)計的能力。

二、課程的基本要求

本課程注重理論與實踐相結(jié)合。在教學方法上，采用課堂講授、課堂討論、課后自學、上習題課等教學形式。要求學生熟悉數(shù)制、碼制和邏輯代數(shù)，能以邏輯代數(shù)為工具，掌握對各類組合電路、同步時序電路、異步時序電路的基本邏輯單元分析和設(shè)計，了解存儲器和可編程邏輯器件的性能和特點。

三、課程的基本內(nèi)容及學時分配

第一章 數(shù)制和碼制（學時數(shù)：2）

1． 數(shù)制

十進制、二進制、八進制、十六進制和任意進制數(shù)制

2． 數(shù)制轉(zhuǎn)換

二進制和八進制、二進制和十六進制、二進制和十進制。

3． 編碼

原碼、反碼、補碼、BCD碼和字符代碼。

教學要求

掌握數(shù)制，數(shù)制之間的轉(zhuǎn)換，碼制和編碼

第二章 邏輯代數(shù)基礎(chǔ)（學時數(shù)：6）

1． 邏輯代數(shù)基本概念

2． 邏輯代數(shù)基本定律

3． 邏輯函數(shù)的標準表達式和卡諾圖

4． 邏輯函數(shù)的化簡

教學要求

掌握邏輯代數(shù)基本定律和基本運算規(guī)律，邏輯函數(shù)的各種表達式，利用邏輯代數(shù)和卡諾圖對邏輯函數(shù)進行化簡。

第三章 TTL集成門電路（學時數(shù)：6）

1． TTL與非門

2． TTL集電極開路與非門

3． 三態(tài)輸出與非門

4． 其他類型的TTL門電路

教學要求

了解TTL門電路的電路結(jié)構(gòu)、工作原理和外部特性，掌握門電路的邏輯功能和外部特性。

第四章 組合邏輯電路（學時數(shù)：9）

1． 組合邏輯電路的分析方法

編碼器、譯碼器數(shù)據(jù)選擇器和分配器、奇偶檢測電路、比較器、加法器。

教學要求

掌握組合邏輯電路的分析方法。

第五章 集成觸發(fā)器（學時數(shù)：6）

1． 基本R-S觸發(fā)器

2． 電位觸發(fā)的觸發(fā)器

3． 主從觸發(fā)器

4． 邊沿觸發(fā)器

教學要求

掌握觸發(fā)器的基本類型及狀態(tài)描寫，觸發(fā)器的簡單應用。

第六章 同步時序電路（學時數(shù)：6）

1． 時序電路的機構(gòu)與描述

2． 同步時序電路的分析方法

3． 同步時序電路的設(shè)計方法

教學要求

掌握同步時序電路的分析和設(shè)計方法。

第七章 異步時序電路（學時數(shù)：6）

1． 脈沖異步時序電路的分析

2． 脈沖異步時序電路的設(shè)計

教學要求

掌握脈沖異步時序電路的特點和分析方法。

第八章 存儲器和可編程邏輯器件，VHDL語言描述數(shù)字系統(tǒng)簡介（學時數(shù)：7）

1． MOS門電路

2． 存儲器

ROM、RAM

3.可編程邏輯器件

PLD、PAL、GAL

教學要求

掌握可編程邏輯器件的結(jié)構(gòu)和編程過程。

3．VHDL語言描述數(shù)字系統(tǒng)簡介

四、課內(nèi)實驗安排

見實驗大綱

五、習題及課外教學要求

習題課以例題分析為主，并適當安排開闊思路及綜合性的練習及討論。學時已包括在前述理論教學課時分配中。每次課堂授課都要有相應的課外作業(yè),其內(nèi)容據(jù)上課內(nèi)容而定,主要是目的是鞏固課堂內(nèi)容,加深對所學東西的理解。

六、考核方式及成績評定

課外作業(yè)，平時測驗占30%；期末閉卷考試占70%。