第一篇：EDA技術(shù)基礎(chǔ)課程教學(xué)研究論文

［摘要］EDA技術(shù)基礎(chǔ)課程具有一定的難度，但對(duì)學(xué)生的就業(yè)競(jìng)爭(zhēng)力有重要的影響。教師在教學(xué)中要選好編程語言，采用對(duì)比教學(xué)、案例教學(xué)等方法，循序漸進(jìn)、拾級(jí)而上，要注重培養(yǎng)學(xué)生的獨(dú)立思考和自主學(xué)習(xí)能力，讓學(xué)生在案例教學(xué)中感受到知識(shí)的價(jià)值，并進(jìn)一步培養(yǎng)學(xué)習(xí)興趣。

［關(guān)鍵詞］EDA；Verilog；對(duì)比教學(xué)；案例教學(xué)

隨著數(shù)字系統(tǒng)以摩爾定律的速度發(fā)展，IC設(shè)計(jì)領(lǐng)域已經(jīng)產(chǎn)生了翻天覆地的變化，從最初的手工搭建電路到高級(jí)別描述綜合電路的轉(zhuǎn)換，從原有的基于印制電路板的方式逐步向基于芯片的連接轉(zhuǎn)變。技術(shù)的變革使得電類專業(yè)課程設(shè)置上也隨之改變。目前，國內(nèi)電類專業(yè)均開設(shè)了EDA技術(shù)基礎(chǔ)這門課程。EDA技術(shù)基礎(chǔ)是數(shù)字電路與邏輯設(shè)計(jì)的延伸，也是FPGA開發(fā)、數(shù)字IC設(shè)計(jì)的基礎(chǔ)，學(xué)好本門課程對(duì)學(xué)生后續(xù)深造以及就業(yè)能力的提升都有至關(guān)重要的作用。因此，EDA技術(shù)基礎(chǔ)往往是電類專業(yè)高年級(jí)學(xué)生非常重視的課程。要讓學(xué)生學(xué)好該門課程，不妨從以下幾個(gè)方面入手。

一、選好編程語言，做到輕松入門

VHDL語言是美國在1985年推出的硬件描述語言，具有語法規(guī)范、體系完整、邏輯嚴(yán)謹(jǐn)?shù)忍攸c(diǎn)，于1987年被IEEE采納作為硬件描述語言標(biāo)準(zhǔn)之一。而VerilogHDL是一種與C語言相近的硬件描述語言，在C語言被廣泛應(yīng)用的學(xué)術(shù)界和產(chǎn)業(yè)界，VerilogHDL比較流行。考慮到學(xué)生的課程基礎(chǔ)以及應(yīng)用型人才所學(xué)知識(shí)在產(chǎn)業(yè)界的適用性，不妨以VerilogHDL語言為設(shè)計(jì)語言。

二、尊重學(xué)習(xí)規(guī)律，循序漸進(jìn)教學(xué)

人的學(xué)習(xí)行為具有循序漸進(jìn)的規(guī)律，在教學(xué)過程應(yīng)當(dāng)由簡單到復(fù)雜，先一般后特殊。比如，教師可在最初的教學(xué)中使用簡單的Verilog結(jié)構(gòu)，在學(xué)生掌握簡單設(shè)計(jì)后，再逐漸發(fā)展成一個(gè)個(gè)較復(fù)雜的例子。同時(shí)，在教學(xué)中可以先讓學(xué)生看懂教材中的例子，輸入驗(yàn)證，并解釋仿真結(jié)果，將看懂教材例子作為自己模塊設(shè)計(jì)的基石。

三、注重對(duì)比教學(xué)，提升教學(xué)效果

對(duì)比教學(xué)是將一些具有某種聯(lián)系和區(qū)別的教學(xué)內(nèi)容放在一起進(jìn)行對(duì)比、分析，找出其相同和不同之處，使學(xué)生在理解了一個(gè)學(xué)習(xí)內(nèi)容之后，很容易地通過類推、遷移掌握其他教學(xué)內(nèi)容，從而達(dá)到觸類旁通的教學(xué)目的。比如在設(shè)計(jì)組合邏輯電路時(shí)，將時(shí)序邏輯電路的設(shè)計(jì)與其對(duì)比，設(shè)計(jì)同步邏輯電路與異步邏輯電路對(duì)比。這樣學(xué)生既學(xué)會(huì)了組合邏輯電路的設(shè)計(jì)、時(shí)序邏輯電路的設(shè)計(jì)、同步邏輯電路的設(shè)計(jì)、異步電路的設(shè)計(jì)，又加深了對(duì)這幾種電路異同的理解，各知識(shí)點(diǎn)相互促進(jìn)，讓學(xué)生印象深刻，理解透徹，大大提升了教學(xué)效果。

四、引入案例教學(xué)，激發(fā)學(xué)習(xí)興趣

案例教學(xué)法是一種常見而富有成效的教學(xué)方法，在EDA技術(shù)基礎(chǔ)課程教學(xué)中采用案例教學(xué)就是將企業(yè)界、學(xué)術(shù)界真實(shí)應(yīng)用的電路系統(tǒng)作為案例進(jìn)行課堂講解和分析研究的過程，是將實(shí)際例子作為教學(xué)媒介的一種教學(xué)方法。案例教學(xué)實(shí)質(zhì)上可歸為一種研究性學(xué)習(xí)，是以學(xué)生的自主性、探索性學(xué)習(xí)為基礎(chǔ)，從產(chǎn)業(yè)界所設(shè)計(jì)或生產(chǎn)的電路模塊中選擇研究對(duì)象，通過親身實(shí)踐獲得直接經(jīng)驗(yàn)，掌握電路模塊的工作原理和設(shè)計(jì)方法。教學(xué)中采用案例教學(xué)法既豐富了課堂內(nèi)容，加深了學(xué)生對(duì)知識(shí)的掌握與理解，又讓學(xué)生切實(shí)體會(huì)到了知識(shí)的實(shí)際應(yīng)用，激發(fā)了學(xué)生繼續(xù)學(xué)習(xí)的熱情，為教學(xué)過程向縱深發(fā)展奠定了基礎(chǔ)。比如在教學(xué)過程中可以引入CRC校驗(yàn)碼產(chǎn)生器的設(shè)計(jì)、FIR濾波器的設(shè)計(jì)、交通燈信號(hào)控制器的設(shè)計(jì)、電梯控制器的設(shè)計(jì)等，這些例子既包含EDA設(shè)計(jì)的完整流程，又具有一定的實(shí)際應(yīng)用價(jià)值，是學(xué)生畢業(yè)以后可能會(huì)遇到的實(shí)際項(xiàng)目。這些鮮活的案例既能讓學(xué)生學(xué)會(huì)EDA相關(guān)知識(shí)，又能讓其體會(huì)到所學(xué)知識(shí)的應(yīng)用價(jià)值，激發(fā)他們的學(xué)習(xí)興趣。

五、鼓勵(lì)獨(dú)立思考，培養(yǎng)學(xué)習(xí)能力

在課堂教學(xué)中，我們發(fā)現(xiàn)學(xué)生較少提問或提不出問題，他們大多是被動(dòng)地接受，缺乏主動(dòng)思考。學(xué)生不主動(dòng)思考就不會(huì)發(fā)現(xiàn)問題，就不可能自我激發(fā)、主動(dòng)探索。會(huì)思考是學(xué)生發(fā)展自主學(xué)習(xí)能力必備素養(yǎng)。會(huì)思考，方能發(fā)現(xiàn)問題，有問題才有切入點(diǎn)，才能不斷地自我激發(fā)并深入研究下去。課堂教學(xué)中教師應(yīng)該引導(dǎo)學(xué)生獨(dú)立思考，鍛煉他們的思維分析能力，幫助其養(yǎng)成良好的自主學(xué)習(xí)習(xí)慣，培養(yǎng)學(xué)生的學(xué)習(xí)能力。在EDA技術(shù)基礎(chǔ)課程教學(xué)中，教師每教完一種模塊的設(shè)計(jì)后，都要要求學(xué)生模仿所學(xué)模塊，設(shè)計(jì)一個(gè)相似的但又有一些不同的模塊，促進(jìn)學(xué)生思考。同時(shí)還需注意的是，盡管團(tuán)隊(duì)學(xué)習(xí)是很重要的，但我們?cè)诮虒W(xué)中發(fā)現(xiàn)，開展團(tuán)隊(duì)學(xué)習(xí)時(shí)往往會(huì)出現(xiàn)一個(gè)人學(xué)習(xí)、其他人旁觀，一個(gè)人動(dòng)手、其他人拷貝的怪現(xiàn)象，團(tuán)隊(duì)學(xué)習(xí)未能達(dá)到預(yù)期的效果，反而讓部分學(xué)生有了偷懶的機(jī)會(huì)。所以，教學(xué)中教師應(yīng)鼓勵(lì)獨(dú)立思考，讓每個(gè)學(xué)生都得到充分鍛煉，讓他們既學(xué)會(huì)具體的EDA知識(shí)，又養(yǎng)成獨(dú)立思考的習(xí)慣，提高自主學(xué)習(xí)的能力。

六、加強(qiáng)實(shí)驗(yàn)教學(xué)，提升應(yīng)用技能

實(shí)驗(yàn)教學(xué)既能檢驗(yàn)學(xué)生對(duì)理論知識(shí)的掌握程度，又能鍛煉學(xué)生的實(shí)踐動(dòng)手能力，在EDA技術(shù)基礎(chǔ)課程中有著舉足輕重的作用，一定要引起足夠的重視。實(shí)驗(yàn)教學(xué)中，要求學(xué)生設(shè)計(jì)的電路模塊的規(guī)模要由小到大，難度要由低到高，逐步開展綜合性的實(shí)驗(yàn)。教學(xué)中不能直接告訴學(xué)生電路模塊的實(shí)現(xiàn)方法和設(shè)計(jì)代碼，要采用啟發(fā)式教學(xué)法，圍繞著設(shè)計(jì)目標(biāo)引導(dǎo)學(xué)生進(jìn)行資料搜集、分析，進(jìn)行探究式學(xué)習(xí)，訓(xùn)練學(xué)生的思維能力，培養(yǎng)和激發(fā)學(xué)生的創(chuàng)新意識(shí)。綜合性較強(qiáng)的實(shí)驗(yàn)項(xiàng)目要面向?qū)嶋H應(yīng)用，要有一定的復(fù)雜度，要讓學(xué)生在完成實(shí)驗(yàn)的過程中體驗(yàn)到規(guī)范性的電子設(shè)計(jì)步驟，從而在一定程度上培養(yǎng)和提高學(xué)生的工程應(yīng)用技能。在實(shí)驗(yàn)教學(xué)中，要鼓勵(lì)學(xué)生用多種不同的方法去實(shí)現(xiàn)相同的邏輯功能，并引導(dǎo)學(xué)生分析各種方法在算法難易程度、運(yùn)算速度、占用芯片面積等方面的優(yōu)劣點(diǎn)。學(xué)生做實(shí)驗(yàn)的時(shí)候總會(huì)遇到問題，教師不要急于幫其解答，實(shí)驗(yàn)就是一個(gè)試錯(cuò)的過程，可以引導(dǎo)學(xué)生分析，促進(jìn)學(xué)生思考，幫助學(xué)生對(duì)易錯(cuò)點(diǎn)加深理解。實(shí)驗(yàn)教學(xué)不能僅僅是驗(yàn)證性的實(shí)驗(yàn)，要設(shè)計(jì)一些源于教材而高于教材的實(shí)驗(yàn)項(xiàng)目，讓學(xué)生在模仿、修改中逐步提升自己對(duì)設(shè)計(jì)的理解，提升自己的工程應(yīng)用技能。

七、改革考核方式，關(guān)注考核的有效性

EDA技術(shù)基礎(chǔ)是一門實(shí)踐性很強(qiáng)的課程，因此在該課程的考核環(huán)節(jié)中應(yīng)當(dāng)加大對(duì)實(shí)驗(yàn)實(shí)踐環(huán)節(jié)的評(píng)價(jià)。傳統(tǒng)的實(shí)驗(yàn)教學(xué)評(píng)價(jià)通常以檢查學(xué)生的實(shí)驗(yàn)報(bào)告為主要形式，而這種形式往往會(huì)導(dǎo)致一流的實(shí)驗(yàn)報(bào)告，三流的實(shí)踐動(dòng)手能力，不利于學(xué)生綜合素質(zhì)的提高和實(shí)踐能力的培養(yǎng)。因此，制定出合理的評(píng)價(jià)體系對(duì)激發(fā)學(xué)生的積極性和主動(dòng)性、提高學(xué)習(xí)效果非常重要。據(jù)多年的教學(xué)經(jīng)驗(yàn)，我們采取如下的評(píng)價(jià)體系。該評(píng)價(jià)體系主要包括兩部分，即理論考試和實(shí)驗(yàn)考核，其中理論考試占比50%，實(shí)驗(yàn)考核占比50%；實(shí)驗(yàn)考核分別為實(shí)驗(yàn)前的準(zhǔn)備、實(shí)驗(yàn)中的態(tài)度和操作以及實(shí)驗(yàn)后期對(duì)結(jié)果的分析與整理。需要特別強(qiáng)調(diào)的是，對(duì)實(shí)驗(yàn)結(jié)果的分析是整個(gè)實(shí)驗(yàn)環(huán)節(jié)中非常重要的部分，這一點(diǎn)很容易被忽略。在EDA實(shí)驗(yàn)中，實(shí)驗(yàn)結(jié)果往往以0或1組成的各種代碼給出，并不是那么容易就能看出其正確與否的。能否正確分析實(shí)驗(yàn)結(jié)果，解釋其正確的原因，闡述其錯(cuò)誤的理由是檢驗(yàn)學(xué)生對(duì)相關(guān)知識(shí)點(diǎn)掌握程度的一種較好的評(píng)價(jià)方法，這一點(diǎn)應(yīng)該引起足夠的重視?？傊?，EDA技術(shù)基礎(chǔ)對(duì)學(xué)生的后續(xù)學(xué)習(xí)有很大的幫助，對(duì)學(xué)生的就業(yè)競(jìng)爭(zhēng)力有至關(guān)重要的影響。該課程有一定的難度，教學(xué)中要找好切入點(diǎn)，選對(duì)教學(xué)法，循序漸進(jìn)、拾級(jí)而上。該課程具有較強(qiáng)的實(shí)踐性，教學(xué)中應(yīng)當(dāng)適時(shí)引入業(yè)界應(yīng)用案例，讓學(xué)生在案例教學(xué)中感受到知識(shí)的價(jià)值和鉆研的樂趣，并進(jìn)一步激發(fā)學(xué)生的創(chuàng)新能力和創(chuàng)業(yè)欲望。

［參考文獻(xiàn)］

［1］黃小容.“EDA技術(shù)”課程教學(xué)改革與探索［J］.中外企業(yè)家，2016（2）：244-245.［2］劉新元，謝柏青.改革“數(shù)字邏輯電路實(shí)驗(yàn)”培養(yǎng)創(chuàng)新型人才［J］.中國電力教育（上），2009（7）：156-157.［3］孫曉玲.課堂教學(xué)培養(yǎng)大學(xué)生自主學(xué)習(xí)能力的措施［J］.江蘇高教，2014（2）：94-95.［4］袁琦，黃建清.工程化綜合性實(shí)驗(yàn)教學(xué)的探索與實(shí)踐［J］.中國電力教育，2011（4）：126-127.［5］李海.獨(dú)立學(xué)院EDA技術(shù)課程教學(xué)改革實(shí)踐與探索［J］.價(jià)值工程，2011（27）：167-168.

第二篇：EDA技術(shù)基礎(chǔ)實(shí)驗(yàn)教案

實(shí)驗(yàn)一 2選1多路選擇器VHDL設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

熟悉利用MAX+plusⅡ的VHDL文本設(shè)計(jì)流程全過程，學(xué)習(xí)簡單組合邏輯電路的設(shè)計(jì)、多層次電路的設(shè)計(jì)、仿真和硬件測(cè)試。

二、實(shí)驗(yàn)內(nèi)容：

按照MAX+plusⅡ的文本輸入設(shè)計(jì)方法與流程完成2選1多路選擇器的輸入（mux21a.vhd）和仿真測(cè)試等步驟，給出仿真波形圖。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，實(shí)際驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。

三、實(shí)驗(yàn)步驟：

1、根據(jù)2選1多路選擇器的工作原理，編寫2選1的VHDL源程序，并輸入計(jì)算機(jī)，mux21a.vhd文件名將源程序存盤。2選1多路選擇器的參考程序如下：

【例1-1】

ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;BEGIN d <= a AND(NOT S);e <= b AND s;y <= d OR e;END ARCHITECTURE one;

【例1-2】

ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y <=(a AND(NOT s))OR(b AND s);END ARCHITECTURE one;

【例1-3】 ENTITY mux21a IS PORT(a, b, s: IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN y <= a;ELSE y <= b;END IF;END PROCESS;END ARCHITECTURE one;

2、對(duì)mux21a.vhd文件編譯后，再進(jìn)行波形仿真，完成輸入信號(hào)a、b、s 輸入電平的設(shè)置，啟動(dòng)仿真器Simulator，觀察輸出波形的情況。

3、鎖定引腳、編譯并編程下載。參選實(shí)驗(yàn)電路模式5和附表一，鍵

1、鍵

2、鍵3為輸入信號(hào)a、b、s分別鎖定在EP1K30/50144-PIN TQFP 目標(biāo)芯片的8、9、10引腳，輸出信號(hào)y鎖定在目標(biāo)芯片的20引腳。

4、硬件實(shí)測(cè)2選1多路選擇器的邏輯功能。按動(dòng)GW48實(shí)驗(yàn)板上的高低電平輸入鍵

1、鍵

2、鍵3，得到不同的s、b、a輸入組合；觀察輸出發(fā)光二極管D1的亮滅，檢查2選1多路選擇器的設(shè)計(jì)結(jié)果是否正確。

思考題

用以上同樣的方法設(shè)計(jì)4選1數(shù)據(jù)選擇器mux41a.vhd，并仿真設(shè)計(jì)結(jié)果。

實(shí)驗(yàn)報(bào)告要求：

寫出實(shí)驗(yàn)源程序，畫出仿真波形。分析實(shí)驗(yàn)結(jié)果，以及它們的硬件測(cè)試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。寫出心得體會(huì)。

實(shí)驗(yàn)二 D觸發(fā)器的VHDL設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

熟悉利用MAX+plusⅡ的VHDL文本設(shè)計(jì)流程全過程，學(xué)習(xí)簡單時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試。

二、實(shí)驗(yàn)內(nèi)容：

按MAX+plusⅡ的文本輸入設(shè)計(jì)方法與流程完成D觸發(fā)器的VHDL設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程。

D觸發(fā)器的VHDL設(shè)計(jì)的參考程序如下：

【例2-1】

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 IS BEGIN SIGNAL Q1 : STD_LOGIC;--類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D;END IF;Q <= Q1;--將內(nèi)部的暫存數(shù)據(jù)向端口輸出 END PROCESS;END bhv;

三、實(shí)驗(yàn)步驟：

1、打開文本編輯器，輸入D觸發(fā)器的VHDL源程序，并用D_ff.vhd文件名將源程序存盤。

2、選擇目標(biāo)器件EP1K30/50144-PIN TQFP。

3、對(duì)D_ff.vhd文件編譯后，再進(jìn)行波形仿真，完成輸入信號(hào)d、clk輸入電平的設(shè)置，啟動(dòng)仿真器Simulator，觀察輸出波形的情況。

4、鎖定引腳、編譯并編程下載。參選實(shí)驗(yàn)電路模式5和附表一，鍵1為輸入信號(hào)d鎖定在EP1K30/50144-PIN TQFP 目標(biāo)芯片的8引腳，輸出信號(hào)q和nq鎖定在目標(biāo)芯片的20和21引腳。

實(shí)驗(yàn)報(bào)告要求：

寫出實(shí)驗(yàn)源程序，畫出仿真波形。分析實(shí)驗(yàn)結(jié)果，以及它們的硬件測(cè)試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。寫出心得體會(huì)。

實(shí)驗(yàn)三 含異步清0同步時(shí)鐘使能的4位加法計(jì)數(shù)器設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。

二、實(shí)驗(yàn)原理：

圖4-1 含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能4位加法計(jì)數(shù)器

圖4-1是一含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能4位加法計(jì)數(shù)器，例4-1是其VHDL描述。由圖4-1所示，圖中間是4位鎖存器；rst是異步清信號(hào)，高電平有效；clk是鎖存信號(hào)；D[3..0]是4位數(shù)據(jù)輸入端。當(dāng)ENA為'1'時(shí)，多路選擇器將加1器的輸出值加載于鎖存器的數(shù)據(jù)端；當(dāng)ENA為'0'時(shí)將“0000”加載于鎖存器。

三、實(shí)驗(yàn)內(nèi)容：

1、按照VHDL文本輸入設(shè)計(jì)方法和步驟，在MAX+plusII上對(duì)例4-1 進(jìn)行編輯、編譯、綜合、適配、仿真。說明例4-1中各語句的作用，詳細(xì)描述示例的功能特點(diǎn)，給出其所有信號(hào)的時(shí)序仿真波形。

[例4-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT(CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN P_REG: PROCESS(CLK, RST, ENA)BEGIN IF RST = '1' THEN CQI <= “0000”;ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1;END IF;END IF;

OUTY <= CQI;END PROCESS P_REG;--進(jìn)位輸出

COUT<=CQI(0)AND CQI(1)AND CQI(2)AND CQI(3);END behav;

2、引腳鎖定以及硬件下載測(cè)試。

建議選實(shí)驗(yàn)電路模式5，用鍵8（PIO7）控制RST；用鍵7（PIO6）控制ENA；計(jì)數(shù)溢出COUT接發(fā)光管D8（PIO15）；OUTY是計(jì)數(shù)輸出，接數(shù)碼1（PIO19-PIO16，低位靠右）；時(shí)鐘CLK接clock0（引腳號(hào)為54），通過短路帽選擇4Hz信號(hào)。引腳鎖定窗后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)。將實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。

結(jié)合第五章例題使學(xué)生能夠提高對(duì)具有計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能功能的計(jì)數(shù)器中各功能的實(shí)現(xiàn)的認(rèn)識(shí)、并能完成設(shè)計(jì)。

思考題1：

在例4-1 中是否可以不定義信號(hào) CQI，而直接用輸出端口信號(hào)完成加法運(yùn)算，即 : OUTY <= OUTY + 1 ？

思考題2：

修改例4-1，用進(jìn)程語句和IF語句實(shí)現(xiàn)進(jìn)位信號(hào)的檢出。

實(shí)驗(yàn)報(bào)告要求：

寫出實(shí)驗(yàn)源程序，畫出仿真波形。分析實(shí)驗(yàn)結(jié)果，以及它們的硬件測(cè)試實(shí)驗(yàn)結(jié)果和附加內(nèi)容實(shí)驗(yàn)情況寫進(jìn)實(shí)驗(yàn)報(bào)告。寫出心得體會(huì)。

實(shí)驗(yàn)四 7段數(shù)碼顯示譯碼器設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

學(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)多層次設(shè)計(jì)方法。

二、實(shí)驗(yàn)原理：

7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實(shí)現(xiàn)。本項(xiàng)實(shí)驗(yàn)很容易實(shí)現(xiàn)這一目的。例5-1作為7段BCD碼譯碼器的設(shè)計(jì)，輸出信號(hào)LED7S的7位分別接如圖5-1數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng)LED7S輸出為 “1101101” 時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1，接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。

三、實(shí)驗(yàn)內(nèi)容：

1、說明例5-1中各語句的含義，以及該例的整體功能。在MAX+plusII上對(duì)以下該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形（提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)）。

[例5-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DecL7S IS PORT(A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE one OF DecL7S IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” => LED7S <= “0111111”;--X“3F”?0 WHEN “0001” => LED7S <= “0000110”;--X“06”?1 WHEN “0010” => LED7S <= “1011011”;--X“5B”?2 WHEN “0011” => LED7S <= “1001111”;--X“4F”?3 WHEN “0100” => LED7S <= “1100110”;--X“66”?4 WHEN “0101” => LED7S <= “1101101”;--X“6D”?5 WHEN “0110” => LED7S <= “1111101”;--X“7D”?6 WHEN “0111” => LED7S <= “0000111”;--X“07”?7 WHEN “1000” => LED7S <= “1111111”;--X“7F”?8 WHEN “1001” => LED7S <= “1101111”;--X“6F”?9 WHEN “1010” => LED7S <= “1110111”;--X“77”?10 WHEN “1011” => LED7S <= “1111100”;--X“7C”?11 WHEN “1100” => LED7S <= “0111001”;--X“39”?12 WHEN “1101” => LED7S <= “1011110”;--X“5E”?13 WHEN “1110” => LED7S <= “1111001”;--X“79”?14 WHEN “1111” => LED7S <= “1110001”;--X“71”?15 WHEN OTHERS => NULL;END CASE;END PROCESS;END;

2、引腳鎖定以及硬件下載測(cè)試。建議選實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出（PIO46--PIO40），鍵

8、鍵

7、鍵

6、鍵5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。

3、用VHDL例化語句（參考實(shí)驗(yàn)1中的1位全加VHDL文本輸入設(shè)計(jì)）按圖5-2 的方式，以例4-1和例5-1為底層元件，完成頂層文件設(shè)計(jì)，并重復(fù)以上實(shí)驗(yàn)過程。注意圖5-2中的tmp是4位總線，led是7位總線。對(duì)于引腳鎖定和實(shí)驗(yàn)，建議仍選實(shí)驗(yàn)電路模式6，用數(shù)碼8顯示譯碼輸出，用鍵3作為時(shí)鐘輸入（每按2次鍵為1個(gè)時(shí)鐘脈沖），或直接時(shí)鐘信號(hào)clock0。

實(shí)驗(yàn)報(bào)告要求：

寫出實(shí)驗(yàn)源程序，畫出仿真波形。分析實(shí)驗(yàn)結(jié)果，以及它們的硬件測(cè)試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。寫出心得體會(huì)。

實(shí)驗(yàn)五 2位數(shù)的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

通過實(shí)驗(yàn)讓讀者掌握復(fù)雜時(shí)序邏輯電路的EDA原理圖輸入設(shè)計(jì)法和文本輸入設(shè)計(jì)法，通過電路仿真，進(jìn)一步了解有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器的功能和特性。

二、實(shí)驗(yàn)原理：

有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器是頻率計(jì)的核心元件之一，這里用2個(gè)74162來設(shè)計(jì)完成。

三、實(shí)驗(yàn)內(nèi)容：

1.用文本輸入設(shè)計(jì)方法編寫2位十進(jìn)制計(jì)數(shù)器的VHDL源程序，并用twin10_g.vhd文件名存盤，參考程序如下： LIBRARY ieee;

USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY twin10_v IS PORT（Clrn,Ent1,Enp,Clk : IN STD_LOGIC;

Qa,Qb

: OUT STD_LOGIC_VECTOR(3 downto 0);

Co

: OUT STD_LOGIC);END twin10_v;ARCHITECTURE a OF twin10_v IS SIGNAL Ent2 : STD_LOGIC;BEGIN

PROCESS(Clk)

VARIABLE tmpa,tmpb :STD_LOGIC_VECTOR(3 downto 0);

BEGIN IF(Clk'event AND Clk='1')THEN

IF Clrn='0' THEN tmpa := “0000”;tmpb := “0000”;

ELSIF(Ent1 AND Enp)='1' THEN

IF tmpa=“1001” THEN

tmpa:=“0000”;

IF tmpb=“1001” THEN tmpb:=“0000”;

ELSE tmpb:= tmpb+1;

END IF;

ELSE tmpa := tmpa+1;

END IF;

END IF;

END IF;

Qa <= tmpa;Ent2<=tmpa(0)AND tmpa(3)AND Ent1;

Qb <= tmpb;Co<= tmpb(0)AND tmpb(3)AND Ent2;END PROCESS;END a;2.同樣編譯后再進(jìn)行波形仿真

按照波形仿真的操作步驟，對(duì)2位十進(jìn)制計(jì)數(shù)器進(jìn)行波形仿真。

3.鎖定引腳、編譯并編程下載。參選實(shí)驗(yàn)電路模式5和附表一，引腳鎖定目標(biāo)芯片為EP1K30/50144-PIN TQFP 實(shí)驗(yàn)報(bào)告要求：

寫出實(shí)驗(yàn)源程序，畫出仿真波形。對(duì)設(shè)計(jì)的2位十進(jìn)制計(jì)數(shù)器進(jìn)行實(shí)驗(yàn)結(jié)果的分析，以及硬件測(cè)試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。寫出心得體會(huì)。

第三篇：基礎(chǔ)會(huì)計(jì)學(xué)課程教學(xué)研究

基礎(chǔ)會(huì)計(jì)學(xué)課程教學(xué)研究

摘要：文章討論了如何培養(yǎng)學(xué)生的學(xué)習(xí)基礎(chǔ)會(huì)計(jì)學(xué)的興趣：首先培養(yǎng)學(xué)習(xí)會(huì)計(jì)的間接興趣，然后培養(yǎng)學(xué)生的直接興趣；培養(yǎng)直接興趣主要從教學(xué)語言、教學(xué)內(nèi)容、教學(xué)手段、教學(xué)方法上著手；最后指出只有將間接興趣與直接興趣緊密地結(jié)合在一起，才能使學(xué)生將學(xué)習(xí)真正內(nèi)化為自身的心理需要，產(chǎn)生理想的學(xué)習(xí)效果。

關(guān)鍵詞：間接興趣；直接興趣；基礎(chǔ)會(huì)計(jì)學(xué)

中圖分類號(hào)：G420 文獻(xiàn)標(biāo)識(shí)碼：A

1、激發(fā)學(xué)生學(xué)習(xí)基礎(chǔ)會(huì)計(jì)學(xué)的間接興趣

所謂間接興趣是指由事物的目的和任務(wù)引起的，對(duì)事物的未來結(jié)果感到需要而產(chǎn)生的興趣。例如：有的同學(xué)開始對(duì)學(xué)習(xí)英語本身并不感興趣，但認(rèn)識(shí)到學(xué)好英語對(duì)自己今后的升學(xué)以及就業(yè)很有幫助，因而就下定決心學(xué)習(xí)英語，這就是我們所說的間接興趣。學(xué)生在學(xué)習(xí)基礎(chǔ)會(huì)計(jì)學(xué)之前，對(duì)基礎(chǔ)會(huì)計(jì)學(xué)理解偏頗，有的可能認(rèn)為會(huì)計(jì)就是記記賬，算算數(shù)，很簡單，沒必要把它當(dāng)成一門課程來學(xué)；而有的學(xué)生又會(huì)認(rèn)為，學(xué)習(xí)會(huì)計(jì)要整天與數(shù)字打交道，因此，跟數(shù)學(xué)有很密切的關(guān)系，而數(shù)學(xué)則是自己最頭痛的學(xué)科，因而產(chǎn)生恐懼的心理，覺得會(huì)計(jì)也很難學(xué)。要消除學(xué)生的學(xué)習(xí)會(huì)計(jì)的這些阻礙，首先要培養(yǎng)學(xué)生學(xué)習(xí)會(huì)計(jì)的間接興趣。所以，教師首先要上好會(huì)計(jì)學(xué)的第一堂課，通過自身的講解，改變學(xué)生對(duì)基礎(chǔ)會(huì)計(jì)學(xué)的認(rèn)識(shí)，讓學(xué)生認(rèn)識(shí)到學(xué)習(xí)會(huì)計(jì)的重要性，從而產(chǎn)生對(duì)學(xué)習(xí)會(huì)計(jì)的間接興趣。為了激發(fā)學(xué)生學(xué)習(xí)基礎(chǔ)會(huì)計(jì)學(xué)的間接興趣，筆者在教學(xué)過程中采取了很多辦法，例如給學(xué)生列舉古今中外著名的正反會(huì)計(jì)案例以及經(jīng)濟(jì)熱點(diǎn)問題，有力地闡述“經(jīng)濟(jì)越發(fā)展會(huì)計(jì)越重要”的觀點(diǎn)，以此來抓住學(xué)生強(qiáng)烈的好奇心，激起他們的求知欲，從而激發(fā)他們學(xué)習(xí)會(huì)計(jì)的間接興趣。

2、培養(yǎng)學(xué)生學(xué)習(xí)基礎(chǔ)會(huì)計(jì)學(xué)的直接興趣

所謂直接興趣，是指由于對(duì)事物或活動(dòng)本身感到需要而產(chǎn)生的興趣。例如，有的人開始并不喜歡學(xué)習(xí)英語，但隨著時(shí)間的推移，越來越感到英語學(xué)習(xí)很有意思，進(jìn)而發(fā)展到每天都離不開英語，哪天不學(xué)就覺得心里好像缺點(diǎn)什么，這種對(duì)學(xué)習(xí)英語本身這種活動(dòng)感到需要而產(chǎn)生的興趣就是我們所說的直接興趣。而對(duì)會(huì)計(jì)學(xué)的學(xué)習(xí)也一樣，如果沒有間接興趣這個(gè)基礎(chǔ)，學(xué)生可能根本就不會(huì)認(rèn)真對(duì)待會(huì)計(jì)學(xué)這門課程：如果沒有直接興趣的引導(dǎo)，學(xué)生便會(huì)感到學(xué)習(xí)基礎(chǔ)會(huì)計(jì)學(xué)枯燥乏味，這樣學(xué)習(xí)便不能持久，更談不上學(xué)好這門課程。因此，只有將間接興趣與直接興趣緊密地結(jié)合在一起，才能使學(xué)生將基礎(chǔ)會(huì)計(jì)學(xué)的學(xué)習(xí)真正內(nèi)化為自身的心理需要，從而產(chǎn)生理想的學(xué)習(xí)效果。培養(yǎng)學(xué)生學(xué)習(xí)會(huì)計(jì)學(xué)的直接興趣，筆者認(rèn)為應(yīng)該從以下五個(gè)方面著手：

2.1從教學(xué)對(duì)象入手，以教學(xué)語言感染學(xué)生

教學(xué)過程中，教師要做好方方面面的工作：包括教學(xué)內(nèi)容的精心準(zhǔn)備，教學(xué)方法的靈活運(yùn)用，教學(xué)情境的設(shè)計(jì)等等。而在做所有這些工作的過程中，必須將自己的教學(xué)對(duì)象融入其中。對(duì)獨(dú)立學(xué)院的學(xué)生而言，獨(dú)立學(xué)院的學(xué)生相對(duì)一本、二本的學(xué)生來說，入學(xué)的基礎(chǔ)要差一些，學(xué)習(xí)過程中的理解能力稍顯欠缺，對(duì)學(xué)習(xí)的態(tài)度比較默然，學(xué)習(xí)勁頭不足。雖然獨(dú)立學(xué)院學(xué)生在學(xué)習(xí)方面存在以上一些缺點(diǎn)，但是，獨(dú)立學(xué)院學(xué)生對(duì)待生活很富有激情，也很有自己的想法：遇到自身感興趣的問題則可以全身心積極投入。因此，針對(duì)教學(xué)對(duì)象的特點(diǎn)，我們首先要從思想的根源上擯棄“獨(dú)立學(xué)院學(xué)生在學(xué)習(xí)上存在較多缺點(diǎn)”這種觀點(diǎn)，而要從他們的優(yōu)點(diǎn)出發(fā)，用富有激情的語言去感染學(xué)生，激起他們學(xué)習(xí)的熱情，教師經(jīng)常用生動(dòng)形象、抑揚(yáng)頓挫、風(fēng)趣幽默、詼諧機(jī)智的語言能夠滋潤學(xué)生的心田，使他們對(duì)會(huì)計(jì)學(xué)傾注更多的情感，從而產(chǎn)生興趣。配合教材內(nèi)容，用聯(lián)系生活、貼近實(shí)際、風(fēng)趣幽默的語句，也可以把抽象的問題更加具體化，深?yuàn)W的道理更加形象化，枯燥的知識(shí)更加趣味化，從視覺、聽覺、觸覺綜合的情景中，給學(xué)生營造一個(gè)輕松活潑的學(xué)習(xí)氣氛，不僅能夠讓學(xué)生快樂的完成學(xué)習(xí)任務(wù)，也可以激起他們的學(xué)習(xí)興趣，讓他們感受到學(xué)習(xí)不再是那么枯燥、單調(diào)的事情。

2.2整合教材內(nèi)容，使會(huì)計(jì)貼近日常生活

基礎(chǔ)會(huì)計(jì)學(xué)的教材，一般都是從理論知識(shí)入手，從一開始就介紹大量的概念、原理性知識(shí)，例如，會(huì)計(jì)的基本假設(shè)、會(huì)計(jì)信息的質(zhì)量要求等等內(nèi)容往往都放在教材的最前面，而這些內(nèi)容涉及的會(huì)計(jì)專業(yè)術(shù)語，由于專業(yè)性強(qiáng)，往往生澀難懂，一開始就介紹這些內(nèi)容很容易讓學(xué)生對(duì)基礎(chǔ)會(huì)計(jì)學(xué)產(chǎn)生恐懼感、厭煩感，最后失去學(xué)習(xí)的興趣。針對(duì)這些情況，教師可以根據(jù)需要有效整合教材內(nèi)容，在教學(xué)過程中適當(dāng)改變教材的順序，從會(huì)計(jì)從業(yè)的一些基本技能入手，例如可以通過介紹財(cái)會(huì)數(shù)字的書寫方法、會(huì)計(jì)常用的一些票據(jù)，進(jìn)而引出會(huì)計(jì)的基本概念、基本原理等內(nèi)容。教師在剛開始講授這些知識(shí)時(shí)，要盡可能把理論知識(shí)與實(shí)際生活緊密結(jié)合起來，采用通俗易懂、簡明扼要的語言，充分利用日常生活中的經(jīng)常會(huì)碰到的實(shí)例幫助學(xué)生理解概念。例如，在解釋“資金平衡原理”時(shí)，讓學(xué)生思考他們這個(gè)月的開支是從哪里來的，有的學(xué)生說是父母給的；有的學(xué)生則說父母給了一部分，自己做兼職賺了一部分；還有的學(xué)生說父母給的不夠用，又借了同學(xué)一部分錢；然后我就告訴學(xué)生：那么父母給的和自己賺的或者向同學(xué)借的不就正好解釋了你們手頭上的資金是從哪里來的嗎?這其實(shí)就是資金的來源渠道。然后又讓學(xué)生思考，那么這個(gè)月的開支都用到哪些地方了呢?有的同學(xué)很快給出答案：自己吃飯用了多少，買學(xué)習(xí)用品花了多少，買衣服花了多少，乘坐交通工具用了多少，還剩下多少等等，這時(shí)我又引導(dǎo)學(xué)生：這些開支的明細(xì)不正好解釋了你們資金的使用情況嗎?而且，還可以總結(jié)出：有一定的資金使用，必定有一定的資金來源，這是同一資金的兩個(gè)側(cè)面，表示資金從哪里來，又用到哪里去，而且兩者的數(shù)額必定是相等的，完整的反映了資金的來龍去脈。通過這種舉例方式，學(xué)生深切地感受到會(huì)計(jì)與他們的生活很貼近，體味到學(xué)習(xí)會(huì)計(jì)的價(jià)值和樂趣，進(jìn)一步闡明會(huì)計(jì)在經(jīng)濟(jì)生活中的重要價(jià)值，激其學(xué)習(xí)的興趣和欲望。

2.3充分利用現(xiàn)代化的教學(xué)手段，提高課堂教學(xué)效率

多媒體技術(shù)現(xiàn)已被廣泛應(yīng)用于教學(xué)過程中。而針對(duì)基礎(chǔ)會(huì)計(jì)的教學(xué)來說，多媒體的引入，也極大的提高了教學(xué)效率，豐富了教學(xué)內(nèi)容，具體表現(xiàn)在：通過多媒體技術(shù)可以展現(xiàn)各種會(huì)計(jì)工作崗位，會(huì)計(jì)工作的流程，讓學(xué)生能夠真切地感受什么是會(huì)計(jì)：還能展示會(huì)計(jì)需要用到的工具，例如記賬憑證、會(huì)計(jì)賬簿、會(huì)計(jì)報(bào)表等；以及支票、匯票、增值稅專用發(fā)票、差旅費(fèi)報(bào)銷單等原始憑證，從而在會(huì)計(jì)實(shí)務(wù)中增強(qiáng)操作能力；通過多媒體技術(shù)還可以增強(qiáng)對(duì)會(huì)計(jì)基本概念的理解，例如展現(xiàn)幾種賬務(wù)處理程序、展現(xiàn)產(chǎn)品成本核算過程、展現(xiàn)各種賬頁的格式、過賬、結(jié)賬等流程。

需要注意的是，在使用多媒體教學(xué)過程中，也應(yīng)與傳統(tǒng)的教學(xué)方式向結(jié)合，傳統(tǒng)的粉筆與黑板相結(jié)合的板書方式，也有它固有的優(yōu)勢(shì)：能夠抓住學(xué)生的學(xué)習(xí)思路，及時(shí)發(fā)現(xiàn)學(xué)生學(xué)習(xí)過程中的問題，且對(duì)于重難點(diǎn)問題，通過一步一步的黑板演示，更便于學(xué)生理解和掌握。因此，在必要時(shí)，應(yīng)采用黑板板書的方式將難點(diǎn)問題詳細(xì)列示清楚。黑板板書與多媒體的有機(jī)結(jié)

合，兩者的優(yōu)勢(shì)互補(bǔ)，可以更進(jìn)一步提高教學(xué)效果。

總之，多媒體教學(xué)技術(shù)的引入，為現(xiàn)代教學(xué)提供了優(yōu)厚的教學(xué)技術(shù)支持。但是，教學(xué)技術(shù)只是輔助教學(xué)的一個(gè)工具，在使用多媒體教學(xué)的過程中，切忌使用過于花哨的圖片、聲音、視頻，使得學(xué)生聽課時(shí)過于分散注意力，而沒有注重到講述內(nèi)容的實(shí)質(zhì)，從而引起喧賓奪主的結(jié)果。

2.4設(shè)計(jì)仿真的會(huì)計(jì)實(shí)驗(yàn)流程，將理論與實(shí)踐相結(jié)合在講述記賬憑證這章的內(nèi)容時(shí)，除了要使用多媒體技術(shù)將會(huì)計(jì)實(shí)務(wù)中的會(huì)計(jì)憑證展示給學(xué)生看之外，還要將前面所學(xué)的理論知識(shí)與會(huì)計(jì)憑證的填制的實(shí)踐內(nèi)容相結(jié)合起來，盡管通過前面的學(xué)習(xí)，學(xué)生已能熟練編制會(huì)計(jì)分錄，但由于沒有實(shí)際去接觸會(huì)計(jì)憑證，使學(xué)生總有一種理論與實(shí)際相脫節(jié)的感覺，因此，教師可以仿照真實(shí)的經(jīng)濟(jì)業(yè)務(wù)處理流程進(jìn)行會(huì)計(jì)實(shí)驗(yàn)，讓學(xué)生親身體驗(yàn)實(shí)務(wù)會(huì)計(jì)人員的工作，在實(shí)踐過程中培養(yǎng)對(duì)會(huì)計(jì)的興趣。例如在講解會(huì)計(jì)憑證的填制和會(huì)計(jì)賬簿的登記內(nèi)容時(shí)，可以購買或印制與真實(shí)憑證相似的會(huì)計(jì)憑證、會(huì)計(jì)賬簿、會(huì)計(jì)報(bào)表，并把學(xué)生作相應(yīng)的分組，每組學(xué)生共同完成不同經(jīng)濟(jì)業(yè)務(wù)的會(huì)計(jì)憑證的填制、會(huì)計(jì)賬簿的登記等，讓學(xué)生真實(shí)地體驗(yàn)基礎(chǔ)會(huì)計(jì)的操作流程，這樣不僅達(dá)到教學(xué)目的，也容易引起學(xué)生的興趣。

2.5加強(qiáng)課堂討論和練習(xí)，及時(shí)給予指導(dǎo)

基礎(chǔ)會(huì)計(jì)學(xué)是一門實(shí)踐性比較強(qiáng)的課程，要讓學(xué)生真正掌握所學(xué)知識(shí)，除了將知識(shí)講得透徹、易懂之外，還需要學(xué)生及時(shí)加以練習(xí)，強(qiáng)化所學(xué)知識(shí)。而課后作業(yè)及練習(xí)往往不能讓學(xué)生與老師及時(shí)溝通，發(fā)現(xiàn)問題，從而解決問題。因此，筆者提倡在課堂上應(yīng)該留有一定的時(shí)間給學(xué)生討論和練習(xí)。學(xué)生通過分組討論，派代表將小組的主要觀點(diǎn)陳述出來，討論結(jié)束后，由老師作總結(jié)，表揚(yáng)做得好的，鼓勵(lì)做得不夠好的。另外，通過適當(dāng)?shù)恼n堂練習(xí)，教師也可以及時(shí)了解學(xué)生掌握程度。例如，在講授工業(yè)企業(yè)主要生產(chǎn)經(jīng)營過程的核算時(shí)，要求學(xué)生開始學(xué)會(huì)用借貸記賬法編制生產(chǎn)經(jīng)營過程中所涉及的經(jīng)濟(jì)業(yè)務(wù)的會(huì)計(jì)分錄，這就需要學(xué)生多加練習(xí)，因此，筆者在講授相關(guān)內(nèi)容后，往往留些課堂作業(yè)，讓學(xué)生當(dāng)堂練習(xí)，并到下面去走動(dòng)，查看每位學(xué)生的完成情況，并對(duì)他們予以指導(dǎo)。這樣，不僅能夠讓學(xué)生及時(shí)掌握所學(xué)知識(shí)，學(xué)生與老師的及時(shí)溝通還可以聯(lián)絡(luò)彼此的感情。

3、結(jié) 語

在基礎(chǔ)會(huì)計(jì)學(xué)課程的學(xué)習(xí)中，只有培養(yǎng)了學(xué)生的間接興趣，讓學(xué)生產(chǎn)生學(xué)習(xí)的欲望，再培養(yǎng)學(xué)生的直接興趣，并將間接興趣與直接興趣緊密地結(jié)合在一起，才能使學(xué)生將學(xué)習(xí)真正內(nèi)化為自身的心理需要，把“要我學(xué)”變?yōu)椤拔乙獙W(xué)”、“我樂學(xué)”。我們應(yīng)該想方設(shè)法激發(fā)學(xué)生對(duì)會(huì)計(jì)專業(yè)課程的學(xué)習(xí)興趣，提高學(xué)生學(xué)習(xí)的積極性、自覺性和主動(dòng)性。

參考文獻(xiàn)：

[1]吳萍，談非會(huì)計(jì)專業(yè)學(xué)生會(huì)計(jì)課程學(xué)習(xí)興趣的培養(yǎng)[J]，河南機(jī)電高等專科學(xué)校學(xué)報(bào)，2008(11)

[2]楊靜，如何在會(huì)計(jì)教學(xué)中提高學(xué)生學(xué)習(xí)興趣[J]，考試周刊，2009(34)

第四篇：eda技術(shù)課程總結(jié)與心得

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個(gè)方面？未來的發(fā)展趨勢(shì)是什么？

ANS:

2、EDA技術(shù)的優(yōu)勢(shì)是什么？

ANS: EDA依賴功能強(qiáng)大的計(jì)算機(jī)在EDA工具軟件平臺(tái)上自動(dòng)的完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真等功能，直至實(shí)現(xiàn)既定性能的電子線路系統(tǒng)功能。EDA使得設(shè)計(jì)者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言HDL和EDA工具軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)

+ P 10

3、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？

ANS: ①設(shè)計(jì)輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時(shí)序仿真與功能門級(jí)仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測(cè)。

4、硬件描述語言的種類有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？

ANS:

過程大部分由計(jì)算機(jī)完成，可植性強(qiáng)，便于系統(tǒng)的優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)的修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。

6、ip核可分為哪幾類？

ANS: ①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

ANS:

IP就是將某些功能固化，而當(dāng)EDA設(shè)計(jì)也需要這些功能的時(shí)候，就可以直接將植入了此功能的IP拿過來直接用，而不用再重新設(shè)計(jì)。這樣既可以提高效率又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后順序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一個(gè)完整的VHDL程序包括哪幾個(gè)部分？其作用是什么？ ANS: ①實(shí)體描述部分 ②結(jié)構(gòu)體描述部分

作用 略

2、VHDL中標(biāo)示符的命名規(guī)則是什么？

ANS: 標(biāo)識(shí)符是設(shè)計(jì)者在VHDL程序中自己定義的，用于標(biāo)識(shí)不同名稱的詞語。例如實(shí)體名、端口名等。具體規(guī)則如下：

·有效的字符：包括26個(gè)大小寫英文字母，數(shù)字包括0~9以及下劃線。

·任何標(biāo)識(shí)符必須以英文字母開頭

·必須是單一的下劃線，且前后都要有字母或數(shù)字?！?biāo)識(shí)符中的英文字母不區(qū)分大小寫。

·允許包含圖形符號(hào)（如回車符、換行符等），也允許包含空格符。

3、端口模式有哪些？

ANS: ①IN

2、OUT

3、INOUT雙向端口

4、BUFFER 緩沖端口

4、VHDL中有哪些基本的數(shù)據(jù)類型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布爾）、natural（自然數(shù)）、integer（整數(shù)）、signed（有符號(hào)）、unsigned（無符號(hào)）、array（數(shù)組類)、record（記錄類型）、Subtype（子類型）、用戶自定義類型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、簡述信號(hào)和變量的區(qū)別

ANS：比較對(duì)象

信號(hào)SIGNAL

變量VARIABLE

基本用法

用于作為電路中的信號(hào)連線

用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元

適用范圍

在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都適用

只能在所定義的進(jìn)程中使用

行為特性

在進(jìn)程最后才對(duì)信號(hào)賦值

立即賦值

簡單的說,信號(hào)是全局的,用于結(jié)構(gòu)體中并行語句間數(shù)據(jù)流的傳遞;變量則是局部的,他主要用于單個(gè)進(jìn)程中中間變量的存儲(chǔ).2、進(jìn)程的特點(diǎn)是什么？

ANS：(1)進(jìn)程結(jié)構(gòu)內(nèi)部的所有語句都是順序執(zhí)行的。

(2)多進(jìn)程之間是并行執(zhí)行的，并可訪問結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)。

(3)進(jìn)程的啟動(dòng)是由進(jìn)程標(biāo)識(shí)符PROCESS后的信號(hào)敏感表所標(biāo)明的信號(hào)來觸發(fā)的，也可以用WAIT語句等待一個(gè)觸發(fā)條件的成立。

(4)各進(jìn)程之間的通信是由信號(hào)來傳遞的。(5)進(jìn)程語句的順序性(6)進(jìn)程的啟動(dòng)與執(zhí)行過程

當(dāng)進(jìn)程中定義的任一敏感型號(hào)發(fā)生更新（變化）時(shí)，由順序語句定義的行為就要重復(fù)執(zhí)行一次。當(dāng)進(jìn)程中最后一個(gè)語句執(zhí)行完畢后，執(zhí)行過程將自動(dòng)返回到進(jìn)程的起始端，以等待下一次敏感信號(hào)的變化。

3、VHDL語言有哪幾種描述方式？

ANS: 行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

【第六章】

1、列舉5個(gè)宏功能模塊

ANS: ① 算數(shù)組件，包括累加器、加法器、乘法器和LPM算數(shù)函數(shù)等。

② 組合電路，包括多路選擇器、比較器和LPM門函數(shù)等。

③ I/O組件，包括時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）、鎖相環(huán)(PLL)等。

④ 存儲(chǔ)器編譯器件，包括FIFO Partitioner、RAM和ROM宏功能模塊等。

⑤ 存儲(chǔ)組件，包括存儲(chǔ)器、移位寄存器宏模塊和LPM存儲(chǔ)器函數(shù)等。

2、Quartus能夠接受的兩種RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、給出鎖相環(huán)的工作原理。

ANS: 鎖相環(huán)路是一個(gè)相位反饋?zhàn)詣?dòng)控制系統(tǒng)。它由以下三個(gè)基本部件組成：鑒相器（PD）、環(huán)路濾波器（LPF）和壓控振蕩器（VCO）。其組成方框圖如下所示。

鎖相環(huán)的工作原理：

? ? ? ? ?

4、已知實(shí)驗(yàn)板上有一個(gè)10MHZ的有源晶振，現(xiàn)在要產(chǎn)生1MHZ的正弦波，請(qǐng)?zhí)岢鲈O(shè)計(jì)方案

【第七章】

1、狀態(tài)機(jī)的優(yōu)點(diǎn)

ANS:① 高效的順序控制模型 ②容易利用現(xiàn)成的EDA優(yōu)化工具③性能穩(wěn)定④設(shè)計(jì)實(shí)現(xiàn)效率高⑤高速性能

2、一般的狀態(tài)機(jī)結(jié)構(gòu)包括哪幾個(gè)部分？各自的功能是什么？ ANS: ①說明部分、說明部分用tpye語句定義新的數(shù)據(jù)類型，其元素通常用狀態(tài)機(jī)的狀態(tài)名來定義。狀態(tài)變量（即現(xiàn)態(tài)和次態(tài)）應(yīng)定義為信號(hào)，便于信息額傳遞，并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。說明部分一般放在architecture 和 begin之間。

②主控時(shí)序過程、所謂主控時(shí)序過程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換。壓控振蕩器的輸出經(jīng)過采集并分頻； 和基準(zhǔn)信號(hào)同時(shí)輸入鑒相器；

鑒相器通過比較上述兩個(gè)信號(hào)的頻率差，然后輸出一個(gè)直流脈沖電壓； 控制VCO，使它的頻率改變；

這樣經(jīng)過一個(gè)很短的時(shí)間，VCO 的輸出就會(huì)穩(wěn)定于某一期望值。③主控組合過程、顧名思義，主控組合進(jìn)程也可稱為狀態(tài)譯碼過程，其任務(wù)是根據(jù)外部輸入的控制信號(hào)，包括來自狀態(tài)機(jī)外部的信號(hào)和來自狀態(tài)機(jī)內(nèi)部其他非主控的組合或時(shí)序進(jìn)程的信號(hào)，以確定對(duì)外輸出或?qū)?nèi)部其他組合或時(shí)序進(jìn)程輸出信號(hào)的內(nèi)容。④輔助過程、輔助進(jìn)程用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程。

3、狀態(tài)機(jī)的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點(diǎn)是什么？

ANS：① 直接輸出型編碼

這種編碼最典型的應(yīng)用就是計(jì)數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點(diǎn)是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點(diǎn)是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器 4構(gòu)成的狀態(tài)機(jī)多，而且控制非法狀態(tài)出現(xiàn)的容錯(cuò)技術(shù)要求比較高。

②順序編碼

優(yōu)點(diǎn)是 這種編碼方式最為簡單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)較為簡單。缺點(diǎn)也很多，如常常會(huì)占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時(shí)涉及多個(gè)觸發(fā)器的同時(shí)狀態(tài)轉(zhuǎn)換，因此將耗費(fèi)更多的轉(zhuǎn)換時(shí)間，而且容易出現(xiàn)毛刺現(xiàn)象。

③一位熱碼狀態(tài)編碼

一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡單的編碼方式大為簡化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強(qiáng)了狀態(tài)機(jī)的工作穩(wěn)定性，這對(duì)于含有較多的時(shí)序邏輯資源、相對(duì)較少的組合邏輯資源的FPGA器件是最好的解決方案。

常用的去除毛刺的方法有哪幾種？

ANS： ①延時(shí)方式去毛刺

②邏輯方式去毛刺 ③ 定時(shí)方式去毛刺 P261

【第八章】

1、資源優(yōu)化可以通過哪幾種方式實(shí)現(xiàn) ANS：①資源共享 ②邏輯優(yōu)化 ③串行化

2、速度優(yōu)化可以通過哪幾種方式實(shí)現(xiàn)？

ANS：① 利用流水線設(shè)計(jì)技術(shù) ②寄存器配平③關(guān)鍵路徑法 ④乒乓操作法

【編程題】

1、用VHDL實(shí)現(xiàn)某一芯片的功能

2、計(jì)數(shù)并譯碼顯示

3、鍵盤掃描并顯示

第五篇：習(xí)題課-《EDA技術(shù)》課程考試大綱

《EDA 技術(shù)》課程考試大綱

第一部分 考核說明

一、學(xué)習(xí)目的和任務(wù)

電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)是九十年代電子信息技術(shù)發(fā)展的重要成果，它使大規(guī)模集成電路的設(shè)計(jì)與制作進(jìn) 入自動(dòng)化階段，是目前工業(yè)界廣泛才應(yīng)用的設(shè)計(jì)技術(shù)，而未來電子電路設(shè)計(jì)將是 EDA 的時(shí)代。學(xué)習(xí)本課程的目 的是使學(xué)生：系統(tǒng)地掌握 EDA 技術(shù)的基本概念和基本實(shí)踐技能；具備通過可編程器件設(shè)計(jì)數(shù)字系統(tǒng)的本領(lǐng)；具 備學(xué)習(xí)后續(xù)相關(guān)課程的能力。通過本課程的學(xué)習(xí)使學(xué)生掌握可編程器件、EDA 開發(fā)系統(tǒng)軟件、硬件描述語言和電子線路設(shè)計(jì)與技能訓(xùn)練等 各方面知識(shí)；提高工程實(shí)踐能力；學(xué)會(huì)應(yīng)用 EDA 技術(shù)解決一些簡單的電子設(shè)計(jì)問題。

本課程主要任務(wù)是：

1、使學(xué)生掌握 EDA 開發(fā)工具 QUARTUSII 的常用工具的使用。

2、使學(xué)生掌握 EDA 設(shè)計(jì)流程及輸入方法。

3、使學(xué)生掌握的硬件描述語言 VERILOG HDL 的基本應(yīng)用。

4、使學(xué)生掌握原理圖輸入、VERILOG HDL 文本輸入等硬件設(shè)計(jì)方法。

5、使學(xué)生掌握電路的仿真測(cè)試和硬件測(cè)試的方法，驗(yàn)證實(shí)際設(shè)計(jì)電路的。

二、教學(xué)內(nèi)容及要求

總述：

1．EDA 技術(shù)基本概念 EDA 技術(shù)的內(nèi)涵、實(shí)現(xiàn)目標(biāo)，綜合的概念，自頂向下的設(shè)計(jì)方法，EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較。

2．EDA 設(shè)計(jì)流程及工具 FPGA/CPLD 設(shè)計(jì)流程，ASIC 設(shè)計(jì)流程，常用的 EDA 工具，IP 核的概念，QUARTUSⅡ的使用。

3．VERILOG HDL 硬件描述語言 VERILOG HDL 程序的結(jié)構(gòu)與要素（包括 VERILOG HDL 程序的基本結(jié)構(gòu)、結(jié)構(gòu)體、文字規(guī)則、數(shù)據(jù)類型、操作符等），VERILOG HDL 的基本語句（包括順序語句和并行語句），VERILOG HDL 子程序，VERILOG HDL 程序庫和包，VERILOG HDL 的描述風(fēng)格。狀態(tài) 機(jī)的設(shè)計(jì)方法。

具體內(nèi)容：

第一章 概述

教學(xué)內(nèi)容： EDA 技術(shù)及其發(fā)展；EDA 技術(shù)實(shí)現(xiàn)目標(biāo)；硬件描述語言 VERILOG HDL 介紹；VERILOG HDL 綜合介紹；基于 VERILOG HDL 的自頂向下 設(shè)計(jì)方法；EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較；EDA 的發(fā)展趨勢(shì)。

教學(xué)要求： 掌握：EDA 較傳統(tǒng)電子設(shè)計(jì)方法的優(yōu)越性。了解EDA 技術(shù)及其發(fā)展方向。

第二章 EDA 設(shè)計(jì)流程及其工具

教學(xué)內(nèi)容： FPGACPLD 設(shè)計(jì)流程；設(shè)計(jì)輸入（原理圖HDL 文本編輯）；VERILOG HDL 綜合流程學(xué)習(xí)（適配；時(shí)序仿真與功能仿真； 編程下載；硬件測(cè)試等）；ASIC 及其設(shè)計(jì)流程（ASIC 設(shè)計(jì)方法；一般 ASIC 設(shè)計(jì)的流程）；常用 EDA 工具（設(shè) 計(jì)輸入編輯器；HDL 綜合器；仿真器；適配器(布局布線器)；下載器）QUARTUSII 概述；IP 核介紹。

教學(xué)要求： 熟練掌握：FPGACPLD 設(shè)計(jì)流程；QUARTUSII 操作界面及熟練使用。掌握：EDA 設(shè)計(jì)流程中硬件設(shè)備的正確使用，從而能完成更多的實(shí)驗(yàn)和開發(fā)項(xiàng)目。了解：IP 核。

第三章 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用

教學(xué)內(nèi)容： 簡單 PLD 原理；CPLD 結(jié)構(gòu)與工作原理；FPGA 結(jié)構(gòu)與工作原理；FPGACPLD 測(cè)試技術(shù)；FPGA/CPLD 測(cè)試技 術(shù)； CPLD 和 FPGA 的編程與配置。

教學(xué)要求： 掌握：FPGACPLD 測(cè)試技術(shù)；CPLD 和 FPGA 的編程與配置方法。了解：CPLD/FPGA 結(jié)構(gòu)與工作原理。

第四章 VERILOG HDL 設(shè)計(jì)初步

教學(xué)內(nèi)容： 多路選擇器 VERILOG HDL 描述（2 選 1 多路選擇器的 VERILOG HDL 描述；VERILOG HDL 相關(guān)語句說明；VERILOG HDL 設(shè)計(jì)的基本概念和語 句小節(jié)）；寄存器描述及其 VERILOG HDL 語言現(xiàn)象（D 觸發(fā)器 VERILOG HDL 描述；D 觸發(fā)器 VERILOG HDL 描述的語言現(xiàn)象說明；實(shí)現(xiàn) 時(shí)序電路的 VERILOG HDL 不同表達(dá)方式；異步時(shí)序電路設(shè)計(jì)；VERILOG HDL 設(shè)計(jì)基本概念和語言現(xiàn)象小節(jié)）1 位二進(jìn)制全加 ； 器的 VERILOG HDL 設(shè)計(jì)（半加器描述和 CASE 語句；全加器描述和例化語句）；VERILOG HDL 文本輸入設(shè)計(jì)方法初步（編輯輸入并保存

VERILOG HDL 源文件；將當(dāng)前設(shè)計(jì)設(shè)定為工程；選擇FPGA/CPLD器件，編譯、綜合和排錯(cuò)；時(shí)序仿真；硬件測(cè)試）。

教學(xué)要求： 熟練掌握： 理解掌握 VERILOG HDL 硬件描述語言的基本語句；4 選 1 多路選擇器的 VERILOG HDL 描述程序設(shè)計(jì)； 觸發(fā)器 VERILOG HDL描述程序設(shè)計(jì)。掌握：同步時(shí)序電路設(shè)計(jì)，全加器描述和例化語句。了解：異步時(shí)序電路設(shè)計(jì)。

第五章 VERILOG HDL 設(shè)計(jì)進(jìn)階

教學(xué)內(nèi)容： 4 位加法數(shù)器的 VERILOG HDL 描述；不同工作方式的時(shí)序電路設(shè)計(jì)；雙向電路和三態(tài)控制電路設(shè)計(jì)；進(jìn)程語句結(jié)構(gòu)；仿真。

教學(xué)要求： 掌握：4 位加法數(shù)器的 VERILOG HDL 描述。了解：進(jìn)程語句結(jié)構(gòu)。

第六章 原理圖輸入設(shè)計(jì)方法

教學(xué)內(nèi)容： 1 位全加器設(shè)計(jì)向?qū)В? 位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)（設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器；頻率計(jì)主結(jié)構(gòu)電路設(shè) 計(jì)；測(cè)頻時(shí)序控制電路設(shè)計(jì)；頻率計(jì)頂層電路設(shè)計(jì)）；設(shè)計(jì)項(xiàng)目的其他信息和資源配置；參數(shù)可設(shè)置 LPM 兆功能 塊（基于 LPM_COUNTER 的數(shù)控分頻器設(shè)計(jì)；基于 LPM_ROM 的 4 位乘法器設(shè)計(jì)）；波形輸入設(shè)計(jì)方法。

教學(xué)要求： 熟練掌握：1 位全加器原理圖輸入設(shè)計(jì)；參數(shù)可設(shè)置 LPM 兆功能塊的設(shè)計(jì)方式。掌握：2 位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)；波形輸入設(shè)計(jì)方法。了解：設(shè)計(jì)項(xiàng)目的其他信息和資源配置

第七章 有限狀態(tài)機(jī)設(shè)計(jì)

教學(xué)內(nèi)容： 一般有限狀態(tài)機(jī)的設(shè)計(jì)；Moore 型有限狀態(tài)機(jī)的設(shè)計(jì)；Mealy 型有限狀態(tài)機(jī)的設(shè)計(jì)；狀態(tài)編碼；狀態(tài)機(jī)剩余狀態(tài) 處理；LPM 模塊的 VERILOG HDL 文本方式調(diào)用。

教學(xué)要求： 熟練掌握：Moore 型有限狀態(tài)機(jī)的設(shè)計(jì)；Mealy 型有限狀態(tài)機(jī)的設(shè)計(jì)。掌握：一般有限狀態(tài)機(jī)的設(shè)計(jì)； 了解：LPM 模塊的 VERILOG HDL 文本方式調(diào)用。

第八章 VERILOG HDL 結(jié)構(gòu)與要素

教學(xué)內(nèi)容： VERILOG HDL 文字規(guī)則；數(shù)據(jù)類型；VERILOG HDL 操作符；LPM 的 VERILOG HDL 文本方式調(diào)用。教學(xué)要求： 掌握：LPM 的 VERILOG HDL 文本方式調(diào)用。了解：VERILOG HDL 文字規(guī)則；VERILOG HDL 操作符。

第九章 VERILOG HDL 基本語句

內(nèi)容： VERILOG HDL 可綜合的基本語句（順序語句、并行語句）及其結(jié)構(gòu)與用法

教學(xué)要求： 掌握：VERILOG HDL 基本語句：順序語句、并行語句及其結(jié)構(gòu)與用法

重要內(nèi)容：

一）EDA 基礎(chǔ)知識(shí)

1． EDA 技術(shù)概念

2． EDA 技術(shù)發(fā)展的 3 個(gè)階段（CAD，CAE，EDA）

3． EDA 技術(shù)實(shí)現(xiàn)目標(biāo)

4． EDA 技術(shù)實(shí)現(xiàn)目標(biāo)的途徑

5． 硬件描述語言

6． VERILOG HDL的發(fā)展過程（1）含義（2）創(chuàng)建時(shí)間（3）特點(diǎn)

7． VERILOG HDL 綜合，含義，內(nèi)容

8． VERILOG HDL 的設(shè)計(jì)方法，分為哪幾個(gè)階段

9． 自頂向下，自底向上方法比較

10． FPGA/CPLD 設(shè)計(jì)流程 設(shè)計(jì)輸入；功能仿真；綜合；適配；時(shí)序仿真；編程下載

11． FPGA/CPLD 結(jié)構(gòu)特點(diǎn)

12． ASIC 設(shè)計(jì)方法

13． ASIC 設(shè)計(jì)流程

14． 常用 EDA 工具及功能

15． IP 核概念

16． 常用縮寫的含義：EDA，CAD，CAE，CAM，ASIC，PLD，F(xiàn)PGA/CPLD，VERILOG HDL，IP，SOC，SOPC，RTL，ISP，IEEE 等

二）VERILOG HDL 語言

1． VERILOG HDL 設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)，配置： 各部分的組成、功能

2． VERILOG HDL 語言要素（格式、使用方法、適用范圍）1）VERILOG HDL 文字規(guī)則 ：數(shù)字，字符串，標(biāo)識(shí)名，下標(biāo)名 2）VERILOG HDL 數(shù)據(jù)對(duì)象 ：信號(hào)，變量，常數(shù) 3）VERILOG HDL 數(shù)據(jù)類型（預(yù)定義，用戶自定義）標(biāo)量類型，復(fù)合類型，存取類型，文件類型 4）VERILOG HDL 操作符：邏輯操作符，關(guān)系操作符，算術(shù)操作符，重載操作符

3． VERILOG HDL 語言的主要描述語句（組成、格式、使用方法、適用范圍）

1）順序語句：賦值語句；轉(zhuǎn)向語句（IF，CASE，LOOP，NEXT，EXIT，WAIT）；子程序調(diào)用 2）并行語句：進(jìn)程，元件例化，并行過程調(diào)用，并行信號(hào)賦值

三）QUARTUS II 工具軟件

1． QUARTUS II 的特點(diǎn)

2． 原理圖輸入設(shè)計(jì)法的基本操作：編程、編譯、生成元件符號(hào)、功能仿真、引腳鎖定、編程下載、硬件調(diào)試

3． 原理圖輸入的層次化設(shè)計(jì)

四）程序的分析與編程

（一）基本邏輯電路的設(shè)計(jì) 1． 組合邏輯電路 1）門電路：與門 AND；或門 OR；非門 NOT；異或門 XOR。例 4-18 三態(tài)門 例 5-13 2）比較器：一位比較器

例 4-10 四位二進(jìn)制比較器 例 8-17，8-18 3）數(shù)據(jù)選擇器：2 選 1 多路選擇器 例 4-1，4-2，4-3 4 選 1 多路選擇器 例 5-11

4）半加器 例 4-19 例 4-20 例 4-21 5）全加器 例 4-22 6）譯碼器：3-8 線譯碼器 例 8-23、7 段顯示譯碼器 例 5-21 例 8-12 7）奇偶校驗(yàn)邏輯電路 例 9-4 9-30 8）編碼器 8-3 優(yōu)先編碼器 例 5-19 2． 時(shí)序電路 1）觸發(fā)器：D 觸發(fā)器 例 4-7；JK 觸發(fā)器；RS 觸發(fā)器 例 9-16 2）計(jì)數(shù)器：二進(jìn)制 例 5-2 例 9-28；十進(jìn)制 例 5-3 3）寄存器：鎖存寄存器 例 9-26 9-27；移位寄存器 例 5-4 4）（數(shù)控）分頻器 例 5-23 5）頻率計(jì) 例 5-24-27

(二）有限狀態(tài)機(jī) 1． MOORE 型 例 7-2 2． MEALY 型 例 7-6 例 7-5

三、考試內(nèi)容 大綱要求的熟練掌握及要求掌握的內(nèi)容，其覆蓋面應(yīng) 90%以上，理解的內(nèi)容要覆蓋其全部的 60%以上，要求 了解的內(nèi)容其覆蓋面要占其全部的 30%以上。EDA 技術(shù)的基本概念與可編程器件的基本原理占全部內(nèi)容的 30%，EDA 開發(fā)工具軟件占全部內(nèi)容的 20%，硬件描述語言占全部內(nèi)容的 50%。試卷結(jié)構(gòu)及題型及綜合成績 綜合成績依據(jù)

四、試卷結(jié)構(gòu)及題型及綜合成績依據(jù)

1．試卷結(jié)構(gòu) 基本題 50%左右，綜合題 40%左右，提高題 10%左右。

2．題型 包括填空題、單項(xiàng)選擇題、簡答題（包括名詞解釋）、程序分析（包括改錯(cuò)、程序填空、程序解釋、運(yùn)行結(jié) 果分析等）及編程題（時(shí)序邏輯電路、組合邏輯電路）。填空題、單項(xiàng)選擇題、名詞解釋、簡答題以對(duì)基本概念的理解和硬件的內(nèi)部結(jié)構(gòu)，考核內(nèi)容包括：應(yīng)掌握的 基本概念、定義和基本計(jì)算及分析方法，理解和了解的內(nèi)容也以此形式出題。程序分析、改錯(cuò)題及編程題以重點(diǎn)掌握 VERILOG HDL 語言的結(jié)構(gòu)和使用方法為主，考核內(nèi)容包括：VERILOG HDL 語言的基 本結(jié)構(gòu)，庫和程序包的應(yīng)用，基本順序語句的使用，并行語句(進(jìn)程語句和元件例化語句)的使用，狀態(tài)機(jī)設(shè)計(jì)方 法分析，對(duì)組合邏輯電路和時(shí)序邏輯電路的設(shè)計(jì)和編程。

3．綜合成績依據(jù)

綜合成績根據(jù)期末考試成績、平時(shí)綜合(平時(shí)成績和實(shí)驗(yàn))綜合評(píng)定。平時(shí)成績包括：作業(yè)、考勤、測(cè)驗(yàn)、實(shí) 驗(yàn)。

綜合成績=考試 70%+平時(shí) 15 %+實(shí)驗(yàn) 15 %。

五、考試方式 采用閉卷考試（筆試）形式，同時(shí)出 A、B 兩套試題，其份量及難易程度大體相當(dāng)。

六、試題數(shù)量及時(shí)間安排 試卷涵蓋教學(xué)大綱規(guī)定內(nèi)容的 90%以上，根據(jù)題

型，單項(xiàng)選擇題 5 至 10 個(gè)、填空題 10 至 20 個(gè)空，簡答題 3-5 個(gè)，程序分析 1-3 道，設(shè)計(jì)題 1-3 道。各個(gè)題型的分?jǐn)?shù)比例如下：

1、單項(xiàng)選擇題 10%

2、填空題 20%

3、簡答題 20%

4、分析題 30%

5、編程題 20% 考試時(shí)間 120 分鐘，考試日期一般安排在12~13周內(nèi)進(jìn)行。

七、答題要求 要求學(xué)生正確運(yùn)用所學(xué)知識(shí)，答題過程完整，步驟清晰，描述準(zhǔn)確，程序結(jié)構(gòu)清晰。