第一篇：EDA技術(shù)及應(yīng)用實(shí)驗(yàn)報(bào)告WORD版

A EDA 技術(shù)及應(yīng)用實(shí)驗(yàn)報(bào)告精編 D WORD 版

IBM system office room 【A0816H-A0912AAAHH-GX8Q8-GNTHHJ8】

EDA 技術(shù)及應(yīng)用

實(shí)驗(yàn)報(bào)告

所在學(xué)院:

專

業(yè):

班

級(jí):

學(xué)

號(hào):

姓

名:

指導(dǎo)老師:

日

期:

實(shí)驗(yàn)一

八位全加器

姓

名:

學(xué)

號(hào):

班 級(jí):

指導(dǎo)老師:

日

期:

一、實(shí)驗(yàn)?zāi)康?/span>

1． 了解四位全加器的工作原理

2． 熟悉元件例化原理

3． 掌握基本組合邏輯電路的 FPGA 實(shí)現(xiàn)

4． 熟練應(yīng)用 Quartus II 進(jìn)行 FPGA 開發(fā)

二、實(shí)驗(yàn)內(nèi)容

本實(shí)驗(yàn)要完成的任務(wù)是設(shè)計(jì)一個(gè)四位二進(jìn)制加法器。具體的實(shí)驗(yàn)過程就是利用EDA/SOPC 實(shí)驗(yàn)箱上的撥檔開關(guān)的 K1~K4 作為一個(gè) X 輸入，K5~K8 作為另一個(gè) Y 碼輸入，用 LED 模塊的 LED1_5~LED1_8 來作為結(jié)果 S 輸出，用 LED1_1 來作為結(jié)果的進(jìn)位輸出，LED 亮表示輸出 1 滅表示輸出 0。用元件例化的方法編寫八位的全加器。

三、管腳綁定的具體說明。

A7~58,A6~57,A5~56,A4~55,A3~54,A2~53,A1~50,A0~49

B7~66,B6~65,B5~64,B4~63,B3~62,B2~61,B1~60,B0~59

SUM7~98,SUM6~99,SUM5~100,SUM4~101

SUM3~102,SUM2~103,SUM1~104,SUM0~105

COUT~106

四、實(shí)驗(yàn)中遇到的問題及解決方法。

由于是第一次實(shí)驗(yàn)，對(duì)仿真軟件很不熟悉。本實(shí)驗(yàn)用到了元件例化，要將四位全加器的.VHD 文件復(fù)制到八位全加器的文件夾里。最開始的時(shí)候不知道這一點(diǎn)，所以八位全加器在運(yùn)行是出錯(cuò)。通過老師的幫助知道了應(yīng)該如何正確的操作，完成了實(shí)驗(yàn)。

五、實(shí)驗(yàn)心得。

第一次上機(jī)實(shí)驗(yàn)讓我學(xué)會(huì)了如何使用 Quartus II 仿真軟件，這個(gè)軟件和以前用到的軟件都不一樣，它在計(jì)算機(jī)上完成管腳的綁定，然后通過下載線下載到芯片上就可以實(shí)現(xiàn)需要的功能。通過這次實(shí)驗(yàn)，也讓我對(duì)元件例化有了更好的了解。基本掌握了全加器的工作原理，對(duì) VHDL 編程語言有了更深入的理解。

實(shí)驗(yàn)二

姓

名:

學(xué)

號(hào):

班 級(jí):

指導(dǎo)老師:

日

期:

一、實(shí)驗(yàn)?zāi)康?/span>

1.了解數(shù)字秒表的工作原理

2.進(jìn)一步熟悉用 VHDL 語言編寫驅(qū)動(dòng)七段碼管顯示的代碼

3.掌握 VHDL 編寫中的一些小技巧

二、實(shí)驗(yàn)內(nèi)容：

本實(shí)驗(yàn)的任務(wù)就是設(shè)計(jì)一個(gè)秒表，系統(tǒng)時(shí)鐘選擇時(shí)鐘模塊的 1MHz，由于計(jì)時(shí)時(shí)鐘信號(hào)為100Hz ,因此需要對(duì)系統(tǒng)時(shí)鐘進(jìn)行 10000 分頻才能得到，因?yàn)槠叨未a管需要掃描顯示，本實(shí)驗(yàn)選擇 1MHz。另外為了控制方便，需要一個(gè)復(fù)位開關(guān)，使能計(jì)時(shí)按鍵，分別使用撥檔開關(guān) K1,K2，撥動(dòng) K1 系統(tǒng)復(fù)位，所有寄存器全部清零。撥動(dòng) K2 秒表啟動(dòng)計(jì)時(shí)；如果再次撥動(dòng) K2，秒表停止計(jì)時(shí)，除非撥動(dòng) K1，系統(tǒng)才能復(fù)位，顯示全部為 00-00-00。

三、管腳綁定

CLK~28,K1~58, K2~57,~K3~56

A~21 , B~23,C~24，D~37，E~38，F(xiàn)~39，G~41，DP~42，SEL0~43，SEL1~44，SEL2~45

四、實(shí)驗(yàn)中遇到的問題及解決方法

這次實(shí)驗(yàn)設(shè)計(jì)的是數(shù)字秒表，要求顯示的是 hh-mm-ss。當(dāng)把程序全部無誤輸入后，綁定管腳后下載到芯片得出的結(jié)果卻是反的，表示秒的跑到了最左邊呈現(xiàn)的是 ss-mm-hh，與預(yù)期的結(jié)果正好相反。經(jīng)過自己的思考加上同學(xué)的指點(diǎn)發(fā)現(xiàn)是程序中七段碼管掃描讀取數(shù)值那段程序的順序出現(xiàn)了問題，修改了之后就能像預(yù)期那樣實(shí)現(xiàn)時(shí)分秒了。

五、實(shí)驗(yàn)心得

本次實(shí)驗(yàn)做的是秒表，主要使我知道了七段碼管顯示的代碼表示，讓我重新復(fù)習(xí)了數(shù)電所學(xué)過的七段碼管的每一個(gè)數(shù)碼管對(duì)應(yīng)的數(shù)字位。本次實(shí)驗(yàn)讓我對(duì)分頻有了很好的了解，對(duì) VHDL 編寫有了一些自己的認(rèn)識(shí)，也從中學(xué)習(xí)了不少編寫 VHDL 程序的小技巧，尤其是對(duì)七段碼管顯示部分有了深入的理解。

實(shí)驗(yàn)三

姓

名:

學(xué)

號(hào):

班 級(jí):

指導(dǎo)老師:

日

期:

一、實(shí)驗(yàn)?zāi)康?/span>

1.在掌握可控脈沖發(fā)生器的基礎(chǔ)上了解正負(fù)脈寬數(shù)調(diào)制信號(hào)發(fā)生的原理

2.熟練的運(yùn)用示波器觀察試驗(yàn)箱上的探測(cè)點(diǎn)波形

3.掌握時(shí)序電路設(shè)計(jì)的基本思想

二、實(shí)驗(yàn)內(nèi)容：

本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器。要求能夠輸出正負(fù)脈寬數(shù)控的脈沖波，正脈沖調(diào)制的脈沖波和負(fù)脈沖調(diào)制的脈沖波。試驗(yàn)中的時(shí)鐘信號(hào)選擇模塊的 1MHz信號(hào)。用撥檔開關(guān) K1~K8 作為正脈沖脈寬的輸入，用 S1~S8 作為負(fù)脈沖脈寬的輸入，可在 Quartus II 中查看仿真圖，或查看時(shí)序仿真圖。

三、管腳綁定

CLK~28，POUT~98

A0~58，A1~57，A2~56，A3~55，A4~54，A5~53，A6~50，A7~49

B0~66，B1~65，B2~64，B3~63，B4~62，B5~61，B6~60，B7~59

四、實(shí)驗(yàn)中遇到的問題及解決方法

本次實(shí)驗(yàn)沒有用到試驗(yàn)箱，而是直接在 Quartus 上查看時(shí)序仿真圖來實(shí)現(xiàn)的，遇到了一些新的沒有用過的功能。在使用過程中經(jīng)常出錯(cuò)，在保存時(shí)序仿真是沒有注意到后綴為.vwf，實(shí)驗(yàn)中漏洞百出，經(jīng)過細(xì)心的同學(xué)幫我檢查才得以成功。

五、實(shí)驗(yàn)心得

本次實(shí)驗(yàn)是正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器，使用的是直接在 Quartus 上進(jìn)行時(shí)序仿真，這次實(shí)驗(yàn)使我學(xué)會(huì)了查看時(shí)序仿真圖，知道了如何將輸入由二進(jìn)制改為其他進(jìn)制如十進(jìn)制。對(duì) Quartus 這個(gè)軟件有了更深刻的認(rèn)識(shí)。

實(shí)驗(yàn)四

姓

名:

學(xué)

號(hào):

班 級(jí):

指導(dǎo)老師:

日

期:

一、實(shí)驗(yàn)?zāi)康?/span>

1.了解頻率計(jì)的工作原理

2．體會(huì) FGPA 在數(shù)字系統(tǒng)設(shè)計(jì)方面的靈活性

3.掌握 VHDL 在測(cè)量模塊方面的技巧

二、實(shí)驗(yàn)內(nèi)容

本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)一個(gè)頻率計(jì)，系統(tǒng)時(shí)鐘選擇試驗(yàn)箱時(shí)鐘模塊的 1KHz 時(shí)鐘，閘門時(shí)間為 1s，在閘門為高電平期間，對(duì)輸入的頻率計(jì)進(jìn)行計(jì)數(shù)，當(dāng)閘門變低的時(shí)候，記錄當(dāng)前的頻率值，并將頻率計(jì)數(shù)器清零，頻率的顯示每過兩秒刷新一次。頻率計(jì)的輸入從實(shí)驗(yàn)箱的觀察模塊的探針輸入。

三、管腳綁定

CLK~28，F(xiàn)IN~152

A~21，B~23，C~24，D~37，E~38，F(xiàn)~39，G~41，DP~42，SEL0~43，SEL1~44，SEL2~45

四、實(shí)驗(yàn)中遇到的問題及解決方法

頻率計(jì)的輸入模塊從實(shí)驗(yàn)箱的觀察模塊的探針輸入，由于不知道這一點(diǎn)，在連接完管腳下載好程序以后，試驗(yàn)箱上的七段碼管并沒有顯示示數(shù)，以為是程序和管腳的問題，最后才知道要通過一條導(dǎo)線將輸入煉連入電路中。

五、實(shí)驗(yàn)心得

本次實(shí)驗(yàn)做的是頻率計(jì)的設(shè)計(jì)，首先通過這次實(shí)驗(yàn)讓我了解了頻率計(jì)的工作原理，復(fù)習(xí)了之前用到過的對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻，這次的實(shí)驗(yàn)與之前相比難度較小，從程序到管腳綁定都相對(duì)比較容易，操作性強(qiáng)，讓我體會(huì)到了 FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)方面的靈活性。

實(shí)驗(yàn)五

姓

名:

學(xué)

號(hào):

班 級(jí):

指導(dǎo)老師:

日

期:

一、實(shí)驗(yàn)?zāi)康?span id="if1i6mg" class="content_title3">1.了解交通燈的亮滅規(guī)律

2.了解交通燈控制器的工作原理

3.熟悉 VHDL 語言編程，了解實(shí)際設(shè)計(jì)中的優(yōu)化方案

二、實(shí)驗(yàn)內(nèi)容：

本實(shí)驗(yàn)要完成任務(wù)就是設(shè)計(jì)一個(gè)簡(jiǎn)單的交通燈控制器，交通燈顯示用實(shí)驗(yàn)箱的交通燈模塊和七段碼管中的任意兩個(gè)來顯示。系統(tǒng)時(shí)鐘選擇時(shí)鐘模塊的 1KHz 時(shí)鐘，黃燈閃爍要求為2Hz,七段碼管的時(shí)間顯示為 1Hz 脈沖，即每一秒遞減一次，在顯示時(shí)間小于三秒是，通車方向的黃燈以 2Hz 的頻率閃爍。系統(tǒng)中用 S1 進(jìn)行復(fù)位。

三、管腳綁定

CLK~28，RST~58，R1~20，Y1~19，G1~18，R2~17，Y2~16，G2~15，A~21，B~23，C~24，D~37，E~38，F(xiàn)~39,G~41，DP~42，SEL0~43，SEL1~44，SEL~45

四、實(shí)驗(yàn)中遇到的問題及解決方法

因?yàn)橛辛酥八拇螌?shí)驗(yàn)的經(jīng)驗(yàn)，這次實(shí)驗(yàn)做的比較順利，就是有一點(diǎn)沒有注意，那就是將屬性改為 passive，沒有改的時(shí)候下載過程中就會(huì)出現(xiàn)錯(cuò)誤，在我及時(shí)的發(fā)現(xiàn)并改正后，交通燈就順利的開始工作了。

五、實(shí)驗(yàn)心得

這是本學(xué)期的最后一次實(shí)驗(yàn)，感覺綜合性和應(yīng)用性都比較強(qiáng)。由于之前實(shí)驗(yàn)積累的經(jīng)驗(yàn)和常見的錯(cuò)誤，這次實(shí)驗(yàn)做的比較順利。本次實(shí)驗(yàn)是交通燈控制器，第一次讓我感覺到原來我們所學(xué)的東西和我們的生活如此息息相關(guān)，讓我感覺到這門課不再是那么遙遠(yuǎn)而深?yuàn)W。實(shí)踐出真知，這門實(shí)驗(yàn)讓我真正體會(huì)到了這個(gè)道理。而且經(jīng)過五次的實(shí)驗(yàn)，對(duì) EDA這門課也有了更好的掌握。

第二篇：EDA技術(shù)應(yīng)用讀后感

EDA技術(shù)應(yīng)用讀后感

大三的第一學(xué)期我們學(xué)一門關(guān)于EDA技術(shù)的課程，雖然對(duì)于這個(gè)名稱不算陌生，之前也聽過，但是它有什么功能卻什么也不知道。今天在老師的引導(dǎo)下我們讀了一些關(guān)于這方面的文章，初步的對(duì)EDA有了一定的認(rèn)識(shí)。DA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)已經(jīng)成為當(dāng)今世界電子技術(shù)發(fā)展的重要領(lǐng)域之一。

電子設(shè)計(jì)的必由之路是數(shù)字化，電子系統(tǒng)的發(fā)展到現(xiàn)在已經(jīng)很多年了，經(jīng)過多年的發(fā)展，現(xiàn)在的發(fā)展正是最迅速最完美的時(shí)期。EDA的發(fā)展涉及多方面，例如，教學(xué)方面，在科學(xué)研究和新產(chǎn)品開發(fā)方面，產(chǎn)品的設(shè)計(jì)與制作方面。隨州EDA技術(shù)的發(fā)展，世界各國都積極的行動(dòng)了起來，我國也積極響應(yīng)世界的發(fā)展趨勢(shì)大力提倡技術(shù)的發(fā)展。EDA技術(shù)越來越廣泛的應(yīng)用，電子產(chǎn)品的日新月異，這項(xiàng)技術(shù)已經(jīng)成為電子設(shè)計(jì)的何核心，我們作為新一代的大學(xué)生更應(yīng)該深刻認(rèn)識(shí)這一點(diǎn)，努力學(xué)習(xí)知識(shí)，做一名有價(jià)值的中國人。

《EDA技術(shù)的應(yīng)用與發(fā)展》 作者：張曉霞來源：《中國新技術(shù)新產(chǎn)品》 2012-5-25期刊

《EDA技術(shù)的發(fā)展與應(yīng)用現(xiàn)狀》 作者：張楊林來源：《當(dāng)代農(nóng)機(jī)》 2007-4-25期刊 《EDA技術(shù)的發(fā)展》作者：江冰來源：《河海大學(xué)常州分校學(xué)報(bào)》 2004-6-25期刊

建議：希望老師可以上課聲音大一點(diǎn)，盡量有耐心的講的細(xì)一點(diǎn)。課堂可以多做一些演示方

便我們理解。

第三篇：EDA實(shí)驗(yàn)報(bào)告

EDA課程實(shí)驗(yàn)報(bào)告

----移位相加8位硬件乘法器電路計(jì)

ou 1

移位相加硬件乘法器設(shè)計(jì)

一．實(shí)驗(yàn)?zāi)康?/p>

1、學(xué)習(xí)移位相加8 位硬件乘法器電路設(shè)計(jì)；

2、學(xué)習(xí)應(yīng)用EDA 技術(shù)進(jìn)行項(xiàng)目設(shè)計(jì)的能力

二．實(shí)驗(yàn)原理

該乘法器是由8位加法器構(gòu)成的以時(shí)序方式設(shè)計(jì)的8位乘法器。其乘法原理是：乘法通過逐項(xiàng)移位相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若

為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。

實(shí)驗(yàn)箱內(nèi)部結(jié)構(gòu)圖

：

三．實(shí)驗(yàn)設(shè)備

1.安裝QUARTUS II 軟件的PC一臺(tái)；

2.實(shí)驗(yàn)箱一個(gè) 四．實(shí)驗(yàn)步驟

1.輸入下列VHDL程序：

2.編譯程序，并連接實(shí)驗(yàn)箱并下載 3.在實(shí)驗(yàn)箱上按下列要求進(jìn)行設(shè)置：

①選擇模式1 ②CLKK控制移位相加速度，接clock0=4Hz ③A[7..0]、B[7..0]輸入數(shù)據(jù) 顯示于此4個(gè)數(shù)碼管上

④DOUT[15..0]接數(shù)碼管8/7/6/5，顯示16位乘積：PIO31—PIO16 ⑤接鍵8（PIO49）：高電平清0，低電平計(jì)算允許

⑥A[7..0]接鍵2/1，輸入8位乘數(shù) PIO7—PIO0（模式1）⑦B[7..0]接鍵2/1，輸入8位被乘數(shù) PIO7—PIO0（模式1）

五．實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)程序編譯運(yùn)行后RTL電路圖

ou 1）2

（模式

實(shí)驗(yàn)RTL電路

A[7..0]接鍵2/1，輸入8位乘數(shù)：A2（十六進(jìn)制）B[7..0]接鍵4/3，輸入8位被乘數(shù)：33（十六進(jìn)制）可得結(jié)果DOUT[15..0]：2046（十六進(jìn)制）六：心得體會(huì)

通過電子設(shè)計(jì)的數(shù)字部分EDA設(shè)計(jì)，我們掌握了系統(tǒng)的數(shù)字電子設(shè)計(jì)的方法，也知道了實(shí)驗(yàn)調(diào)試適配的具體操作方法。

通過實(shí)驗(yàn)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了濃厚的興趣。但是在調(diào)試程序時(shí)，遇到了不少問題，編譯下載程序時(shí)，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。

ou 3

第四篇：EDA實(shí)驗(yàn)報(bào)告

EDA 實(shí)驗(yàn)報(bào)告

張佳興 2220131738 電氣工程及其自動(dòng)化1班

一、Verilog語言反應(yīng)硬件特性舉例

1.module cc(clk,en,cout)、input、output，這三個(gè)語句用Verilog語言定義了一個(gè)邏輯器件，module后邊括號(hào)內(nèi)為端口名稱，每個(gè)端口都對(duì)應(yīng)硬件的一個(gè)引腳，引腳的輸入輸出性質(zhì)都由input、output所定義，C語言中對(duì)變量的定義，都是int等反應(yīng)數(shù)據(jù)大小的數(shù)據(jù)類型，不能反映硬件特性。

2.reg寄存器類型，表示一個(gè)具有保持作用的數(shù)據(jù)儲(chǔ)存單元，它只能在always語句和initial語句中被賦值，并且它的值從一個(gè)賦值到另一個(gè)賦值被保存下來。這種類型就和實(shí)際芯片中的寄存器作用一樣，可以將其中數(shù)據(jù)狀態(tài)保存一定時(shí)間，C語言中沒有這一類型。

3.always語句當(dāng)其檢測(cè)到適當(dāng)狀態(tài)時(shí)，執(zhí)行其中內(nèi)容。Always @（posedge clk）語句就表明，檢測(cè)到高電平執(zhí)行，和實(shí)際芯片引腳狀態(tài)變化引起內(nèi)部變化原理一致，C語言中沒有過程賦值這種語句，C中也沒有對(duì)高低電平、上升下降沿的判斷條件。

4.Verilog語言中的模塊例化，將各個(gè)模塊程序在例化程序里結(jié)合起來，在硬件層面就相當(dāng)于將各個(gè)小的模塊互相連接，構(gòu)成一個(gè)大的模塊，C語言中類似的形式是函數(shù)，一個(gè)函數(shù)可以有子函數(shù)，但是C中的函數(shù)不能反應(yīng)硬件特性。

二、數(shù)字頻率計(jì)設(shè)計(jì)與調(diào)試總結(jié)

在進(jìn)行課程設(shè)計(jì)的過程中我遇到了以下幾點(diǎn)困難：

1.在最初設(shè)計(jì)時(shí)，沒能利用硬件的思想來設(shè)計(jì)這個(gè)題目，導(dǎo)致頻率頻率計(jì)數(shù)的邏輯控制部分設(shè)計(jì)不清。在參考老師所提供的框圖后了解應(yīng)將邏輯控制部分單獨(dú)設(shè)計(jì)成一個(gè)模塊，通過en和clr來控制計(jì)數(shù)，這樣技術(shù)部分就可以將之前的實(shí)驗(yàn)內(nèi)容移植過來，十分簡(jiǎn)便。

2.在設(shè)計(jì)過程中的，鎖存部分原理沒有搞懂。按照老師的框圖，從前向后分析，發(fā)現(xiàn)鎖存的時(shí)鐘clk是之前邏輯控制部分的lock引腳所提供，這樣就將每個(gè)周期所計(jì)得的頻率結(jié)果在同一個(gè)時(shí)序通過鎖存器向后傳輸。

3.配置引腳時(shí)出錯(cuò)，將數(shù)碼管的位選引腳順序弄反，導(dǎo)致數(shù)碼管顯示錯(cuò)誤。仔細(xì)檢查，發(fā)現(xiàn)錯(cuò)誤，改正后正常運(yùn)行。4.在拓展功能一的設(shè)計(jì)中，將十分頻部分弄錯(cuò)，最后出來的結(jié)果和預(yù)期差了一些。在當(dāng)堂實(shí)驗(yàn)課中，這個(gè)錯(cuò)誤我沒能及時(shí)糾正，回來之后，我對(duì)應(yīng)程序認(rèn)真檢查，發(fā)現(xiàn)我的十分頻，被我設(shè)計(jì)成了逢9進(jìn)1，導(dǎo)致最后結(jié)果錯(cuò)誤。

5.發(fā)現(xiàn)了自己很多語法問題，比如在過程賦值中對(duì)wire類型數(shù)據(jù)進(jìn)行賦值導(dǎo)致錯(cuò)誤，module定義的模塊名稱沒有和文件名稱對(duì)應(yīng)導(dǎo)致錯(cuò)誤等，最終我通過PPT及網(wǎng)絡(luò)途徑解決了這些問題。

在這次實(shí)驗(yàn)中，基本功能全部實(shí)現(xiàn)，并且是我自行制作，拓展功能一，同樣是我自行完成，不過我當(dāng)時(shí)得到的結(jié)果有誤差，實(shí)驗(yàn)后我已經(jīng)發(fā)現(xiàn)了問題，改正了錯(cuò)誤。拓展功能二沒有實(shí)現(xiàn)。

三、對(duì)課程的建議

1.我希望老師以后的實(shí)驗(yàn)過程中能夠有一個(gè)答疑環(huán)節(jié)，在實(shí)驗(yàn)前，我們可以對(duì)預(yù)習(xí)中不懂的部分進(jìn)行提問。

2..希望老師能增加一些課時(shí)，或者給我們一些課外時(shí)間去到實(shí)驗(yàn)室，我們的實(shí)驗(yàn)我自我感覺相對(duì)別的實(shí)驗(yàn)來說難度還是比較大的，我覺得如果有充足的時(shí)間，灑家可以將拓展部分做出來，為自己爭(zhēng)取更好的分?jǐn)?shù)。

第五篇：EDA實(shí)驗(yàn)報(bào)告

EDA

實(shí)驗(yàn)報(bào)告

姓名：湯燦亮 學(xué)號(hào)：2012118060 班級(jí)：1211自動(dòng)化

實(shí)驗(yàn)一 QUARTUS Ⅱ的設(shè)計(jì)流程

一、實(shí)驗(yàn)?zāi)康模?/p>

1、掌握QUARTUSⅡ安裝過程；

2、熟悉QUARTUSⅡ設(shè)計(jì)環(huán)境；

3、掌握QUARTUSⅡ的設(shè)計(jì)過程。

二、實(shí)驗(yàn)內(nèi)容：

用文本輸入法設(shè)計(jì)一個(gè)二進(jìn)制加法器。

三、實(shí)驗(yàn)步驟：

（一）、創(chuàng)建工作文件夾

在windows中新建一個(gè)文件夾（又稱工作庫或WORK LIBRARY），用于保存設(shè)計(jì)工程項(xiàng)目的有關(guān)文件。注：設(shè)計(jì)工程項(xiàng)目的所有有關(guān)文件不能保存在根目錄下，必須保存在一個(gè)文件夾之下。例如建立的文件夾：E：CNT10

（二）、啟動(dòng)Quartus II 點(diǎn)擊QUARTUSⅡ9.0圖標(biāo)打開QUARTUSⅡ9.0設(shè)計(jì)窗口?；螯c(diǎn)擊QUARTUSⅡ9.0圖標(biāo)打開QUARTUSⅡ9.0設(shè)計(jì)窗口

（三）、設(shè)計(jì)文件輸入

1、打開輸入文件編輯器

點(diǎn)擊菜單Filenew?選擇Verilog HDL file建立一個(gè)文本設(shè)計(jì)文件。用文本輸入法輸入程序。

2、保存文件，文件名同程序的模塊名。后綴.v

（四）、全編譯（邏輯綜合）

1、創(chuàng)建工程

點(diǎn)擊菜單FileNew Project Wizard…….進(jìn)行工程設(shè)置。完成工程文件夾的選定、工程名、頂層設(shè)計(jì)文件名（主程序）、編程器件的選擇等工程設(shè)置。

2、編譯前的相關(guān)設(shè)置設(shè)置

⑴選擇PLD芯片：AssignmenmtsSettingsDevice彈出的窗口中選擇選擇芯片。

⑵選擇配置芯片的工作方式AssignmenmtsSettingsDeviceDevice&Pin Options彈出的窗口中首選General項(xiàng)，在Options欄中選擇Auto-restart-configuration after error.⑶選擇配置芯片和編程方式：AssignmenmtsSettingsDeviceDevice&Pin Options彈出的窗口中選擇Configuration欄，在窗口中設(shè)置配置方式，配置芯片和是否需要生成壓縮的配置文件。

⑷選擇輸出設(shè)置：（1）-（4）項(xiàng)默認(rèn)方式，可以不做任何操作，⑸選擇目標(biāo)器件閑置引腳的狀態(tài)：AssignmenmtsSettingsDeviceDevice&Pin Options彈出的窗口中選擇Unused Pins欄,在窗口中對(duì)閑置的引腳設(shè)置，推薦設(shè)置為As input tri-stated。

3、執(zhí)行全程編譯：ProcessingStart Compilation。完成對(duì)設(shè)計(jì)項(xiàng)目的檢 錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、配置文件生成以及時(shí)序分析。

（五）、功能仿真（或時(shí)序仿真）

建議先做功能仿真，以檢驗(yàn)設(shè)計(jì)項(xiàng)目的邏輯真確性，這樣可以提高設(shè)計(jì)效率。

1、功能仿真設(shè)置：AssignmenmtsSettings彈出的窗口中選擇Simulator Settings。在右邊Simulation mode中選擇 Functional.2、ProcessingGenerate Functional Simulation netlist,生成功能仿真所需的文件。

3、建立波形文件并進(jìn)行功能仿真

⑴FileNew，在窗口中選擇Vector Waveform file打開向量波形文件編輯器。

⑵設(shè)置仿真時(shí)間區(qū)域：可默認(rèn)。一般幾十微妙。時(shí)間區(qū)域過長，使仿真時(shí)間變長，影響仿真效率。

⑶在向量波形文件編輯器中添加項(xiàng)目的相關(guān)引腳。原則上是所有引腳，但有的項(xiàng)目引腳很多，可以只添加必要的一些引腳。雙擊向量波形文件編輯器Name欄的空白區(qū)域后，會(huì)彈出一個(gè)“Insert Node or Bus”對(duì)話框，在彈出的對(duì)話框中選擇“Node Finder?”按鈕，則彈出“Node Finder?”對(duì)話框，選擇Filter：Pins：all，然后點(diǎn)擊List，Nodes Found欄將列出所有輸入、輸出端口。選擇要觀察的信號(hào)，點(diǎn)擊“>”命令按鈕加入到觀察目標(biāo)窗口中。選擇OK，則在波形圖中加入了待觀察信號(hào)的圖形。

或者執(zhí)行ViewUtility WindowsNode Finder命令打開Node Finder窗口,在彈出的窗口中將所需引腳拖入波形編輯器中。

⑷編輯輸入波形：對(duì)所有的輸入引腳設(shè)置合適的波形。⑸啟動(dòng)仿真器：ProcessingStart Simulation.⑹觀察分析仿真結(jié)果。仿真結(jié)果保存于文件“Simulation Report”,此文件在仿真完成后會(huì)自動(dòng)彈出。若仿真結(jié)果有出入，重新修改程序，直到仿真結(jié)果沒有問題。

（六）、下載驗(yàn)證：

1、芯片選擇ACEX1KEP1K30QC208-2;

2、引腳鎖定：

3、全編譯；

4、下載線連接：將25針連下一端連接電腦LPT1口，一端連接到編程模塊的DB25接口，再用十針連線一頭插入通用編程模塊JTGA下載接口處，另一頭連接到目標(biāo)芯片的下載接口。

5、打開實(shí)驗(yàn)箱電源，將模式選擇開關(guān)CTRL的（2）（4）（8）撥至ON，使按鍵KD1,KD2，LED1,LED2,LED3,LED4,LED5等有效。

6、下載：ToolsProgrammer,完成下載。

7、撥動(dòng)開關(guān)按鍵KD1,KD2驗(yàn)證電路。

四、實(shí)驗(yàn)程序及仿真結(jié)果

（一）、實(shí)驗(yàn)程序：

時(shí)序仿真結(jié)果：

波形文件及仿真：

五、實(shí)驗(yàn)箱現(xiàn)象描述

注：在程序正確，正確操作實(shí)驗(yàn)箱并成功下載并正常運(yùn)行程序的前提下，現(xiàn)象為：實(shí)驗(yàn)箱上一排設(shè)定的LED燈，分別為4個(gè)表示四位二進(jìn)制碼，一個(gè)表示使能信號(hào)EN，一個(gè)表示復(fù)位信號(hào)RST，一個(gè)表示置數(shù)信號(hào)，一個(gè)進(jìn)位位COUT,高電平時(shí)表示進(jìn)位，四個(gè)用于置數(shù)的燈。EN信號(hào)高電平有效，低電平起保持作用，RST低電平有效，起復(fù)位作用，LOAD信號(hào)低電平有效，起置數(shù)作用。啟動(dòng)實(shí)驗(yàn)箱，讓EN燈亮（高電平），RST燈亮（高電平），LOAD燈亮(高電平)，此時(shí)表示四位二進(jìn)制碼的LED燈分別從0到9計(jì)數(shù)（約為1S記一個(gè)數(shù)），到10的時(shí)候，顯示數(shù)的四個(gè)LED燈表示成0（全滅），進(jìn)位位燈（COUT）閃動(dòng)一次（表示進(jìn)一位），如此反復(fù)。使EN燈熄滅（低電平），顯示數(shù)的燈停止變動(dòng)，保持在它當(dāng)前所表示的數(shù)值?；謴?fù)EN燈亮，繼續(xù)計(jì)數(shù)。使RST燈熄滅（低電平），顯示數(shù)的燈立即變?yōu)槿珳纾ū硎緩?fù)位為0）。設(shè)置任意值，使LOAD燈熄滅（低電平），顯示燈變成設(shè)置的數(shù)值，然后正常計(jì)數(shù)。

六、心得體會(huì)

在這次實(shí)驗(yàn)中，QUARTUS II軟件是英文版的，一下基本功能在第一次中還是不夠熟悉，通過問老師同學(xué)，慢慢的了解到QUARTUS Ⅱ軟件的基本使用方法，以及從編寫程序到下載到實(shí)驗(yàn)箱驗(yàn)證運(yùn)行的基本流程，實(shí)驗(yàn)二用原理圖輸入法設(shè)計(jì)2位頻率計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

1．熟悉和掌握用QUARTUS Ⅱ的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單數(shù)字系統(tǒng)的方法，并通過一個(gè)2位頻率計(jì)的設(shè)計(jì)掌握用EDA軟件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的詳細(xì)流程。2.掌握用EDA技術(shù)的層次化設(shè)計(jì)方法； 3.掌握多個(gè)數(shù)碼管動(dòng)態(tài)顯示的原理與方法

二、實(shí)驗(yàn)內(nèi)容

用原理圖輸入法設(shè)計(jì)一個(gè)2位頻率計(jì)

三、實(shí)驗(yàn)步驟

1.在頂層文件設(shè)計(jì)窗口中設(shè)計(jì)頻率計(jì)，頻率計(jì)的設(shè)計(jì)分成幾部分設(shè)計(jì)，分別是一個(gè)2位十進(jìn)制計(jì)數(shù)器，一個(gè)時(shí)序控制電路，一個(gè)顯示電路模塊。

2.先設(shè)計(jì)2位十進(jìn)制計(jì)數(shù)器，如圖顯示為設(shè)計(jì)好的2位十進(jìn)制計(jì)數(shù)器。

步驟：（1）、點(diǎn)擊file—new，彈出如圖所示窗口，點(diǎn)擊design File中Block diagram/schematic file，再點(diǎn)擊ok即可。（2）、在彈出的bdf文件設(shè)計(jì)窗口中設(shè)計(jì)所需的設(shè)計(jì)，設(shè)計(jì)完成后，點(diǎn)擊編譯按鈕，編譯無誤后，再進(jìn)行時(shí)序仿真。

結(jié)果如圖：

（3）、即可點(diǎn)擊file—created/update—create symbol files for current file.生成元件符號(hào)，供高層次設(shè)計(jì)調(diào)用。注意：需要獨(dú)立建立工程，2位十進(jìn)制計(jì)數(shù)器的工程名和bdf文件名都為counter8。

3、設(shè)計(jì)時(shí)序控制電路，設(shè)計(jì)步驟與設(shè)計(jì)2位類似，設(shè)計(jì)完成后，一樣需要設(shè)計(jì)文件符號(hào)供高層次設(shè)計(jì)調(diào)用，如圖為設(shè)計(jì)好的時(shí)序控制電路。

4.在頂層設(shè)計(jì)窗口中設(shè)計(jì)頂層設(shè)計(jì)，最終的設(shè)計(jì)如圖

進(jìn)行時(shí)序仿真無誤后進(jìn)行波形仿真，結(jié)果如圖：

可以從波形仿真中看出，當(dāng)輸入的待測(cè)信號(hào)的周期為410ns的時(shí)候，所測(cè)的的頻率的最后兩位為39。

四、試驗(yàn)箱驗(yàn)證及現(xiàn)象描述

引腳正確設(shè)定并正確下載到試驗(yàn)箱后，調(diào)節(jié)待測(cè)信號(hào)頻率，當(dāng)輸入為4hz時(shí)，數(shù)碼管上顯示04，當(dāng)輸入為8hz,數(shù)碼管上顯示08，當(dāng)輸入為16HZ時(shí)，數(shù)碼管

上顯示為16，當(dāng)輸入為128hz時(shí)，數(shù)碼管上顯示為28。

五、心得體會(huì)

這次實(shí)驗(yàn)中，按照書上面的接線圖，完成基本的接線，然后在電腦上面設(shè)計(jì)原理圖，進(jìn)行實(shí)驗(yàn)的測(cè)試，掌握用EDA技術(shù)的層次化設(shè)計(jì)方法，在實(shí)驗(yàn)中也出現(xiàn)過點(diǎn)失誤，軟件運(yùn)行出錯(cuò)，經(jīng)過檢查，發(fā)現(xiàn)軟件沒有破解，在實(shí)驗(yàn)中還是要注意小細(xì)節(jié)。

實(shí)驗(yàn)三簡(jiǎn)易正弦波信號(hào)發(fā)生器設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康模?/p>

１、進(jìn)一步熟悉QuartusII設(shè)計(jì)流程；

２、熟悉LMP_ROM與ＦＰＧＡ硬件資源的使用方法。３、熟悉SignalTap II嵌入式邏輯分析儀的使用方法。

二、實(shí)驗(yàn)內(nèi)容

用原理圖設(shè)計(jì)一個(gè)簡(jiǎn)易的正弦波信號(hào)發(fā)生器。

三、實(shí)驗(yàn)步驟

1.建立一個(gè)工程，取名為SIN_GNT。

2.生成.mif文件，用直接編輯法。點(diǎn)擊file—new—memory file—memory initialization file,點(diǎn)擊OK，選number為128位，word size為8位，點(diǎn)擊ok,填寫 表格，結(jié)果如圖

3.以原理圖方式對(duì)LPM_ROM進(jìn)行設(shè)置和調(diào)用，在工程原理圖編輯窗中雙擊，出現(xiàn)symbol框圖中點(diǎn)擊megawizard plug-in manager,在所示窗口中點(diǎn)擊memory compiler的ROM:1-PORT,取文件名為ROM78，正弦波數(shù)據(jù)初始化文件選擇DATA7X8.mif，即可生成正弦信號(hào)數(shù)據(jù)存儲(chǔ)器ROM，如圖所示

4.用原理圖方式對(duì)7為計(jì)數(shù)器LPM模塊，方法與制作ROM78模塊類似，如圖所示

5.新建一個(gè)原理圖設(shè)計(jì)窗口，取名為SIN_GNT,在窗口里面設(shè)計(jì)所需的電路，結(jié)果如圖，進(jìn)行時(shí)序仿真，無誤后建立波形文件，結(jié)果如圖

由圖可知，在時(shí)間脈沖的作用下，AR計(jì)數(shù)，相對(duì)于的，Q也從正弦信號(hào)數(shù)據(jù)存儲(chǔ)器ROM中輸出相對(duì)應(yīng)的數(shù)值，由這兩項(xiàng)，這可以在示波器上輸出正弦波。

四、心得體會(huì)

在實(shí)驗(yàn)中，LPM 是參數(shù)可設(shè)置模塊庫Library of Parameterized Modules 的英語縮寫，Altera 提供的可參數(shù)化宏功能模塊和LPM 函數(shù)均基于Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera 特定器件的硬件功能。例如各類片上存儲(chǔ)器、DSP 模塊、LVDS 驅(qū)動(dòng)器、嵌入式PLL 以及SERDES 和DDIO 電路模塊等等。這些可以以圖形或硬件描述語言模塊形式方便調(diào)用的宏功能塊，使得基于EDA 技術(shù)的電子設(shè)計(jì)的效率和可靠性有了很大的提高LPM可實(shí)現(xiàn)基于LPM的流水線的累加器的設(shè)計(jì)，邏輯數(shù)據(jù)采樣電路設(shè)計(jì)，簡(jiǎn)易正弦信號(hào)發(fā)生器的設(shè)計(jì)

實(shí)驗(yàn)四用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、熟悉狀態(tài)機(jī)的作用及設(shè)計(jì)方法；

2、學(xué)習(xí)用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)，并對(duì)其進(jìn)行仿真和硬件測(cè)試。

二、實(shí)驗(yàn)原理

序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果與檢測(cè)器預(yù)先設(shè)置的碼相同，則輸出為1，否則輸出為0。

三、實(shí)驗(yàn)內(nèi)容

設(shè)計(jì)一個(gè)序列檢測(cè)器，對(duì)1110010進(jìn)行檢測(cè)，對(duì)設(shè)計(jì)進(jìn)行仿真測(cè)試并給出仿 真波形。

四、實(shí)驗(yàn)步驟

（1）運(yùn)行軟件，創(chuàng)建一個(gè)工程，取名為SHCK，打開文本文件編輯窗口，輸入編寫好的程序，如圖所示。

取名為shiyan4，保存生成shiyan4.v文件。

（2）編譯，時(shí)序仿真，直至無錯(cuò)誤。

（3）建立波形文件，保存，取名為SHCK。設(shè)置各個(gè)需要的設(shè)置的參數(shù)，仿真時(shí)間設(shè)置為50us,時(shí)鐘信號(hào)周期為4us,復(fù)位信號(hào)高電平有效，一般情況保持低電平，設(shè)置輸入信號(hào)DIN含有輸入數(shù)據(jù)段如圖1110010，如圖所示

（4）點(diǎn)擊波形仿真，結(jié)果如圖

由仿真結(jié)果可以看出，只有當(dāng)輸入完整的1110010時(shí)，輸出信號(hào)才是高電平。（5）點(diǎn)擊tools—netlist viewers—state machine viewers,查看狀態(tài)轉(zhuǎn)換表。

四、心得體會(huì)

通過本次實(shí)驗(yàn)掌握了如何用Verilog HDL語言實(shí)現(xiàn)狀態(tài)機(jī)的原理，運(yùn)用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)，進(jìn)一步掌握了課堂上所學(xué)到的知識(shí)，但同時(shí)充分的感覺到了自己的不足之處，今后一定要加強(qiáng)自己弱勢(shì)方面的學(xué)習(xí)，用心學(xué)好EDA教科書上的知識(shí)，并抽時(shí)間在課外進(jìn)行深入地學(xué)習(xí)，相信下次試驗(yàn)情況會(huì)有很大程度的改觀