第一篇：數(shù)字邏輯設(shè)計(jì)實(shí)踐教學(xué)計(jì)劃2011

數(shù)字邏輯設(shè)計(jì)實(shí)踐教學(xué)計(jì)劃

2011-9-19

一、基本情況：

1.2.3.4.5.6.總 學(xué) 時(shí)： 學(xué)時(shí)比例： 學(xué) 分： 適用范圍： 先修課程： 時(shí) 間：

32學(xué)時(shí) 1（課內(nèi)）： 1（課外）1.0學(xué)分

信息電子類專業(yè)

高等數(shù)學(xué)、物理、數(shù)字邏輯電路 2011.10～2012.3

二、教學(xué)要求：

預(yù)習(xí)要求：

1． 在進(jìn)實(shí)驗(yàn)室前完成該實(shí)驗(yàn)相關(guān)的所有預(yù)習(xí)思考題和設(shè)計(jì)方案，將預(yù)習(xí)思考題的解答寫(xiě)在實(shí)驗(yàn)報(bào)告的實(shí)驗(yàn)原理部分，設(shè)計(jì)方案可先寫(xiě)在其他紙上。2． 如果有條件，可在宿舍將電路搭試好后再到實(shí)驗(yàn)室測(cè)試

3． 指導(dǎo)教師將不定期抽查實(shí)驗(yàn)預(yù)習(xí)情況，如果有2次或2次以上沒(méi)有預(yù)習(xí)，實(shí)驗(yàn)總評(píng)成績(jī)降一等

4． 預(yù)習(xí)中有問(wèn)題可以登錄電工電子實(shí)驗(yàn)中心的網(wǎng)站查找解答或提出問(wèn)題。網(wǎng)址為：http://eae.seu.edu.cn，也可以直接發(fā)郵件給指導(dǎo)教師，具體郵件地址請(qǐng)?jiān)儐?wèn)指導(dǎo)教師。

實(shí)驗(yàn)要求：

1． 實(shí)驗(yàn)采用開(kāi)放模式，集中授課時(shí)間為第6、8、12周（12周有強(qiáng)電實(shí)驗(yàn)安排的班級(jí)集中授課時(shí)間安排在13周），集中授課時(shí)間、地點(diǎn)按課程表執(zhí)行。開(kāi)放時(shí)間為周一的14:00～21：00，周二到周四的9：30～21：00，周五的9：30～17：00。第一次實(shí)驗(yàn)時(shí)請(qǐng)仔細(xì)閱讀開(kāi)放實(shí)驗(yàn)規(guī)章制度，并在以后的實(shí)驗(yàn)中認(rèn)真遵守。2． 每次實(shí)驗(yàn)要帶一卡通、元器件、面包板等。

3． 在開(kāi)放時(shí)間進(jìn)入實(shí)驗(yàn)室時(shí)，請(qǐng)?jiān)谒⒖C(jī)上出示您的一卡通，在刷卡機(jī)分配的實(shí)驗(yàn)室和實(shí)驗(yàn)座位上完成實(shí)驗(yàn)。

4． 原則上每次開(kāi)放實(shí)驗(yàn)至少要完成一項(xiàng)實(shí)驗(yàn)內(nèi)容，單次實(shí)驗(yàn)時(shí)間不少于1個(gè)小時(shí)，否則將被通報(bào)，如有特殊情況請(qǐng)?zhí)崆昂椭笇?dǎo)教師聯(lián)系。開(kāi)放實(shí)驗(yàn)總時(shí)數(shù)必須達(dá)到15學(xué)時(shí)（12小時(shí)），否則將取消期末考試資格。

5． 實(shí)驗(yàn)開(kāi)始前請(qǐng)先檢查自己座位上的儀器，如有缺失和損壞請(qǐng)及時(shí)和值班教師聯(lián)系，實(shí)驗(yàn)過(guò)程中如果發(fā)生儀器故障，也請(qǐng)和值班教師聯(lián)系，值班教師檢查確認(rèn)后才可以更換，不允許自己更換。

6． 開(kāi)始實(shí)驗(yàn)前請(qǐng)先在課程主頁(yè)上查看和該實(shí)驗(yàn)相關(guān)的各種信息。實(shí)驗(yàn)中遇到的一般性問(wèn)題應(yīng)該自己解決，課程網(wǎng)站提供了一部分常見(jiàn)問(wèn)題解答，可作為參考。確實(shí)解決不了再詢問(wèn)值班教師。對(duì)于課程網(wǎng)站上已經(jīng)有答案的問(wèn)題，值班教師將不予回答，請(qǐng)理解。

7． 實(shí)驗(yàn)中途請(qǐng)勿隨意離開(kāi)實(shí)驗(yàn)室，如確實(shí)有特殊情況請(qǐng)向值班教師請(qǐng)假或者刷卡下機(jī)。中途無(wú)故離開(kāi)15分鐘以上的屬于嚴(yán)重違規(guī)行為，兩次以上嚴(yán)重違規(guī)將取消期 1

末考試資格。

8． 如有元器件損壞，可到儀表室購(gòu)買(mǎi)。

9． 實(shí)驗(yàn)完成后請(qǐng)關(guān)閉儀器電源、打掃干凈實(shí)驗(yàn)桌面，儀器歸位，如開(kāi)放時(shí)間段必須刷卡下機(jī)。

實(shí)驗(yàn)報(bào)告要求：

1． 實(shí)驗(yàn)原理不需要大量的抄書(shū)上已有的內(nèi)容，以回答每一節(jié)的思考題為主。

2． 記錄實(shí)驗(yàn)數(shù)據(jù)時(shí)，書(shū)上已給出表格的按書(shū)上表格記錄，沒(méi)有的要自擬表格，原則上不允許不畫(huà)表格記錄數(shù)據(jù)。

3． 對(duì)于所有要求觀察記錄的波形，必須記錄在坐標(biāo)紙上，并標(biāo)注波形的各項(xiàng)參數(shù)，特別注明的除外。

4． 所有的實(shí)驗(yàn)必須對(duì)測(cè)量過(guò)程中遇到的問(wèn)題和結(jié)果做分析，可參考書(shū)上的實(shí)驗(yàn)結(jié)果分析討論要點(diǎn)。

5． 如果采用計(jì)算機(jī)記錄或處理數(shù)據(jù)的話，可將結(jié)果打印后貼在實(shí)驗(yàn)報(bào)告的相關(guān)位置。6． 如果有另外的預(yù)習(xí)報(bào)告，可粘貼在實(shí)驗(yàn)報(bào)告的最后一頁(yè)。

7． 實(shí)驗(yàn)報(bào)告必須在指定時(shí)間完成并提交，如果有兩次或兩次以上無(wú)故遲交報(bào)告，實(shí)驗(yàn)總評(píng)成績(jī)降一等。

第1章 數(shù)字邏輯電路實(shí)驗(yàn)基礎(chǔ)（4學(xué)時(shí)）1．學(xué)習(xí)目標(biāo)

（1）認(rèn)識(shí)數(shù)字集成電路，能識(shí)別各種類型的數(shù)字器件和封裝；（2）學(xué)習(xí)查找器件資料，通過(guò)器件手冊(cè)了解器件；

（3）了解脈沖信號(hào)的模擬特性，了解示波器的各種參數(shù)及其對(duì)測(cè)量的影響，了解示波器探頭的原理和參數(shù)，掌握脈沖信號(hào)的各項(xiàng)參數(shù)；

（4）了解邏輯分析的基本原理，掌握虛擬邏輯分析的使用方法；

（5）掌握實(shí)驗(yàn)箱的結(jié)構(gòu)、功能，面包板的基本結(jié)構(gòu)、掌握面包板連接電路的基本方法和要求；

（6）掌握基本的數(shù)字電路的故障檢查和排除方法。

2．必做實(shí)驗(yàn)

（1）復(fù)習(xí)儀器的使用，TTL信號(hào)參數(shù)及其測(cè)量方法

用示波器測(cè)量并記錄頻率為200KHz的TTL信號(hào)的上升沿時(shí)間、下降沿時(shí)間、脈沖寬度和高、低電平值。

（2）1.9節(jié)實(shí)驗(yàn)：電路安裝調(diào)試與故障排除

要求：測(cè)出電路對(duì)應(yīng)的真值表，并進(jìn)行模擬故障排查，記錄故障設(shè)置情況和排查過(guò)程。

3．選做實(shí)驗(yàn)

1.5節(jié)實(shí)驗(yàn)：邏輯分析儀測(cè)量數(shù)字邏輯信號(hào)

4．時(shí)間要求

第6、7周內(nèi)完成，第8周內(nèi)交實(shí)驗(yàn)報(bào)告

第2章 門(mén)電路和組合邏輯（8學(xué)時(shí)）1．學(xué)習(xí)目標(biāo)

（1）掌握TTL和CMOS器件的靜態(tài)特性和動(dòng)態(tài)特性測(cè)量方法及這些特性對(duì)數(shù)字系統(tǒng)設(shè)計(jì)的影響；

（2）掌握通過(guò)數(shù)字器件手冊(cè)查看器件靜態(tài)和動(dòng)態(tài)特性參數(shù)；（3）掌握不同結(jié)構(gòu)的數(shù)字器件之間的互連；

（4）掌握OC門(mén)和三態(tài)門(mén)的特性和使用方法；（5）加深示波器測(cè)量技術(shù)的訓(xùn)練；

（6）掌握小規(guī)模組合邏輯的工程設(shè)計(jì)方法；

（7）了解競(jìng)爭(zhēng)和冒險(xiǎn)的產(chǎn)生原因，消除方法，掌握用示波器和邏輯分析捕捉毛刺的方法。

2．必做實(shí)驗(yàn)

（1）2.5節(jié) 實(shí)驗(yàn)：門(mén)電路靜態(tài)特性的測(cè)試

內(nèi)容7．用OC門(mén)實(shí)現(xiàn)三路信號(hào)分時(shí)傳送的總線結(jié)構(gòu) 內(nèi)容8．用三態(tài)門(mén)實(shí)現(xiàn)三路信號(hào)分時(shí)傳輸----①②（2）2.10節(jié) 實(shí)驗(yàn)：SSI組合邏輯設(shè)計(jì)及競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象

內(nèi)容1．?dāng)?shù)值判別電路

內(nèi)容4.停車(chē)場(chǎng)交通控制系統(tǒng)

3．選做實(shí)驗(yàn)

（1）2.5節(jié) 實(shí)驗(yàn)：門(mén)電路靜態(tài)特性的測(cè)試

內(nèi)容2.分別測(cè)量74LS04和74HC04的靜態(tài)參數(shù)極限值，并計(jì)算噪聲容限和扇出數(shù)。內(nèi)容3.采用示波器X-Y方式測(cè)量并比較74LS04和74HC04兩種器件的電壓傳輸特性 Vo=f（Vi）

（2）2.7節(jié) 實(shí)驗(yàn):門(mén)電路動(dòng)態(tài)特性測(cè)試

（3）2.10節(jié) 實(shí)驗(yàn)：SSI組合邏輯設(shè)計(jì)及競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象

內(nèi)容5.競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的觀察和消除

4．時(shí)間要求

第8周、第9周兩周內(nèi)完成，第10周內(nèi)交實(shí)驗(yàn)報(bào)告

第3章 組合函數(shù)設(shè)計(jì)（4學(xué)時(shí)）1.學(xué)習(xí)目標(biāo)

（1）掌握常用中規(guī)模組合邏輯器件的功能和使用方法；（2）掌握邏輯函數(shù)工程設(shè)計(jì)方法；

（3）了解存儲(chǔ)器實(shí)現(xiàn)復(fù)雜邏輯函數(shù)的原理和存儲(chǔ)器的使用過(guò)程。

2．必做實(shí)驗(yàn)

3.3 節(jié)實(shí)驗(yàn)：用MSI進(jìn)行組合邏輯函數(shù)電路設(shè)計(jì) 內(nèi)容①用多種方案設(shè)計(jì)1位全減器

內(nèi)容②用一個(gè)4選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) 內(nèi)容④血型配對(duì)

3．選做實(shí)驗(yàn)

3.5節(jié) 實(shí)驗(yàn)：用ROM設(shè)計(jì)組合邏輯函數(shù)電路

4．時(shí)間要求

第10周內(nèi)完成，第11周內(nèi)交實(shí)驗(yàn)報(bào)告

第4章 時(shí)序邏輯電路（8學(xué)時(shí)）1．學(xué)習(xí)目標(biāo)

（1）掌握時(shí)序邏輯電路的一般設(shè)計(jì)過(guò)程；

（2）掌握時(shí)序邏輯電路的時(shí)延分析方法，了解時(shí)序電路對(duì)時(shí)鐘信號(hào)相關(guān)參數(shù)的基本要求；（3）掌握時(shí)序邏輯電路的基本調(diào)試方法；

（4）熟練使用示波器和邏輯分析儀觀察波形圖，并會(huì)使用邏輯分析儀做狀態(tài)分析。

2．必做實(shí)驗(yàn)

（1）4.4節(jié) 實(shí)驗(yàn)：觸發(fā)器設(shè)計(jì)時(shí)序邏輯電路 內(nèi)容2．廣告流水燈 內(nèi)容3．智力競(jìng)賽搶答器 內(nèi)容5．序列發(fā)生器

（2）4.6節(jié) 實(shí)驗(yàn)：用時(shí)序功能塊設(shè)計(jì)時(shí)序電路

內(nèi)容1．簡(jiǎn)易數(shù)字鐘

內(nèi)容2．序列發(fā)生器

3．選做實(shí)驗(yàn)

4.6節(jié) 實(shí)驗(yàn)：用時(shí)序功能塊設(shè)計(jì)時(shí)序電路

內(nèi)容3．分頻器

4．時(shí)間要求：

第12、13、14周內(nèi)完成，第15周內(nèi)交實(shí)驗(yàn)報(bào)告

第6章 小型數(shù)字系統(tǒng)設(shè)計(jì) 1．學(xué)習(xí)目標(biāo)：

（1）綜合前面所學(xué)的各項(xiàng)內(nèi)容

（2）了解掌握數(shù)字系統(tǒng)設(shè)計(jì)的流程和方法（3）培養(yǎng)復(fù)雜電路連接和調(diào)試技能

2．提高實(shí)驗(yàn)：

6.3節(jié) 實(shí)驗(yàn)：小型數(shù)字系統(tǒng)設(shè)計(jì)（6.3.1與6.3.4中二選一）6.3.1十字路口交通信號(hào)控制電路 6.3.4 擲骰子游戲

3．說(shuō)明

提高實(shí)驗(yàn)不計(jì)入總學(xué)時(shí)。

第7章 可編程數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)（8學(xué)時(shí)）1．學(xué)習(xí)目標(biāo)

（1）了解可編程數(shù)字系統(tǒng)設(shè)計(jì)的流程（2）掌握Quartus II 軟件的使用方法

（3）掌握原理圖輸入方式設(shè)計(jì)數(shù)字系統(tǒng)的方法和流程

2．必做實(shí)驗(yàn)

（1）設(shè)計(jì)一個(gè)七人表決器，下載后驗(yàn)證其功能

用七個(gè)開(kāi)關(guān)作為表決器的七個(gè)輸入變量，輸入變量為邏輯“1”時(shí)表示表決者“贊同”；輸入變量為“0”時(shí)，表示表決者“不贊同”，輸出變量為表決結(jié)果。輸出邏輯“1”時(shí)，表示表決“通過(guò)”；輸出邏輯“0”表示表決“不通過(guò)”。當(dāng)表決器的七個(gè)輸入變量中有4個(gè)以上（含4個(gè)）為“1”時(shí)，則表決器輸出為“1”；否則為“0”。

（2）7.1.1節(jié) 簡(jiǎn)易數(shù)字鐘的設(shè)計(jì)

3．時(shí)間要求：

下學(xué)期完成

期末考試：

第16周

備注：

第4章 4.6節(jié)的“簡(jiǎn)易數(shù)字鐘實(shí)驗(yàn)”需由本班帶班教師驗(yàn)收，第13、14兩周內(nèi)驗(yàn)收完畢。

成績(jī)考核方法： 1.平時(shí)

30% 2.簡(jiǎn)易數(shù)字鐘實(shí)驗(yàn)驗(yàn)收

30% 3.期末考試

40%

第二篇：數(shù)字邏輯設(shè)計(jì)報(bào)告

《數(shù)字邏輯課程設(shè)計(jì)》

姓名: 宋國(guó)正 班級(jí)：計(jì)142 學(xué)號(hào)：149074056

2016年9月25日

一、設(shè)計(jì)任務(wù)要求

數(shù)字時(shí)鐘是由振蕩器、分頻器、計(jì)秒電路、計(jì)分電路、計(jì)時(shí)電路組成。計(jì)時(shí)采用24h和12h兩種。當(dāng)接通電源或數(shù)字鐘走時(shí)出現(xiàn)誤差，都需要對(duì)數(shù)字鐘作時(shí)、分、秒時(shí)間校正。本次設(shè)計(jì)的具體要求如下：

1、顯示時(shí)、分、秒的十進(jìn)制顯示，采用24小時(shí)制。

2、校時(shí)功能。

3、整點(diǎn)報(bào)時(shí)。

二、設(shè)計(jì)思路

1、數(shù)字鐘的組成原理圖

數(shù)字式電子鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)1Hz 進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路!秒計(jì)數(shù)器滿60 后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60 后向時(shí)計(jì)數(shù)器進(jìn)位, 時(shí)計(jì)數(shù)器按24翻1 規(guī)律計(jì)數(shù), 計(jì)數(shù)輸出經(jīng)譯碼器送LED 顯示器,由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間一致,故需要在電路上加上一個(gè)校時(shí)電路。

同時(shí)標(biāo)準(zhǔn)的1Hz時(shí)間信號(hào)必須做到準(zhǔn)確、穩(wěn)定，通常使用石英晶體振蕩器電

路構(gòu)成。

時(shí)顯示器

分顯示器 秒顯示器

時(shí)譯碼器

分譯碼器

秒譯碼器

時(shí)計(jì)數(shù)器

時(shí)計(jì)數(shù)器 時(shí)計(jì)數(shù)器

校時(shí)電路

振蕩器

分頻器

2、數(shù)字鐘設(shè)計(jì)方案

為完成上述功能，可以把數(shù)字鐘系統(tǒng)劃分為三部分：時(shí)針源（即標(biāo)準(zhǔn)秒鐘的產(chǎn)生電路）主體電路，擴(kuò)展電路。主體電路EDA 設(shè)計(jì)又可劃分為計(jì)時(shí)電路、校時(shí)電路、譯碼顯示電路3部分。

3、底層電路設(shè)計(jì)

時(shí)針源——晶體振蕩器電路給數(shù)字式電子鐘提供一個(gè)頻率穩(wěn)定、準(zhǔn)確的32768Hz的方波信號(hào),將32768Hz的高頻方波信號(hào)經(jīng)32768次分頻后得到1Hz 的方波信號(hào)供秒計(jì)數(shù)器進(jìn)行計(jì)數(shù),實(shí)現(xiàn)該分頻功能的計(jì)數(shù)器相當(dāng)于15 級(jí)二進(jìn)制計(jì)數(shù)器。

計(jì)時(shí)電路——時(shí)間計(jì)數(shù)器電路由秒個(gè)位、秒十位計(jì)數(shù)器，分個(gè)位、分十位計(jì)數(shù)及時(shí)個(gè)位、時(shí)十位計(jì)數(shù)電路構(gòu)成。其中，秒個(gè)位和秒十位計(jì)數(shù)器，分個(gè)位和分十位計(jì)數(shù)為六十進(jìn)制計(jì)數(shù)器，而根據(jù)設(shè)計(jì)要求時(shí)個(gè)位和時(shí)十位構(gòu)成的為二十四進(jìn)制計(jì)數(shù)器，時(shí)間計(jì)數(shù)單元共有：時(shí)計(jì)數(shù)，分計(jì)數(shù)和秒計(jì)數(shù)3部分，根據(jù)設(shè)計(jì)要求時(shí)計(jì)數(shù)單元為一個(gè)二十四進(jìn)制計(jì)數(shù)器，共輸出為兩位8421BCD碼形式；分計(jì)數(shù)和秒計(jì)數(shù)單元為六十進(jìn)制計(jì)數(shù)器!共輸出也為兩位8421BCD碼。圖1和圖2 分別給出了60進(jìn)制計(jì)數(shù)器和24進(jìn)制邏輯圖。

圖

一、60進(jìn)制計(jì)數(shù)器

圖

二、24進(jìn)制計(jì)數(shù)器

校時(shí)電路——當(dāng)剛接通電源或走時(shí)出現(xiàn)誤差時(shí)都需要對(duì)時(shí)間進(jìn)行校正。對(duì)時(shí)間的校正是通過(guò)截?cái)嗾５挠?jì)數(shù)通路，而用頻率較高的方波信號(hào)加到其需要校正的計(jì)數(shù)單元的輸入端!這樣可以很快使校正的時(shí)間調(diào)整到標(biāo)準(zhǔn)時(shí)間的數(shù)值，這時(shí)再將選擇開(kāi)關(guān)打向正常時(shí)就可以準(zhǔn)確走時(shí)了。如圖3所示為時(shí)、分、秒校時(shí)的校時(shí)電路。在校時(shí)電路中，其實(shí)現(xiàn)方法是采用計(jì)數(shù)脈沖和計(jì)數(shù)使能來(lái)實(shí)現(xiàn)校時(shí)的。

譯 碼 顯 示 電 路——為了將計(jì)數(shù)器輸出的8421BCD碼顯示出來(lái)，須用顯示譯碼電路將計(jì)數(shù)器的輸出數(shù)碼轉(zhuǎn)換為數(shù)碼顯示器件所需要的輸出邏輯和一定的電流，這種譯碼器通常稱為七段譯碼顯示驅(qū)動(dòng)器電路，本設(shè)計(jì)可選器件7447為譯碼驅(qū)動(dòng)電路。譯碼驅(qū)動(dòng)電路將計(jì)數(shù)器輸出的8421BCD碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài)，并且為保證數(shù)碼管正常工作提供足夠的工作電流。

4、數(shù)字鐘頂層電路設(shè)計(jì)

首先按前面的設(shè)計(jì)方案進(jìn)行低層模塊的設(shè)計(jì)與編輯仿真，正確無(wú)誤后，即可將設(shè)計(jì)的低層模塊轉(zhuǎn)化為與之相對(duì)應(yīng)的元件符號(hào)，而后我們就可以用這些元件符號(hào)來(lái)設(shè)計(jì)數(shù)字鐘的頂層原理圖，如圖4所示。本設(shè)計(jì)中要仿真的對(duì)象為數(shù)字鐘，須設(shè)定一個(gè)1Hz的輸入時(shí)鐘信號(hào)和一個(gè)校時(shí)脈沖SET,模擬的設(shè)置開(kāi)關(guān)信號(hào)MODE的波形,為了能夠看到合適的仿真結(jié)果,假定網(wǎng)絡(luò)時(shí)間(Girl Size)為10.0ns，總模

擬的時(shí)間（END TIME）為3ms。

三、軟件仿真 1、60進(jìn)制計(jì)數(shù)器的仿真結(jié)果如下：

60進(jìn)制計(jì)數(shù)器仿真波形圖 2、24進(jìn)制計(jì)數(shù)器仿真結(jié)果如下：

24進(jìn)制計(jì)數(shù)器仿真波形圖

3、數(shù)字鐘的頂層電路仿真結(jié)果如下：

數(shù)字鐘的頂層電路波形仿真圖

四、討論

數(shù)字時(shí)鐘基于MAX+ plus II設(shè)計(jì), 經(jīng)過(guò)軟件仿真并下載到硬件(電子EDA 10

實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng))實(shí)現(xiàn), 結(jié)果表明本設(shè)計(jì)是合理可行的,但是感覺(jué)很繁瑣，是不是可以考慮一種過(guò)程簡(jiǎn)單一點(diǎn)的呢？通過(guò)查閱大量資料發(fā)現(xiàn)是可以的。其另一種設(shè)計(jì)思想及方法是以語(yǔ)言描述為主, 原理圖設(shè)計(jì)相結(jié)合。但是使用過(guò)多可能會(huì)導(dǎo)致編譯失敗。所以在設(shè)計(jì)的過(guò)程中，如何取舍是一個(gè)難題，本人認(rèn)為對(duì)于我這樣基礎(chǔ)不是很扎實(shí)的，采用前者是比較合理的。

五、參考文獻(xiàn)

（1）張輝宜，數(shù)字邏輯 中國(guó)科學(xué)技術(shù)大學(xué)出版社

（2）廖裕評(píng)，陸瑞強(qiáng),CPLD數(shù)字電路設(shè)計(jì)__使用 MAX+Plus II[M],北京:清華大學(xué)出版社

六、心得體會(huì)

我學(xué)到了很多東西，掌握了數(shù)字邏輯的各種設(shè)計(jì)方法

第三篇：數(shù)字邏輯設(shè)計(jì)及應(yīng)用教學(xué)大綱

《電子信息工程》專業(yè)教學(xué)大綱

《數(shù)字邏輯設(shè)計(jì)及應(yīng)用》課程教學(xué)大綱

課程編號(hào)：53000540 學(xué)時(shí)：64 學(xué)分：4 課外上機(jī)：16學(xué)時(shí)

先修課程：《高等數(shù)學(xué)》、《電路分析基礎(chǔ)》、《模擬電路基礎(chǔ)》 教材: 《DIGITAL DESIGN---Principles & Practices》(Third Edition),John F.Wakerly,高等教育出版社，2001年5月

《數(shù)字設(shè)計(jì)—原理與實(shí)踐》（原書(shū)第三版）John F.Wakerly 林生 等譯 機(jī)械工業(yè)出版社 2003年8月

一、課程的性質(zhì)和任務(wù)

本課程是通訊工程、電子信息工程、測(cè)控技術(shù)與儀器、自動(dòng)化、生物醫(yī)學(xué)工程等多個(gè)專業(yè)方向所共有的一門(mén)重要技術(shù)基礎(chǔ)課。

要求學(xué)生通過(guò)本課程學(xué)習(xí)掌握數(shù)字邏輯電路的基本原理與特性、數(shù)字邏輯電路的基本分析方法、數(shù)字邏輯電路設(shè)計(jì)和綜合的基本技能、常用數(shù)字電路功能單元的實(shí)際應(yīng)用技巧。

同時(shí)要求同學(xué)能夠理解數(shù)字邏輯電路與模擬電路之間的密切關(guān)系，了解EDA技術(shù)對(duì)于數(shù)字邏輯電路設(shè)計(jì)分析的重大意義。

二、教學(xué)內(nèi)容和要求

1.課堂理論教學(xué)（62學(xué)時(shí)）第一章 引論（2學(xué)時(shí)）

介紹數(shù)字邏輯電路的特點(diǎn)、數(shù)字邏輯電路在電子系統(tǒng)設(shè)計(jì)中的地位、數(shù)字邏輯電路與模擬電子電路之間的關(guān)系、簡(jiǎn)單介紹EDA設(shè)計(jì)工具、VHDL語(yǔ)言對(duì)數(shù)字邏輯設(shè)計(jì)作用和影響。

第二章 數(shù)系與代碼（6學(xué)時(shí)）

重點(diǎn)學(xué)習(xí)掌握： 《電子信息工程》專業(yè)教學(xué)大綱

十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制數(shù)的表示方法以及它們之間的相互轉(zhuǎn)換、非十進(jìn)制數(shù)的加減運(yùn)算；

符號(hào)數(shù)的表達(dá)：符號(hào)-數(shù)值碼（Signed-Magnitude System、原碼），二進(jìn)制補(bǔ)碼(two's complement，補(bǔ)碼)、二進(jìn)制反碼（ones' complement, 反碼）表示以及它們之間的相互轉(zhuǎn)換；帶符號(hào)數(shù)的補(bǔ)碼的加減運(yùn)算；

BCD碼（Binary Codes for Decimal numbers）、格雷碼（Gray code、葛萊碼）的特點(diǎn)，它們與二進(jìn)制數(shù)之間的轉(zhuǎn)換關(guān)系；

二進(jìn)制數(shù)的浮點(diǎn)數(shù)表達(dá)（補(bǔ)充）； 學(xué)習(xí)了解：

字符的代碼表示，二進(jìn)制代碼在狀態(tài)，條件等的表示方面的應(yīng)用；

第三章 數(shù)字電路（4學(xué)時(shí)）

重點(diǎn)學(xué)習(xí)掌握：

作為電子開(kāi)關(guān)運(yùn)用的二極管、雙極型晶體管、MOS場(chǎng)效應(yīng)管的工作方式；以CMOS倒相器電路的構(gòu)成及工作狀態(tài)分析；

邏輯電路的靜態(tài)、動(dòng)態(tài)特性分析，等價(jià)的輸入、輸出模型； 學(xué)習(xí)理解：

特殊的輸入輸出電路結(jié)構(gòu)：CMOS傳輸門(mén)、施密特觸發(fā)器輸入結(jié)構(gòu)、三態(tài)輸出結(jié)構(gòu)、漏極開(kāi)路輸出結(jié)構(gòu)；學(xué)習(xí)了解其他類型的邏輯電路： TTL,ECL等；

不同類型、不同工作電壓的邏輯電路的輸入輸出邏輯電平規(guī)范值以及它們之間的連接配合的問(wèn)題。

第四章 組合邏輯設(shè)計(jì)原理（10學(xué)時(shí)）

重點(diǎn)學(xué)習(xí)掌握: 邏輯代數(shù)的公理、定理，對(duì)偶關(guān)系，以及在邏輯代數(shù)化簡(jiǎn)時(shí)的作用； 邏輯函數(shù)的表達(dá)形式：積之和與和之積標(biāo)準(zhǔn)型、真值表； 組合電路的分析：邏輯函數(shù)表達(dá)式的產(chǎn)生過(guò)程及邏輯函數(shù)表達(dá)式的基本化簡(jiǎn)方法—函數(shù)化簡(jiǎn)方法；

組合電路的綜合過(guò)程：將功能敘述表達(dá)為組合邏輯函數(shù)的表達(dá)形式、邏輯函數(shù)表達(dá)式的化簡(jiǎn)—函數(shù)化簡(jiǎn)方法和卡諾圖化簡(jiǎn)方法、使用與非門(mén)、或非門(mén)表達(dá)的邏輯函數(shù)表達(dá)式、邏輯函數(shù)的最簡(jiǎn)表達(dá)形式及綜合設(shè)計(jì)的其他問(wèn)題：無(wú)關(guān)項(xiàng)的處理、冒險(xiǎn)問(wèn)題和多輸出邏輯化簡(jiǎn)的方法。第五章 組合邏輯設(shè)計(jì)實(shí)踐（10學(xué)時(shí)）

重點(diǎn)學(xué)習(xí)掌握：

利用基本的邏輯門(mén)完成規(guī)定的組合邏輯電路的設(shè)計(jì)任務(wù)：如譯碼器、編碼器、多路選擇器、多路分配器、異或門(mén)、比較器、全加器；

利用基本的邏輯門(mén)和已有的中規(guī)模集成電路（MSI）邏輯器件如譯碼器、編碼器、多路選擇器、多路分配器、異或門(mén)、比較器、全加器、三態(tài)器件等作為設(shè)計(jì)的基本元素完成更為復(fù)雜的組合邏輯電路設(shè)計(jì)的方法?！峨娮有畔⒐こ獭穼I(yè)教學(xué)大綱

第七章 時(shí)序邏輯設(shè)計(jì)原理（10學(xué)時(shí)）重點(diǎn)學(xué)習(xí)掌握: 基本時(shí)序元件R-S型,D型,J-K型,T型鎖存器、觸發(fā)器的電路結(jié)構(gòu)，工作原理，時(shí)序特性, 功能表，特征方程表達(dá)式，不同觸發(fā)器之間的相互轉(zhuǎn)換；

掃描觸發(fā)器(Scan Flip-Flop)特性及基本應(yīng)用；

鐘控同步狀態(tài)機(jī)的模型圖，狀態(tài)機(jī)類型及基本分析方法和步驟，使用狀態(tài)圖表示狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換關(guān)系；

時(shí)序狀態(tài)機(jī)的設(shè)計(jì)：狀態(tài)轉(zhuǎn)換過(guò)程的建立，狀態(tài)的化簡(jiǎn)與編碼賦值、未用狀態(tài)的處理-最小風(fēng)險(xiǎn)方案和最小代價(jià)方案、使用狀態(tài)轉(zhuǎn)換表的設(shè)計(jì)方法、使用狀態(tài)圖的設(shè)計(jì)方法。

學(xué)習(xí)了解：

時(shí)序電路設(shè)計(jì)中的其他的設(shè)計(jì)方法。

第八章 時(shí)序邏輯設(shè)計(jì)實(shí)踐（10學(xué)時(shí)）

重點(diǎn)學(xué)習(xí)掌握：

利用基本的邏輯門(mén)、時(shí)序元件作為設(shè)計(jì)的基本元素完成規(guī)定的鐘控同步狀態(tài)機(jī)電路的設(shè)計(jì)任務(wù)：計(jì)數(shù)器、位移寄存器、序列檢測(cè)電路和序列發(fā)生器的設(shè)計(jì)；

利用基本的邏輯門(mén)和已有的中規(guī)模集成電路（MSI）時(shí)序功能器件作為設(shè)計(jì)的基本元素完成更為復(fù)雜的時(shí)序邏輯電路設(shè)計(jì)的方法。學(xué)習(xí)了解：

時(shí)序電路設(shè)計(jì)中的其他問(wèn)題：組合電路與時(shí)序電路的比較，大型時(shí)序電路的結(jié)構(gòu)劃分，時(shí)鐘歪斜，異步輸入處理等。

第十章 存儲(chǔ)器及其在數(shù)字邏輯系統(tǒng)實(shí)現(xiàn)中的運(yùn)用（4學(xué)時(shí)）

學(xué)習(xí)了解：存儲(chǔ)器（ROM,SRAM）的基本工作原理和結(jié)構(gòu)；

學(xué)習(xí)掌握：存儲(chǔ)器在數(shù)字邏輯系統(tǒng)設(shè)計(jì)的硬件實(shí)現(xiàn)中的運(yùn)用。第十一章 其他的實(shí)際問(wèn)題（3學(xué)時(shí)）

學(xué)習(xí)了解：

數(shù)字邏輯電路(組合電路和時(shí)序邏輯電路)設(shè)計(jì)的描述說(shuō)明方法；

數(shù)字邏輯系統(tǒng)設(shè)計(jì)的其他問(wèn)題：數(shù)字邏輯設(shè)計(jì)中設(shè)計(jì)工具的作用、設(shè)計(jì)的可測(cè)試性問(wèn)題、數(shù)字邏輯系統(tǒng)可靠性的問(wèn)題、高速數(shù)字邏輯系統(tǒng)中信號(hào)傳輸?shù)南嚓P(guān)問(wèn)題。

補(bǔ)充內(nèi)容

模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器(ADC/DAC)原理及應(yīng)用簡(jiǎn)介

（3學(xué)時(shí)）重點(diǎn)學(xué)習(xí)理解：

數(shù)字-模擬轉(zhuǎn)換器(Digit to Analog Convertor,DAC))的基本電路結(jié)構(gòu)（R-2R結(jié)構(gòu)的DAC），工作原理；

模擬-數(shù)字轉(zhuǎn)換器(Analog to Digit Convertor,ADC)的基本電路結(jié)構(gòu)（逐次逼近式的ADC），工作原理；、《電子信息工程》專業(yè)教學(xué)大綱

模擬-數(shù)字轉(zhuǎn)換器、數(shù)字-模擬轉(zhuǎn)換器(ADC/DAC)在電子系統(tǒng)中的作用和應(yīng)用，特別是在波形發(fā)生方面的運(yùn)用。

2.實(shí)驗(yàn)教學(xué)

實(shí)驗(yàn)教學(xué)（12學(xué)時(shí)）

實(shí)驗(yàn)?zāi)康模貉芯康湫蛿?shù)字集成電路的功能及擴(kuò)展方法；掌握其測(cè) 試方法；根據(jù)實(shí)驗(yàn)要求進(jìn)行電路設(shè)計(jì)和測(cè)試。

實(shí)驗(yàn)內(nèi)容：根據(jù)數(shù)字集成電路的特點(diǎn)，進(jìn)行基本功能單元試驗(yàn)，包括組合電路基本功能單元的實(shí)驗(yàn)，時(shí)序電路的基本功能單元的實(shí)驗(yàn)及數(shù)字電路綜合設(shè)計(jì)性設(shè)計(jì)試驗(yàn)。實(shí)驗(yàn)上機(jī)(課外)（16學(xué)時(shí)）

實(shí)驗(yàn)?zāi)康模和ㄟ^(guò)使用CAD設(shè)計(jì)工具 PSPICE、MAX+plusII對(duì)教材中相關(guān)例題的分析，加深對(duì)教材內(nèi)容的理解，更好地掌握相關(guān)知識(shí)。

實(shí)驗(yàn)內(nèi)容：

1、學(xué)習(xí)使用PSPICE電路CAD工具，利用PSPICE仿真CMOS基本邏輯門(mén)的靜態(tài)特性和動(dòng)態(tài)特性、了解電路結(jié)構(gòu)和負(fù)載特性對(duì)邏輯門(mén)靜態(tài)特性和動(dòng)態(tài)特性的影響。

2、學(xué)習(xí)使用MAX+plusII工具，利用MAX+plusII工具進(jìn)行數(shù)字邏輯電路仿真的基本方法；進(jìn)行基本組合電路基本功能單元，時(shí)序電路的基本功能單元進(jìn)行仿真，加深對(duì)基本功能單元功能作用的理解；對(duì)教材中大型例題進(jìn)行仿真分析，加強(qiáng)對(duì)大型綜合性設(shè)計(jì)的分析理解能力。

3.課堂習(xí)題課

由教師根據(jù)課程進(jìn)展情況自行安排。

三、主要教學(xué)參考資料

1.Alan B.Marcovitz.Introduction to Logic Design(影印版),清華大學(xué)出版社,2002 2.Victor P.Nelson H.Troy Nagle Bill D.Carroll J.David Irwin.Digital Logic Circuit Analysis & Design 清華大學(xué)出版社,Prentice Hall, Inc, 1997 3．John M.Yarbrough.Digital Logic Applicatons and Design 機(jī)械工業(yè)出版社 2002 4．閻 石，數(shù)字電子技術(shù)基礎(chǔ)(第四版)，高等教育出版社，1998 5．王毓銀，數(shù)字邏輯設(shè)計(jì)，高等教育出版社，2001 6．龍忠琪，賈立新，數(shù)字集成電路教程，科學(xué)出版社，2001 《電子信息工程》專業(yè)教學(xué)大綱

7.毛法堯，歐陽(yáng)星明，任宏萍，數(shù)字邏輯，華中科技大學(xué)出版社，1996 8.沈嗣昌，數(shù)字系統(tǒng)設(shè)計(jì)，北京航空工業(yè)出版社，1996 9．何緒芃，曾發(fā)祚，脈沖與數(shù)字電路，電子科技大學(xué)出版社，1995 10．萬(wàn)棟義，脈沖與數(shù)字電路（第二版），11.劉寶琴，數(shù)字電路與系統(tǒng)，清華大學(xué)出版社，1993 12．陳貴燦，邵志標(biāo)，程軍，林長(zhǎng)貴，CMOS集成電路設(shè)計(jì)，西安交通大學(xué)出版社，2000

第四篇：數(shù)字邏輯設(shè)計(jì)及應(yīng)用課程教學(xué)大綱

《數(shù)字邏輯設(shè)計(jì)及應(yīng)用》課程教學(xué)大綱

課程編號(hào)：53000540

適用專業(yè)：電子信息類專業(yè)（包括通信工程、網(wǎng)絡(luò)工程、信息工程、電子信息工程、信息對(duì)抗技術(shù)、電磁場(chǎng)與天線技術(shù)、電波傳播與天線、電子科學(xué)技術(shù)、集成電路設(shè)計(jì)與集成系統(tǒng)、微電子學(xué)、應(yīng)用物理學(xué)、電子信息科學(xué)與技術(shù)、真空電子技術(shù)、光信息科學(xué)與技術(shù)、信息顯示與光電技術(shù)、測(cè)控技術(shù)與儀器、自動(dòng)化、自動(dòng)化（電力系統(tǒng)自動(dòng)化）、環(huán)境工程、機(jī)械設(shè)計(jì)制造及其自動(dòng)化、電氣工程及其自動(dòng)化、工業(yè)工程、生物醫(yī)學(xué)工程、管理-電子工程復(fù)合培養(yǎng)實(shí)驗(yàn)班。）

學(xué) 時(shí) 數(shù)：64

學(xué) 分 數(shù)：4

開(kāi)課學(xué)期：第4學(xué)期

先修課程：《高等數(shù)學(xué)》、《電路分析基礎(chǔ)》、《模擬電路基礎(chǔ)》 執(zhí) 筆 者： 姜書(shū)艷

編寫(xiě)日期：2010.1

審核人（教學(xué)副院長(zhǎng)）：

一、課程性質(zhì)和目標(biāo)

授課對(duì)象：全日制大學(xué)本科二年級(jí) 課程類別：學(xué)科基礎(chǔ)課

教學(xué)目標(biāo)（本課程對(duì)實(shí)現(xiàn)培養(yǎng)目標(biāo)的作用；學(xué)生通過(guò)學(xué)習(xí)該課程后，在思想、知識(shí)、能力和素質(zhì)等方面應(yīng)達(dá)到的目標(biāo)）：

“數(shù)字邏輯設(shè)計(jì)及應(yīng)用”課程是電子信息類專業(yè)所共有的一門(mén)重要學(xué)科基礎(chǔ)課程，同時(shí)也是一門(mén)重要工程技術(shù)課程，是研究數(shù)字系統(tǒng)設(shè)計(jì)的入門(mén)課程。通過(guò)本課程的學(xué)習(xí)，使學(xué)生掌握數(shù)字邏輯電路的基本理論和基本分析方法，為學(xué)習(xí)后續(xù)課程準(zhǔn)備必要的電路知識(shí)。本課程在培養(yǎng)學(xué)生嚴(yán)肅認(rèn)真的科學(xué)作風(fēng)和抽象思維能力、分析計(jì)算能力、總結(jié)歸納能力等方面起重要作用。在本課程中，將介紹數(shù)字邏輯電路的分析設(shè)計(jì)方法和基本的系統(tǒng)設(shè)計(jì)技巧；培養(yǎng)同學(xué)綜合運(yùn)用知識(shí)分析解決問(wèn)題的能力和在工程性設(shè)計(jì)方面的基本素養(yǎng)。通過(guò)實(shí)驗(yàn)和課外上機(jī)實(shí)驗(yàn)的方式，使同學(xué)深入了解和掌握數(shù)字邏輯電路的設(shè)計(jì)分析方法和電路的運(yùn)用過(guò)程。

二、課程內(nèi)容安排和要求

（一）教學(xué)內(nèi)容、要求及教學(xué)方法

1.課堂理論教學(xué)（64學(xué)時(shí)）第一章 引論（1學(xué)時(shí)）

了解：數(shù)字邏輯電路的特點(diǎn)、數(shù)字邏輯電路在電子系統(tǒng)設(shè)計(jì)中的地位、數(shù)字邏輯電路與模擬電子電路之間的關(guān)系、簡(jiǎn)單介紹EDA設(shè)計(jì)工具、HDL語(yǔ)言對(duì)數(shù)字邏輯設(shè)計(jì)作用和影響。第二章 數(shù)系與代碼（5學(xué)時(shí)）

掌握：十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制數(shù)的表示方法以及它們之間的相互轉(zhuǎn)換、非十進(jìn)制數(shù)的加減運(yùn)算；

掌握：符號(hào)數(shù)的表達(dá)：符號(hào)-數(shù)值碼（Signed-Magnitude System、原碼），二進(jìn)制補(bǔ)碼(two's complement，補(bǔ)碼)、二進(jìn)制反碼（ones' complement, 反碼）表示以及它們之間的相互轉(zhuǎn)換； 掌握：帶符號(hào)數(shù)的補(bǔ)碼的加減運(yùn)算；BCD碼（Binary Codes for Decimal numbers）、格雷碼（Gray code、葛萊碼）的特點(diǎn)，它們與二進(jìn)制數(shù)之間的轉(zhuǎn)換關(guān)系； 理解：二進(jìn)制數(shù)的浮點(diǎn)數(shù)表達(dá)（補(bǔ)充）；

了解：字符的代碼表示，二進(jìn)制代碼在狀態(tài)、條件等的表示方面的應(yīng)用； 第三章 數(shù)字電路（6學(xué)時(shí)）

掌握：正負(fù)邏輯的概念；CMOS邏輯電平和噪聲容限，扇出特性；

掌握：利用PSPICE仿真CMOS基本邏輯門(mén)的靜態(tài)特性和動(dòng)態(tài)特性、了解電路結(jié)構(gòu)和負(fù)載特性對(duì)邏輯門(mén)靜態(tài)特性和動(dòng)態(tài)特性的影響。

理解：CMOS邏輯反相器、與非門(mén)、或非門(mén)、非反相門(mén)、與或非門(mén)電路的結(jié)構(gòu)；

理解：CMOS邏輯電路的其他穩(wěn)態(tài)電氣特性：帶電阻性負(fù)載的電路特性、非理想輸入時(shí)的電路特性、負(fù)載效應(yīng)、不用的輸入端及等效的輸入、輸出電路模型； 理解：動(dòng)態(tài)電氣特性：轉(zhuǎn)換時(shí)間、傳播延遲、電流尖峰；

理解：特殊的輸入輸出電路結(jié)構(gòu)：CMOS傳輸門(mén)、施密特觸發(fā)器輸入結(jié)構(gòu)、三態(tài)輸出結(jié)構(gòu)、漏極開(kāi)路輸出結(jié)構(gòu)；

了解：作為電子開(kāi)關(guān)運(yùn)用的二極管、雙極型晶體管、MOS場(chǎng)效應(yīng)管的工作方式； 了解：其他類型的邏輯電路：TTL,ECL等；

了解：不同類型、不同工作電壓的邏輯電路的輸入輸出邏輯電平規(guī)范值以及它們之間的連接配合的問(wèn)題。

第四章 組合邏輯設(shè)計(jì)原理（10學(xué)時(shí)）

掌握:邏輯代數(shù)的公理、定理，對(duì)偶關(guān)系、反演關(guān)系、香濃展開(kāi)定理，以及在邏輯代數(shù)化簡(jiǎn)時(shí)的作用；

掌握:邏輯函數(shù)的表達(dá)形式：積之和與和之積標(biāo)準(zhǔn)型、真值表、邏輯表達(dá)式，以及各種表達(dá)形式之間的關(guān)系；

掌握:邏輯函數(shù)的基本運(yùn)算：相加（或）、相乘（與）、對(duì)偶、反演；異或、同或運(yùn)算的公式、性質(zhì)及其相互關(guān)系（補(bǔ)充）；

掌握:組合電路的分析：窮舉法和代數(shù)法；代數(shù)法邏輯函數(shù)表達(dá)式的產(chǎn)生過(guò)程及邏輯函數(shù)表達(dá)式的基本化簡(jiǎn)方法—函數(shù)化簡(jiǎn)方法和卡諾圖化簡(jiǎn)方法；

掌握:組合電路的綜合過(guò)程：將功能敘述表達(dá)為組合邏輯函數(shù)的表達(dá)形式、使用與非門(mén)、或非門(mén)表達(dá)的邏輯函數(shù)表達(dá)式、邏輯函數(shù)的最簡(jiǎn)表達(dá)形式及綜合設(shè)計(jì)的其他問(wèn)題：無(wú)關(guān)項(xiàng)(don’t-care terms)的處理、多輸出(multiple-output)邏輯化簡(jiǎn)的方法和定時(shí)冒險(xiǎn)（timing hazards）問(wèn)題。掌握：學(xué)習(xí)使用QuatusII(MAX+plusII)工具，利用圖形法和波形法進(jìn)行數(shù)字邏輯電路仿真；對(duì)定時(shí)冒險(xiǎn)電路進(jìn)行仿真分析，加強(qiáng)對(duì)定時(shí)冒險(xiǎn)現(xiàn)象的分析理解能力。理解：組合邏輯電路和時(shí)序邏輯電路的基本概念；邏輯代數(shù)化簡(jiǎn)時(shí)的幾個(gè)概念：蘊(yùn)含項(xiàng)（implicant）、主蘊(yùn)含項(xiàng)（prime implicant）、奇異“ 1 ”單元（distinguished 1-cell)、質(zhì)主蘊(yùn)含項(xiàng)(essential prime implicant);五變量及以上邏輯函數(shù)卡諾圖化簡(jiǎn)方法； 了解：開(kāi)集（on-set）、閉集(off-set)的概念；

第五章 硬件描述語(yǔ)言（4學(xué)時(shí)）了解：HDL工具組、設(shè)計(jì)流程

掌握：Verilog語(yǔ)言的語(yǔ)法結(jié)構(gòu)和特點(diǎn)，會(huì)使用Verilog語(yǔ)言編寫(xiě)數(shù)字邏輯電路相關(guān)的程序 第五章 組合邏輯設(shè)計(jì)實(shí)踐（12學(xué)時(shí)）

掌握：利用基本的邏輯門(mén)完成規(guī)定的組合邏輯電路的設(shè)計(jì)任務(wù)：如譯碼器、編碼器、多路選擇器、多路分配器、異或門(mén)、比較器、全加器；

掌握：利用基本的邏輯門(mén)和已有的中規(guī)模集成電路（MSI）邏輯器件如譯碼器、編碼器、多路選擇器、多路分配器、異或門(mén)、比較器、全加器、三態(tài)器件等作為設(shè)計(jì)的基本元素完成更為復(fù)雜的組合邏輯電路設(shè)計(jì)的方法； 掌握：利用QuatusII文本法等（Verilog語(yǔ)言）進(jìn)行組合電路基本功能單元仿真，加深對(duì)基本功能單元功能作用的理解；對(duì)教材中大型例題進(jìn)行仿真分析，加強(qiáng)對(duì)大型綜合性設(shè)計(jì)的分析理解能力。理解：等效門(mén)符號(hào)（摩根定理）（Equivalent Gate Symbols under the Generalized Demorgan’s Theorem）；信號(hào)名和有效電平（Signal Name and Active Levels)；“圈到圈”的邏輯設(shè)計(jì)（Bubble-to-Bubble Logic Design）；電路定時(shí)(Circuit Timing)；Parity Circuit(奇偶校驗(yàn)電路)的原理、應(yīng)用； 了解：文檔標(biāo)準(zhǔn)。

第七章 時(shí)序邏輯設(shè)計(jì)原理（10學(xué)時(shí)）

掌握:基本時(shí)序元件R-S型、D型鎖存器以及D型、J-K型、T型觸發(fā)器的電路結(jié)構(gòu)、工作原理、時(shí)序特性、功能表、特征方程表達(dá)式，不同觸發(fā)器之間的相互轉(zhuǎn)換；

掌握:鐘控同步狀態(tài)機(jī)的模型圖，狀態(tài)機(jī)類型及基本分析方法和步驟，使用狀態(tài)圖表示狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換關(guān)系；

掌握:時(shí)序狀態(tài)機(jī)的設(shè)計(jì)：狀態(tài)轉(zhuǎn)換過(guò)程的建立，狀態(tài)的化簡(jiǎn)與編碼賦值、未用狀態(tài)的處理-最小風(fēng)險(xiǎn)方案和最小代價(jià)方案、使用狀態(tài)轉(zhuǎn)換表的設(shè)計(jì)方法、使用狀態(tài)圖的設(shè)計(jì)方法。

掌握：利用QuatusII文本法等（Verilog語(yǔ)言）對(duì)各種類型觸發(fā)器進(jìn)行仿真，加深對(duì)各種類型觸發(fā)器功能作用的理解；學(xué)會(huì)用Verilog語(yǔ)言設(shè)計(jì)時(shí)序電路。理解：掃描觸發(fā)器(Scan Flip-Flop)特性及基本應(yīng)用；

理解：組合邏輯電路和時(shí)序邏輯電路的基本概念；有限狀態(tài)機(jī)（Finite-State Machine）、時(shí)鐘觸發(fā)沿（Clock Tick）、占空比（Duty Cycle）的含義；基本雙穩(wěn)態(tài)元件(Bistable Elements)的結(jié)構(gòu)和亞穩(wěn)態(tài)特性（Metastable Behavior）；鎖存器（Latches）與觸發(fā)器（Flip-Flops）的區(qū)別；主從觸發(fā)器與邊沿結(jié)構(gòu)觸發(fā)器的區(qū)別；觸發(fā)器的定時(shí)參數(shù)（Timing Parameters）：建立時(shí)間和保持時(shí)間的概念；時(shí)序邏輯電路的分類； 了解：時(shí)序電路設(shè)計(jì)中的其他的設(shè)計(jì)方法。第八章 時(shí)序邏輯設(shè)計(jì)實(shí)踐（10學(xué)時(shí)）

掌握：利用基本的邏輯門(mén)、時(shí)序元件作為設(shè)計(jì)的基本元素完成規(guī)定的鐘控同步狀態(tài)機(jī)電路的設(shè)計(jì)任務(wù)：計(jì)數(shù)器、位移寄存器、序列檢測(cè)電路和序列發(fā)生器的設(shè)計(jì)；

掌握：利用基本的邏輯門(mén)和已有的中規(guī)模集成電路（MSI）時(shí)序功能器件作為設(shè)計(jì)的基本元素完成更為復(fù)雜的時(shí)序邏輯電路設(shè)計(jì)的方法。

掌握：利用QuatusII(MAX+plusII)文本法等（Verilog語(yǔ)言）進(jìn)行時(shí)序電路基本功能單元仿真，加深對(duì)基本功能單元功能作用的理解；對(duì)教材中大型例題進(jìn)行仿真分析，加強(qiáng)對(duì)大型綜合性設(shè)計(jì)的分析理解能力。

理解：開(kāi)關(guān)消抖(Switch Debouncing)電路、總線保持電路（Bus Holder Circuit）原理；寄存器（register）和鎖存器（latch）的區(qū)別；計(jì)數(shù)器的分類；移位寄存器型計(jì)數(shù)器（Shift-Register Counters）：環(huán)形計(jì)數(shù)器（Ring Counter）和扭環(huán)計(jì)數(shù)器（Twisted-Ring Counters）的電路結(jié)構(gòu)工作原理及應(yīng)用；修改成自啟動(dòng)的方法；線性反饋移位寄存器(LFSR)計(jì)數(shù)器的特點(diǎn)、設(shè)計(jì)方法及應(yīng)用；串/并轉(zhuǎn)換（Serial-to-Parallel Conversion）原理；迭代與時(shí)序電路（Iterative versus Sequential Circuits)；

了解：時(shí)序電路文檔標(biāo)準(zhǔn)(Sequential-Circuit Documentation Standards)；時(shí)序電路設(shè)計(jì)中的其他問(wèn)題：大型時(shí)序電路的結(jié)構(gòu)劃分，時(shí)鐘偏移（Clock Skew)，異步輸入處理等。第十章 存儲(chǔ)器及其在數(shù)字邏輯系統(tǒng)實(shí)現(xiàn)中的運(yùn)用（2學(xué)時(shí)）

了解：存儲(chǔ)器（ROM,SRAM）的基本工作原理和結(jié)構(gòu)； 理解：存儲(chǔ)器在數(shù)字邏輯系統(tǒng)設(shè)計(jì)的硬件實(shí)現(xiàn)中的運(yùn)用。第十一章 其他的實(shí)際問(wèn)題（2學(xué)時(shí)）

了解：數(shù)字邏輯電路(組合電路和時(shí)序邏輯電路)設(shè)計(jì)的描述說(shuō)明方法；

了解：數(shù)字邏輯系統(tǒng)設(shè)計(jì)的其他問(wèn)題：數(shù)字邏輯設(shè)計(jì)中設(shè)計(jì)工具的作用、設(shè)計(jì)的可測(cè)試性問(wèn)題、數(shù)字邏輯系統(tǒng)可靠性的問(wèn)題、高速數(shù)字邏輯系統(tǒng)中信號(hào)傳輸?shù)南嚓P(guān)問(wèn)題。

補(bǔ)充內(nèi)容 模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器(ADC/DAC)原理及應(yīng)用簡(jiǎn)介（2學(xué)時(shí)）

理解：數(shù)字-模擬轉(zhuǎn)換器(Digit to Analog Convertor,DAC))的基本電路結(jié)構(gòu)（R-2R結(jié)構(gòu)的DAC），工作原理；

理解：模擬-數(shù)字轉(zhuǎn)換器(Analog to Digit Convertor,ADC)的基本電路結(jié)構(gòu)（逐次逼近式的ADC），工作原理；

理解：模擬-數(shù)字轉(zhuǎn)換器、數(shù)字-模擬轉(zhuǎn)換器(ADC/DAC)在電子系統(tǒng)中的作用和應(yīng)用，特別是在波形發(fā)生方面的運(yùn)用。

（關(guān)于應(yīng)達(dá)到要求的說(shuō)明：“了解”：是指學(xué)生應(yīng)能辨認(rèn)的科學(xué)事實(shí)、概念、原則、術(shù)語(yǔ)，知道事物的分類、過(guò)程及變化傾向，包括必要的記憶；“理解”：是指學(xué)生能用自己的語(yǔ)言把學(xué)過(guò)的知識(shí)加以敘述、解釋、歸納，并能把某一事實(shí)或概念分解為若干部分，指出它們之間的內(nèi)在聯(lián)系或與其他事物的相互關(guān)系；“掌握”：是指學(xué)生能根據(jù)不同情況對(duì)某些概念、定律、原理、方法等在正確理解的基礎(chǔ)上結(jié)合事例加以運(yùn)用，包括分析和綜合。）

（二）自學(xué)內(nèi)容和要求

1、學(xué)習(xí)使用PSPICE電路CAD工具，利用PSPICE仿真CMOS基本邏輯門(mén)的靜態(tài)特性和動(dòng)態(tài)特性、了解電路結(jié)構(gòu)和負(fù)載特性對(duì)邏輯門(mén)靜態(tài)特性和動(dòng)態(tài)特性的影響。

2、學(xué)習(xí)使用QuatusII(MAX+plusII)等工具，利用QuatusII(MAX+plusII)等工具進(jìn)行數(shù)字邏輯電路仿真的基本方法；進(jìn)行基本組合電路基本功能單元，時(shí)序電路的基本功能單元進(jìn)行仿真，加深對(duì)基本功能單元功能作用的理解；對(duì)教材中大型例題進(jìn)行仿真分析，加強(qiáng)對(duì)大型綜合性設(shè)計(jì)的分析理解能力。

（三）實(shí)踐性教學(xué)環(huán)節(jié)和要求

實(shí)驗(yàn)教學(xué)（12學(xué)時(shí)）

實(shí)驗(yàn)?zāi)康模貉芯康湫蛿?shù)字集成電路的功能及擴(kuò)展方法；掌握其測(cè)試方法；根據(jù)實(shí)驗(yàn)要求進(jìn)行電路設(shè)計(jì)和測(cè)試。實(shí)驗(yàn)內(nèi)容：根據(jù)數(shù)字集成電路的特點(diǎn)，進(jìn)行基本功能單元試驗(yàn)，包括組合電路基本功能單元的實(shí)驗(yàn)，時(shí)序電路的基本功能單元的實(shí)驗(yàn)及數(shù)字電路綜合設(shè)計(jì)性設(shè)計(jì)試驗(yàn)。實(shí)驗(yàn)上機(jī)(課外)（16學(xué)時(shí)）

實(shí)驗(yàn)?zāi)康模和ㄟ^(guò)使用CAD設(shè)計(jì)工具 PSPICE、QuatusII(MAX+plusII)等對(duì)教材中相關(guān)例題的分析，加深對(duì)教材內(nèi)容的理解，更好地掌握相關(guān)知識(shí)。實(shí)驗(yàn)內(nèi)容見(jiàn)自學(xué)內(nèi)容和要求。

三、考核方式

本課程的考核方式為：平時(shí)考核10%：包括平時(shí)作業(yè)及隨堂考核成績(jī)；課程設(shè)計(jì)10%；中期考核20%；期末考核60%。

平時(shí)作業(yè)習(xí)題：基本采用教材習(xí)題，每章結(jié)束上交，批改后進(jìn)行針對(duì)性講解，并給出參考解答；隨堂考核：每課一題，每次內(nèi)容講解的課上布置，自備一頁(yè)紙完成，要求當(dāng)堂完成上交，只檢查，不返回；課程設(shè)計(jì)：綜合性考查，組合電路和時(shí)序電路各進(jìn)行一次，要求完成后上交；

四、建議教材及參考資料

教材：

數(shù)字設(shè)計(jì)—原理與實(shí)踐（第4版 影印版），John F.Wakerly，高等教育出版社

2007 參考資料：

1.數(shù)字邏輯設(shè)計(jì)及應(yīng)用，姜書(shū)艷主編，清華大學(xué)出版社，2007

2.數(shù)字電子技術(shù)基礎(chǔ)（第5版），閻石主編，高等教育出版社，2007 3.數(shù)字設(shè)計(jì)—原理與實(shí)踐（第4版），John F.Wakerly，林生 等譯，機(jī)械工業(yè)出版社，2007 4.數(shù)字電路與系統(tǒng)（第2版），劉寶琴等編著，清華大學(xué)出版社，2007 相關(guān)學(xué)習(xí)網(wǎng)站：

http://125.71.228.222/wlxt/listcourse.asp?courseid=0170：電子科技大學(xué)/互動(dòng)教學(xué)空間/網(wǎng)絡(luò)學(xué)堂/電子工程學(xué)院/數(shù)字邏輯設(shè)計(jì)及應(yīng)用

004km.cn/onekey/:包含教材中的所有圖表、占教材中半數(shù)以上的部分習(xí)題解答 004km.cn: 部分習(xí)題解答

004km.cn/programs.univ：Xilinx的大學(xué)計(jì)劃，提供了大量的產(chǎn)品資料、課程資料以及用于數(shù)字設(shè)計(jì)實(shí)驗(yàn)課程的芯片和插件

004km.cn/education/university：Aldec的教育計(jì)劃，提供了Aldec自己的軟件包和第三方的兼容工具以及原型系統(tǒng)。

第五篇：邏輯設(shè)計(jì)心得

序

很早之前就想對(duì)這幾個(gè)月工作經(jīng)歷寫(xiě)的東西，一是作為自己的總結(jié)，二是自己也很 想將自己這段時(shí)間的一些經(jīng)歷和大家分享一下，希望對(duì)初學(xué)者而言能使得他們能少走一 些彎路。只是公司里的事情很多，最近經(jīng)常加班，所以一直拖到現(xiàn)在。

能來(lái)到這家公司應(yīng)該是一種緣份--緣起NIOS。當(dāng)初三月份altera來(lái)我們學(xué)校建立SO PC實(shí)驗(yàn)室的時(shí)候自己還不知道NIOS是什么東西，只是想在altera的FAE講完NIOS后多問(wèn)他 幾個(gè)時(shí)序約束的問(wèn)題，然后拷一份PPT回去。但是想不到因?yàn)槟且环軳IOS的培訓(xùn)資料，我 認(rèn)識(shí)了edacn上的cawan，他給我講了很多NIOS的東西，之后是丁哥在SOC版帖了位NIOS大 賽的通知，然后我和隊(duì)友就去報(bào)了名，并去川大參加了NIOS的培訓(xùn)，認(rèn)識(shí)了峻龍的FAE------o|> | | | / clk |--------|---------10)禁止用計(jì)數(shù)器分頻后的信號(hào)做其它模塊的時(shí)鐘，而要用改成時(shí)鐘使能的方式，否則這種時(shí)鐘滿天飛的方式對(duì)設(shè)計(jì)的可靠性極為不利，也大大增加了靜態(tài)時(shí)序分析的 復(fù)雜性。如FPGA的輸入時(shí)鐘是25M的，現(xiàn)在系統(tǒng)內(nèi)部要通過(guò)RS232與PC通信，要以rs232_ 1xclk的速率發(fā)送數(shù)據(jù)。不要這樣做： always(posedge rs232_1xclk or negedge rst_n)begin...end 而要這樣做：

always(posedge clk_25m or negedge rst_n)begin...else if(rs232_1xclk == 1'b1)...end 11)狀態(tài)機(jī)要寫(xiě)成3段式的(這是最標(biāo)準(zhǔn)的寫(xiě)法)，即...always @(posedge clk or negedge rst_n)...current_state <= next_state;...always @(current_state...)...case(current_state)...s1: if...next_state = s2;......always @(posedge clk or negedge rst_n)...else a <= 1'b0;c <= 1'b0;c <= 1'b0;//賦默認(rèn)值 case(current_state)s1: a <= 1'b0;//由于上面賦了默認(rèn)值，這里就不用再對(duì)b、c賦值了

s2: b <= 1'b1;s3: c <= 1'b1;default:......3.ALTERA參考設(shè)計(jì)準(zhǔn)則

1)Ensure Clock, Preset, and Clear configurations are free of glitch es.2)Never use Clocks consisting of more than one level of combinatori al logic.3)Carefully calculate setup times and hold times for multi-Clock sy stems.4)Synchronize signals between flipflops in multi-Clock systems when the setup and hold time requirements cannot be met.5)Ensure that Preset and Clear signals do not contain race conditio ns.6)Ensure that no other internal race conditions exist.7)Register all glitch-sensitive outputs.Synchronize all asynchronous inputs.9)Never rely on delay chains for pin-to-pin or internal delays.10)Do not rely on Power-On Reset.Use a master Reset pin to clear al l flipflops.11)Remove any stuck states from state machines or synchronous logic.其它方面的規(guī)范一時(shí)沒(méi)有想到，想到了再寫(xiě)，也歡迎大家補(bǔ)充。

如何提高電路工作頻率

對(duì)于設(shè)計(jì)者來(lái)說(shuō)，我們當(dāng)然希望我們?cè)O(shè)計(jì)的電路的工作頻率（在這里如無(wú)特別說(shuō)明，工作頻率指FPGA片內(nèi)的工作頻率）盡量高。我們也經(jīng)常聽(tīng)說(shuō)用資源換速度，用流水的 方式可以提高工作頻率，這確實(shí)是一個(gè)很重要的方法，今天我想進(jìn)一步去分析該如何提 高電路的工作頻率。

我們先來(lái)分析下是什么影響了電路的工作頻率。

我們電路的工作頻率主要與寄存器到寄存器之間的信號(hào)傳播時(shí)延及clock skew有關(guān)。在FPGA內(nèi)部如果時(shí)鐘走長(zhǎng)線的話，clock skew很小，基本上可以忽略, 在這里為了簡(jiǎn) 單起見(jiàn)，我們只考慮信號(hào)的傳播時(shí)延的因素。

信號(hào)的傳播時(shí)延包括寄存器的開(kāi)關(guān)時(shí)延、走線時(shí)延、經(jīng)過(guò)組合邏輯的時(shí)延（這樣劃 分或許不是很準(zhǔn)確，不過(guò)對(duì)分析問(wèn)題來(lái)說(shuō)應(yīng)該是沒(méi)有可以的），要提高電路的工作頻率，我們就要在這三個(gè)時(shí)延中做文章，使其盡可能的小。

我們先來(lái)看開(kāi)關(guān)時(shí)延，這個(gè)時(shí)延是由器件物理特性決定的，我們沒(méi)有辦法去改變，所以我們只能通過(guò)改變走線方式和減少組合邏輯的方法來(lái)提高工作頻率。1.通過(guò)改變走線的方式減少時(shí)延。

以altera的器件為例，我們?cè)趒uartus里面的timing closure floorplan可以看到有 很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個(gè)條塊代表1個(gè)LAB，每個(gè)LAB里 有8個(gè)或者是10個(gè)LE。它們的走線時(shí)延的關(guān)系如下：同一個(gè)LAB中（最快）< 同列或者同 行 < 不同行且不同列。

我們通過(guò)給綜合器加適當(dāng)?shù)募s束（不可貪心，一般以加5%裕量較為合適，比如電路 工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時(shí) 間）可以將相關(guān)的邏輯在布線時(shí)盡量布的靠近一點(diǎn)，從而減少走線的時(shí)延。（注：約束 的實(shí)現(xiàn)不完全是通過(guò)改進(jìn)布局布線方式去提高工作頻率，還有其它的改進(jìn)措施）2.通過(guò)減少組合邏輯的減少時(shí)延。

上面我們講了可以通過(guò)加約束來(lái)提高工作頻率，但是我們?cè)谧鲈O(shè)計(jì)之初可萬(wàn)萬(wàn)不可 將提高工作頻率的美好愿望寄托在加約束上，我們要通過(guò)合理的設(shè)計(jì)去避免出現(xiàn)大的組 合邏輯，從而提高電路的工作頻率，這才能增強(qiáng)設(shè)計(jì)的可移植性，才可以使得我們的設(shè) 計(jì)在移植到另一同等速度級(jí)別的芯片時(shí)還能使用。

我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個(gè)輸出對(duì)應(yīng)的判斷條件大于 四輸入的話就要由多個(gè)LUT級(jí)聯(lián)才能完成，這樣就引入一級(jí)組合邏輯時(shí)延，我們要減少組 合邏輯，無(wú)非就是要輸入條件盡可能的少，這樣就可以級(jí)聯(lián)的LUT更少，從而減少了組 合邏輯引起的時(shí)延。

我們平時(shí)聽(tīng)說(shuō)的流水就是一種通過(guò)切割大的組合邏輯（在其中插入一級(jí)或多級(jí)D觸發(fā) 器，從而使寄存器與寄存器之間的組合邏輯減少）來(lái)提高工作頻率的方法。比如一個(gè)32 位的計(jì)數(shù)器，該計(jì)數(shù)器的進(jìn)位鏈很長(zhǎng)，必然會(huì)降低工作頻率，我們可以將其分割成4位和 8位的計(jì)數(shù)，每當(dāng)4位的計(jì)數(shù)器計(jì)到15后觸發(fā)一次8位的計(jì)數(shù)器，這樣就實(shí)現(xiàn)了計(jì)數(shù)器的切 割，也提高了工作頻率。

在狀態(tài)機(jī)中，一般也要將大的計(jì)數(shù)器移到狀態(tài)機(jī)外，因?yàn)橛?jì)數(shù)器這東西一般是經(jīng)常 是大于4輸入的，如果再和其它條件一起做為狀態(tài)的跳變判據(jù)的話，必然會(huì)增加LUT的級(jí) 聯(lián)，從而增大組合邏輯。以一個(gè)6輸入的計(jì)數(shù)器為例，我們?cè)Ｍ?dāng)計(jì)數(shù)器計(jì)到111100后 狀態(tài)跳變，現(xiàn)在我們將計(jì)數(shù)器放到狀態(tài)機(jī)外，當(dāng)計(jì)數(shù)器計(jì)到111011后產(chǎn)生個(gè)enable信號(hào) 去觸發(fā)狀態(tài)跳變，這樣就將組合邏輯減少了。

上面說(shuō)的都是可以通過(guò)流水的方式切割組合邏輯的情況，但是有些情況下我們是很 難去切割組合邏輯的，在這些情況下我們又該怎么做呢？

狀態(tài)機(jī)就是這么一個(gè)例子，我們不能通過(guò)往狀態(tài)譯碼組合邏輯中加入流水。如果我 們的設(shè)計(jì)中有一個(gè)幾十個(gè)狀態(tài)的狀態(tài)機(jī)，它的狀態(tài)譯碼邏輯將非常之巨大，毫無(wú)疑問(wèn)，這極有可能是設(shè)計(jì)中的關(guān)鍵路徑。那我們?cè)撛趺醋瞿?？還是老思路，減少組合邏輯。我 們可以對(duì)狀態(tài)的輸出進(jìn)行分析，對(duì)它們進(jìn)行重新分類，并根據(jù)這個(gè)重新定義成一組組小 狀態(tài)機(jī)，通過(guò)對(duì)輸入進(jìn)行選擇(case語(yǔ)句)并去觸發(fā)相應(yīng)的小狀態(tài)機(jī)，從而實(shí)現(xiàn)了將大的 狀態(tài)機(jī)切割成小的狀態(tài)機(jī)。在ATA6的規(guī)范中（硬盤(pán)的標(biāo)準(zhǔn)），輸入的命令大概有20十種，每一個(gè)命令又對(duì)應(yīng)很多種狀態(tài)，如果用一個(gè)大的狀態(tài)機(jī)（狀態(tài)套狀態(tài)）去做那是不可 想象的，我們可以通過(guò)case語(yǔ)句去對(duì)命令進(jìn)行譯碼，并觸發(fā)相應(yīng)的狀態(tài)機(jī)，這樣做下來(lái) 這一個(gè)模塊的頻率就可以跑得比較高了。

總結(jié)：提高工作頻率的本質(zhì)就是要減少寄存器到寄存器的時(shí)延，最有效的方法就是 避免出現(xiàn)大的組合邏輯，也就是要盡量去滿足四輸入的條件，減少LUT級(jí)聯(lián)的數(shù)量。我們 可以通過(guò)加約束、流水、切割狀態(tài)的方法提高工作頻率。