第一篇：IC設(shè)計基礎(chǔ)筆試
IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器件）筆試集錦
1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕蘭微面試題目）什么是MCU？
MCU(Micro Controller Unit)，又稱單片微型計算機(jī)(Single Chip Microcomputer)，簡稱單片機(jī)，是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展，將計算機(jī)的CPU、RAM、ROM、定時數(shù)器和多種I/O接口集成在一片芯片上，形成芯片級的計算機(jī)。MCU的分類
MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASH ROM等類型。MASK ROM的MCU價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應(yīng)用場合；FALSH ROM的MCU程序可以反復(fù)擦寫，靈活性很強(qiáng)，但價格較高，適合對價格不敏感的應(yīng)用場合或做開發(fā)用途；OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。RISC為Reduced Instruction Set Computing的縮寫，中文翻譯為精簡執(zhí)令運算集，好處是 CPU核心很容易就能提升效能且消耗功率低，但程式撰寫較為復(fù)雜；常見的RISC處理器如 Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的縮寫,中文翻譯為復(fù)雜指令運算集,它只是 CPU分類的一種,好處是CPU所提供能用的指令較多、程式撰寫容易,常見80X86相容的CPU即 是此類。
DSP有兩個意思，既可以指數(shù)字信號處理這門理論，此時它是Digital Signal Processing的縮寫；也可以是Digital Signal Processor的縮寫，表示數(shù)字信號處理器，有時也縮寫為DSPs，以示與理論的區(qū)別。
2、FPGA和ASIC的概念，他們的區(qū)別。（未知）答案：FPGA是可編程ASIC。
ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一 個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點
3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）otp是一次可編程（one time programme）,掩膜就是mcu出廠的時候程序已經(jīng)固化到里面去了，不能在寫程序進(jìn)去?。?、你知道的集成電路設(shè)計的表達(dá)方式有哪幾種？（仕蘭微面試題目）
5、描述你對集成電路設(shè)計流程的認(rèn)識。（仕蘭微面試題目）
6、簡述FPGA等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目）
7、IC設(shè)計前端到后端的流程和eda工具。（未知）
8、從RTL synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）
10、寫出asic前期設(shè)計的流程和相應(yīng)的工具。（威盛）
11、集成電路前段設(shè)計流程，寫出相關(guān)的工具。（揚智電子筆試）
先介紹下IC開發(fā)流程：
1.）代碼輸入（design input)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼 語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: composer(cadence);viewlogic(viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進(jìn)行先前邏輯仿真，驗證功能描述是否正確 數(shù)字電路仿真工具：
Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模擬電路仿真工具：
AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真 中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段進(jìn)行再 仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。
12、請簡述一下設(shè)計后端的整個流程？（仕蘭微面試題目）
13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元 素？（仕蘭微面試題目）
14、描述你對集成電路工藝的認(rèn)識。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目）
16、請描述一下國內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目）
17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目）
19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.（未知）20、什么叫Latchup?（科廣試題）
21、什么叫窄溝效應(yīng)?（科廣試題）
22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差 別？（仕蘭微面試題目）
23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微
面試題目）
24、畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn) 移特性。（Infineon筆試試題）
25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor.Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 盛筆試題circuit design-beijing-03.11.09）
27、說明mos一半工作在什么區(qū)。（凹凸的題目和面試）
28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）
29、寫schematic note（？），越多越好。（凹凸的題目和面試）30、寄生效應(yīng)在ic設(shè)計中怎樣加以克服和利用。（未知）
31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公 式推導(dǎo)太羅索，除非面試出題的是個老學(xué)究。IC設(shè)計的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當(dāng)然也要大概會操作。
32、unix 命令cp-r, rm,uname。（揚智電子筆試）
2、如何成為IC設(shè)計高手？如何提高自己的設(shè)計能力？自己的感受是，IC設(shè)計不同于一般的板級電子設(shè)計，由于流片的投資更大，復(fù)雜度更高，系統(tǒng)性更強(qiáng)，所以學(xué)習(xí)起來也有些更有意思的地方。這里就斗膽跳過基本電子知識的方面，單就一些特別的地方來表達(dá)一下個體的感受。
首先，作為初學(xué)者，需要了解的是IC設(shè)計的基本流程。應(yīng)該做到以下幾點：基本清楚系統(tǒng)、前端、后端設(shè)計和驗證的過程，IC設(shè)計同半導(dǎo)體物理、通信或多媒體系統(tǒng)設(shè)計之間的關(guān)系，了解數(shù)字電路、混合信號的基本設(shè)計過程，弄清楚ASIC，COT這些基本的行業(yè)模式。竊以為這點對于培養(yǎng)興趣，建立自己未來的技術(shù)生涯規(guī)劃是十分重要的。學(xué)習(xí)基本的設(shè)計知識，建議讀一下臺灣CIC的一些設(shè)計教材，很多都是經(jīng)典的總結(jié)。
EDA技術(shù)的學(xué)習(xí)：對于IC設(shè)計者來說，EDA工具意義重大，透過EDA工具商的推介，能夠了解到新的設(shè)計理念。國內(nèi)不少IC設(shè)計者，是單純從EDA的角度被帶入IC設(shè)計領(lǐng)域的，也有很多的設(shè)計者在沒有接觸到深亞微米工藝的時候，也是通過EDA廠家的推廣培訓(xùn)建立基本概念。同時，對一些高難度的設(shè)計，識別和選擇工具也是十分重要的。如果你希望有較高的設(shè)計水平，積累經(jīng)驗是一個必需的過程。經(jīng)驗積累的效率是有可能提高的。以下幾點可以參考：
1、學(xué)習(xí)借鑒一些經(jīng)典設(shè)計，其中的許多細(xì)節(jié)是使你的設(shè)計成為產(chǎn)品時必需注意的。有些可能是為了適應(yīng)工藝參數(shù)的變化，有些可能是為了加速開關(guān)過程，有些可能是為了保證系統(tǒng)的穩(wěn)定性等。通過訪真細(xì)細(xì)觀察這些細(xì)節(jié)，既有收益，也會有樂趣。項目組之間，尤其是項目組成員之間經(jīng)常交流，可避免犯同樣錯誤。
2、查文獻(xiàn)資料是一個好方法。同“老師傅”一同做項目積累經(jīng)驗也較快。如果有機(jī)會參加一些有很好設(shè)計背景的人做的培訓(xùn)，最好是互動式的，也會有較好的收獲。
3、當(dāng)你初步完成一項設(shè)計的時侯，應(yīng)當(dāng)做幾項檢查：了解芯片生產(chǎn)廠的工藝, 器件模型參數(shù)的變化,并據(jù)此確定進(jìn)行參數(shù)掃描仿真的范圍。了解所設(shè)計產(chǎn)品的實際使用環(huán)境，正確設(shè)置系統(tǒng)仿真的輸入條件及負(fù)載模型。嚴(yán)格執(zhí)行設(shè)計規(guī)則和流程對減少設(shè)計錯誤也很有幫助。
4、另外，你需要知識的交流，要重視同前端或系統(tǒng)的交流，深刻理解設(shè)計的約束條件。作為初學(xué)者，往往不太清楚系統(tǒng)，除了通過設(shè)計文檔和會議交流來理解自己的設(shè)計任務(wù)規(guī)范，同系統(tǒng)和前端的溝通是IC設(shè)計必不可少的。所謂設(shè)計技巧，都是在明了約束條件的基礎(chǔ)上而言的，系統(tǒng)或前端的設(shè)計工程師，往往能夠給初學(xué)者很多指導(dǎo)性的意見。
5、重視同后端和加工線的交流：IC設(shè)計的復(fù)雜度太高，除了借助EDA工具商的主動推介來建立概念之外，IC設(shè)計者還應(yīng)該主動地同設(shè)計環(huán)節(jié)的上下游，如后端設(shè)計服務(wù)或加工服務(wù)的工程師，工藝工程師之間進(jìn)行主動溝通和學(xué)習(xí)。對于初學(xué)者來說，后端加工廠家往往能夠為他們帶來一些經(jīng)典的基本理念，一些不能犯的錯誤等基本戒條。一些好的后端服務(wù)公 司，不僅能提供十分嚴(yán)格的Design Kit，還能夠給出混合信號設(shè)計方面十分有益的指導(dǎo)，幫助初學(xué)者走好起步之路。加工方面的知識，對于IC設(shè)計的“產(chǎn)品化”更是十分關(guān)鍵。
6、重視驗證和測試，做一個“偏執(zhí)狂”：IC設(shè)計的風(fēng)險比板級電子設(shè)計來的更大，因此試驗的機(jī)會十分寶貴，“偏執(zhí)狂”的精神，對IC設(shè)計的成功來說十分關(guān)鍵。除了依靠公司成熟的設(shè)計環(huán)境，Design Kit和體制的規(guī)范來保證成功之外，對驗證的重視和深刻理解，是一個IC設(shè)計者能否經(jīng)受壓力和享受成功十分關(guān)鍵的部分。由于流片的機(jī)會相對不多，因此找機(jī)會更多地參與和理解測試，對產(chǎn)品成功和失敗的認(rèn)真總結(jié)與分析，是一個IC設(shè)計者成長的必經(jīng)之路。
同行交流以及工作環(huán)境的重要性：IC設(shè)計的復(fù)雜性和技術(shù)的快速發(fā)展，使得同行之間的交流十分關(guān)鍵，多參與一些適合自己水平的討論組和行業(yè)會議，對提高水平也是十分有益的。通過同行之間的交流，還可以發(fā)現(xiàn)環(huán)境對于IC設(shè)計水平的重要影響。公司的財力，產(chǎn)品的方向，項目的難度，很大程度上能夠影響到一個設(shè)計者能夠達(dá)到的最高水平。辯證地認(rèn)識自己的技術(shù)提高和環(huán)境之間的相互關(guān)系，將是國內(nèi)的設(shè)計者在一定的階段會遇到的問題.芯片封裝術(shù)語
1、BGA(ball grid array)球形觸點陳列，表面貼裝型封裝之一。在印刷基板的背面按陳列方式制作出球形凸點用以 代替引腳，在印刷基板的正面裝配LSI 芯片，然后用模壓樹脂或灌封方法進(jìn)行密封。也稱為凸 點陳列載體(PAC)。引腳可超過200，是多引腳LSI 用的一種封裝。封裝本體也可做得比QFP(四側(cè)引腳扁平封裝)小。例如，引腳中心距為1.5mm 的360 引腳 BGA 僅為31mm 見方；而引腳中心距為0.5mm 的304 引腳QFP 為40mm 見方。而且BGA 不 用擔(dān)心QFP 那樣的引腳變形問題。該封裝是美國Motorola 公司開發(fā)的，首先在便攜式電話等設(shè)備中被采用，今后在美國有可 能在個人計算機(jī)中普及。最初，BGA 的引腳(凸點)中心距為1.5mm，引腳數(shù)為225?，F(xiàn)在也有 一些LSI 廠家正在開發(fā)500 引腳的BGA。BGA 的問題是回流焊后的外觀檢查?，F(xiàn)在尚不清楚是否有效的外觀檢查方法。有的認(rèn)為，由于焊接的中心距較大，連接可以看作是穩(wěn)定的，只能通過功能檢查來處理。美國Motorola 公司把用模壓樹脂密封的封裝稱為OMPAC，而把灌封方法密封的封裝稱為 GPAC(見OMPAC 和GPAC)。
2、BQFP(quad flat package with bumper)帶緩沖墊的四側(cè)引腳扁平封裝。QFP 封裝之一，在封裝本體的四個角設(shè)置突起(緩沖墊)以 防止在運送過程中引腳發(fā)生彎曲變形。美國半導(dǎo)體廠家主要在微處理器和ASIC 等電路中采用 此封裝。引腳中心距0.635mm，引腳數(shù)從84 到196 左右(見QFP)。
3、碰焊PGA(butt joint pin grid array)表面貼裝型PGA 的別稱(見表面貼裝型PGA)。
4、C－(ceramic)表示陶瓷封裝的記號。例如，CDIP 表示的是陶瓷DIP。是在實際中經(jīng)常使用的記號。
5、Cerdip 用玻璃密封的陶瓷雙列直插式封裝，用于ECL RAM，DSP(數(shù)字信號處理器)等電路。帶有 玻璃窗口的Cerdip 用于紫外線擦除型EPROM 以及內(nèi)部帶有EPROM 的微機(jī)電路等。引腳中心 距2.54mm，引腳數(shù)從8 到42。在日本，此封裝表示為DIP－G(G 即玻璃密封的意思)。
6、Cerquad 表面貼裝型封裝之一，即用下密封的陶瓷QFP，用于封裝DSP 等的邏輯LSI 電路。帶有窗 口的Cerquad 用于封裝EPROM 電路。散熱性比塑料QFP 好，在自然空冷條件下可容許1.5～ 2W 的功率。但封裝成本比塑料QFP 高3～5 倍。引腳中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm 等多種規(guī)格。引腳數(shù)從32 到368。
7、CLCC(ceramic leaded chip carrier)帶引腳的陶瓷芯片載體，表面貼裝型封裝之一，引腳從封裝的四個側(cè)面引出，呈丁字形。帶有窗口的用于封裝紫外線擦除型EPROM 以及帶有EPROM 的微機(jī)電路等。此封裝也稱為 QFJ、QFJ－G(見QFJ)。
8、COB(chip on board)板上芯片封裝，是裸芯片貼裝技術(shù)之一，半導(dǎo)體芯片交接貼裝在印刷線路板上，芯片與基 板的電氣連接用引線縫合方法實現(xiàn)，芯片與基板的電氣連接用引線縫合方法實現(xiàn)，并用樹脂覆 蓋以確?？煽啃?。雖然COB 是最簡單的裸芯片貼裝技術(shù)，但它的封裝密度遠(yuǎn)不如TAB 和倒片 焊技術(shù)。
9、DFP(dual flat package)雙側(cè)引腳扁平封裝。是SOP 的別稱(見SOP)。以前曾有此稱法，現(xiàn)在已基本上不用。
10、DIC(dual in-line ceramic package)陶瓷DIP(含玻璃密封)的別稱(見DIP).11、DIL(dual in-line)DIP 的別稱(見DIP)。歐洲半導(dǎo)體廠家多用此名稱。
12、DIP(dual in-line package)雙列直插式封裝。插裝型封裝之一，引腳從封裝兩側(cè)引出，封裝材料有塑料和陶瓷兩種。DIP 是最普及的插裝型封裝，應(yīng)用范圍包括標(biāo)準(zhǔn)邏輯IC，存貯器LSI，微機(jī)電路等。引腳中心距2.54mm，引腳數(shù)從6 到64。封裝寬度通常為15.2mm。有的把寬度為7.52mm 和10.16mm 的封裝分別稱為skinny DIP 和slim DIP(窄體型DIP)。但多數(shù)情況下并不加區(qū)分，只簡單地統(tǒng)稱為DIP。另外，用低熔點玻璃密封的陶瓷DIP 也稱為cerdip(見cerdip)。
13、DSO(dual small out-lint)雙側(cè)引腳小外形封裝。SOP 的別稱(見SOP)。部分半導(dǎo)體廠家采用此名稱。
14、DICP(dual tape carrier package)雙側(cè)引腳帶載封裝。TCP(帶載封裝)之一。引腳制作在絕緣帶上并從封裝兩側(cè)引出。由于利 用的是TAB(自動帶載焊接)技術(shù)，封裝外形非常薄。常用于液晶顯示驅(qū)動LSI，但多數(shù)為定制品。另外，0.5mm 厚的存儲器LSI 簿形封裝正處于開發(fā)階段。在日本，按照EIAJ(日本電子機(jī)械工 業(yè))會標(biāo)準(zhǔn)規(guī)定，將DICP 命名為DTP。
15、DIP(dual tape carrier package)同上。日本電子機(jī)械工業(yè)會標(biāo)準(zhǔn)對DTCP 的命名(見DTCP)。
16、FP(flat package)扁平封裝。表面貼裝型封裝之一。QFP 或SOP(見QFP 和SOP)的別稱。部分半導(dǎo)體廠家采 用此名稱。
17、flip-chip 倒焊芯片。裸芯片封裝技術(shù)之一，在LSI 芯片的電極區(qū)制作好金屬凸點，然后把金屬凸點 與印刷基板上的電極區(qū)進(jìn)行壓焊連接。封裝的占有面積基本上與芯片尺寸相同。是所有封裝技 術(shù)中體積最小、最薄的一種。但如果基板的熱膨脹系數(shù)與LSI 芯片不同，就會在接合處產(chǎn)生反應(yīng)，從而影響連接的可靠 性。因此必須用樹脂來加固LSI 芯片，并使用熱膨脹系數(shù)基本相同的基板材料。
18、FQFP(fine pitch quad flat package)小引腳中心距QFP。通常指引腳中心距小于0.65mm 的QFP(見QFP)。部分導(dǎo)導(dǎo)體廠家采 用此名稱。
19、CPAC(globe top pad array carrier)美國Motorola 公司對BGA 的別稱(見BGA)。20、CQFP(quad fiat package with guard ring)帶保護(hù)環(huán)的四側(cè)引腳扁平封裝。塑料QFP 之一，引腳用樹脂保護(hù)環(huán)掩蔽，以防止彎曲變形。在把LSI 組裝在印刷基板上之前，從保護(hù)環(huán)處切斷引腳并使其成為海鷗翼狀(L 形狀)。這種封裝 在美國Motorola 公司已批量生產(chǎn)。引腳中心距0.5mm，引腳數(shù)最多為208 左右。
21、H-(with heat sink)表示帶散熱器的標(biāo)記。例如，HSOP 表示帶散熱器的SOP。
22、pin grid array(surface mount type)表面貼裝型PGA。通常PGA 為插裝型封裝，引腳長約3.4mm。表面貼裝型PGA 在封裝的 底面有陳列狀的引腳，其長度從1.5mm 到2.0mm。貼裝采用與印刷基板碰焊的方法，因而也稱 為碰焊PGA。因為引腳中心距只有1.27mm，比插裝型PGA 小一半，所以封裝本體可制作得不 怎么大，而引腳數(shù)比插裝型多(250～528)，是大規(guī)模邏輯LSI 用的封裝。封裝的基材有多層陶 瓷基板和玻璃環(huán)氧樹脂印刷基數(shù)。以多層陶瓷基材制作封裝已經(jīng)實用化。
23、JLCC(J-leaded chip carrier)J 形引腳芯片載體。指帶窗口CLCC 和帶窗口的陶瓷QFJ 的別稱(見CLCC 和QFJ)。部分半 導(dǎo)體廠家采用的名稱。
24、LCC(Leadless chip carrier)無引腳芯片載體。指陶瓷基板的四個側(cè)面只有電極接觸而無引腳的表面貼裝型封裝。是高 速和高頻IC 用封裝，也稱為陶瓷QFN 或QFN－C(見QFN)。
25、LGA(land grid array)觸點陳列封裝。即在底面制作有陣列狀態(tài)坦電極觸點的封裝。裝配時插入插座即可。現(xiàn)已 實用的有227 觸點(1.27mm 中心距)和447 觸點(2.54mm 中心距)的陶瓷LGA，應(yīng)用于高速邏輯 LSI 電路。
LGA 與QFP 相比，能夠以比較小的封裝容納更多的輸入輸出引腳。另外，由于引線的阻抗 小，對于高速LSI 是很適用的。但由于插座制作復(fù)雜，成本高，現(xiàn)在基本上不怎么使用。預(yù)計 今后對其需求會有所增加。
26、LOC(lead on chip)芯片上引線封裝。LSI 封裝技術(shù)之一，引線框架的前端處于芯片上方的一種結(jié)構(gòu)，芯片的 中心附近制作有凸焊點，用引線縫合進(jìn)行電氣連接。與原來把引線框架布置在芯片側(cè)面附近的 結(jié)構(gòu)相比，在相同大小的封裝中容納的芯片達(dá)1mm 左右寬度。
27、LQFP(low profile quad flat package)薄型QFP。指封裝本體厚度為1.4mm 的QFP，是日本電子機(jī)械工業(yè)會根據(jù)制定的新QFP 外形規(guī)格所用的名稱。
28、L－QUAD 陶瓷QFP 之一。封裝基板用氮化鋁，基導(dǎo)熱率比氧化鋁高7～8 倍，具有較好的散熱性。封裝的框架用氧化鋁，芯片用灌封法密封，從而抑制了成本。是為邏輯LSI 開發(fā)的一種封裝，在自然空冷條件下可容許W3的功率?，F(xiàn)已開發(fā)出了208 引腳(0.5mm 中心距)和160 引腳(0.65mm 中心距)的LSI 邏輯用封裝，并于1993 年10 月開始投入批量生產(chǎn)。
29、MCM(multi-chip module)多芯片組件。將多塊半導(dǎo)體裸芯片組裝在一塊布線基板上的一種封裝。根據(jù)基板材料可分 為MCM－L，MCM－C 和MCM－D 三大類。MCM－L 是使用通常的玻璃環(huán)氧樹脂多層印刷基板的組件。布線密度不怎么高，成本較低。MCM－C 是用厚膜技術(shù)形成多層布線，以陶瓷(氧化鋁或玻璃陶瓷)作為基板的組件，與使 用多層陶瓷基板的厚膜混合IC 類似。兩者無明顯差別。布線密度高于MCM－L。MCM－D 是用薄膜技術(shù)形成多層布線，以陶瓷(氧化鋁或氮化鋁)或Si、Al 作為基板的組件。布線密謀在三種組件中是最高的，但成本也高。30、MFP(mini flat package)小形扁平封裝。塑料SOP 或SSOP 的別稱(見SOP 和SSOP)。部分半導(dǎo)體廠家采用的名稱。
31、MQFP(metric quad flat package)按照J(rèn)EDEC(美國聯(lián)合電子設(shè)備委員會)標(biāo)準(zhǔn)對QFP 進(jìn)行的一種分類。指引腳中心距為 0.65mm、本體厚度為3.8mm～2.0mm 的標(biāo)準(zhǔn)QFP(見QFP)。
32、MQUAD(metal quad)美國Olin 公司開發(fā)的一種QFP 封裝?；迮c封蓋均采用鋁材，用粘合劑密封。在自然空冷 條件下可容許2.5W～2.8W 的功率。日本新光電氣工業(yè)公司于1993 年獲得特許開始生產(chǎn)。
33、MSP(mini square package)QFI 的別稱(見QFI)，在開發(fā)初期多稱為MSP。QFI 是日本電子機(jī)械工業(yè)會規(guī)定的名稱。
34、OPMAC(over molded pad array carrier)模壓樹脂密封凸點陳列載體。美國Motorola 公司對模壓樹脂密封BGA 采用的名稱(見 BGA)。
35、P－(plastic)表示塑料封裝的記號。如PDIP 表示塑料DIP。
36、PAC(pad array carrier)凸點陳列載體，BGA 的別稱(見BGA)。
37、PCLP(printed circuit board leadless package)印刷電路板無引線封裝。日本富士通公司對塑料QFN(塑料LCC)采用的名稱(見QFN)。引 腳中心距有0.55mm 和0.4mm 兩種規(guī)格。目前正處于開發(fā)階段。
38、PFPF(plastic flat package)塑料扁平封裝。塑料QFP 的別稱(見QFP)。部分LSI 廠家采用的名稱。
39、PGA(pin grid array)陳列引腳封裝。插裝型封裝之一，其底面的垂直引腳呈陳列狀排列。封裝基材基本上都采 用多層陶瓷基板。在未專門表示出材料名稱的情況下，多數(shù)為陶瓷PGA，用于高速大規(guī)模邏輯 LSI 電路。成本較高。引腳中心距通常為2.54mm，引腳數(shù)從64 到447 左右。了為降低成本，封裝基材可用玻璃環(huán)氧樹脂印刷基板代替。也有64～256 引腳的塑料PGA。另外，還有一種引腳中心距為1.27mm 的短引腳表面貼裝型PGA(碰焊PGA)。(見表面貼裝 型PGA)。40、piggy back 馱載封裝。指配有插座的陶瓷封裝，形關(guān)與DIP、QFP、QFN 相似。在開發(fā)帶有微機(jī)的設(shè) 備時用于評價程序確認(rèn)操作。例如，將EPROM 插入插座進(jìn)行調(diào)試。這種封裝基本上都是定制 品，市場上不怎么流通。
41、PLCC(plastic leaded chip carrier)帶引線的塑料芯片載體。表面貼裝型封裝之一。引腳從封裝的四個側(cè)面引出，呈丁字形，是塑料制品。美國德克薩斯儀器公司首先在64k 位DRAM 和256kDRAM 中采用，現(xiàn)在已經(jīng)普 及用于邏輯LSI、DLD(或程邏輯器件)等電路。引腳中心距1.27mm，引腳數(shù)從18 到84。J 形引腳不易變形，比QFP 容易操作，但焊接后的外觀檢查較為困難。PLCC 與LCC(也稱QFN)相似。以前，兩者的區(qū)別僅在于前者用塑料，后者用陶瓷。但現(xiàn) 在已經(jīng)出現(xiàn)用陶瓷制作的J 形引腳封裝和用塑料制作的無引腳封裝(標(biāo)記為塑料LCC、PCLP、P －LCC 等)，已經(jīng)無法分辨。為此，日本電子機(jī)械工業(yè)會于1988 年決定，把從四側(cè)引出J 形引 腳的封裝稱為QFJ，把在四側(cè)帶有電極凸點的封裝稱為QFN(見QFJ 和QFN)。
42、P－LCC(plastic teadless chip carrier)(plastic leaded chip currier)有時候是塑料QFJ 的別稱，有時候是QFN(塑料LCC)的別稱(見QFJ 和QFN)。部分 LSI 廠家用PLCC 表示帶引線封裝，用P－LCC 表示無引線封裝，以示區(qū)別。
43、QFH(quad flat high package)四側(cè)引腳厚體扁平封裝。塑料QFP 的一種，為了防止封裝本體斷裂，QFP 本體制作得 較厚(見QFP)。部分半導(dǎo)體廠家采用的名稱。
44、QFI(quad flat I-leaded packgac)四側(cè)I 形引腳扁平封裝。表面貼裝型封裝之一。引腳從封裝四個側(cè)面引出，向下呈I 字。也稱為MSP(見MSP)。貼裝與印刷基板進(jìn)行碰焊連接。由于引腳無突出部分，貼裝占有面積小 于QFP。日立制作所為視頻模擬IC 開發(fā)并使用了這種封裝。此外，日本的Motorola 公司的PLL IC 也采用了此種封裝。引腳中心距1.27mm，引腳數(shù)從18 于68。
45、QFJ(quad flat J-leaded package)四側(cè)J 形引腳扁平封裝。表面貼裝封裝之一。引腳從封裝四個側(cè)面引出，向下呈J 字形。是日本電子機(jī)械工業(yè)會規(guī)定的名稱。引腳中心距1.27mm。材料有塑料和陶瓷兩種。塑料QFJ 多數(shù)情況稱為PLCC(見PLCC)，用于微機(jī)、門陳列、DRAM、ASSP、OTP 等電路。引腳數(shù)從18 至84。陶瓷QFJ 也稱為CLCC、JLCC(見CLCC)。帶窗口的封裝用于紫外線擦除型EPROM 以及 帶有EPROM 的微機(jī)芯片電路。引腳數(shù)從32 至84。
46、QFN(quad flat non-leaded package)四側(cè)無引腳扁平封裝。表面貼裝型封裝之一?，F(xiàn)在多稱為LCC。QFN 是日本電子機(jī)械工業(yè) 會規(guī)定的名稱。封裝四側(cè)配置有電極觸點，由于無引腳，貼裝占有面積比QFP 小，高度比QFP 低。但是，當(dāng)印刷基板與封裝之間產(chǎn)生應(yīng)力時，在電極接觸處就不能得到緩解。因此電極觸點 難于作到QFP 的引腳那樣多，一般從14 到100 左右。材料有陶瓷和塑料兩種。當(dāng)有LCC 標(biāo)記時基本上都是陶瓷QFN。電極觸點中心距1.27mm。塑料QFN 是以玻璃環(huán)氧樹脂印刷基板基材的一種低成本封裝。電極觸點中心距除1.27mm 外，還有0.65mm 和0.5mm 兩種。這種封裝也稱為塑料LCC、PCLC、P－LCC 等。
47、QFP(quad flat package)四側(cè)引腳扁平封裝。表面貼裝型封裝之一，引腳從四個側(cè)面引出呈海鷗翼(L)型?；挠刑?瓷、金屬和塑料三種。從數(shù)量上看，塑料封裝占絕大部分。當(dāng)沒有特別表示出材料時，多數(shù)情 況為塑料QFP。塑料QFP 是最普及的多引腳LSI 封裝。不僅用于微處理器，門陳列等數(shù)字邏輯LSI 電路，而且也用于VTR 信號處理音響信號處理等模擬LSI 電路。引腳中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多種規(guī)格。0.65mm 中心距規(guī)格中最多引腳數(shù)為304。日本將引腳中心距小于0.65mm 的QFP 稱為QFP(FP)。但現(xiàn)在日本電子機(jī)械工業(yè)會對QFP 的外形規(guī)格進(jìn)行了重新評價。在引腳中心距上不加區(qū)別，而是根據(jù)封裝本體厚度分為 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三種。另外，有的LSI 廠家把引腳中心距為0.5mm 的QFP 專門稱為收縮型QFP 或SQFP、VQFP。但有的廠家把引腳中心距為0.65mm 及0.4mm 的QFP 也稱為SQFP，至使名稱稍有一些混亂。QFP 的缺點是，當(dāng)引腳中心距小于0.65mm 時，引腳容易彎曲。為了防止引腳變形，現(xiàn)已 出現(xiàn)了幾種改進(jìn)的QFP 品種。如封裝的四個角帶有樹指緩沖墊的BQFP(見BQFP)；帶樹脂保護(hù) 環(huán)覆蓋引腳前端的GQFP(見GQFP)；在封裝本體里設(shè)置測試凸點、放在防止引腳變形的專用夾 具里就可進(jìn)行測試的TPQFP(見TPQFP)。在邏輯LSI 方面，不少開發(fā)品和高可靠品都封裝在多層陶瓷QFP 里。引腳中心距最小為 0.4mm、引腳數(shù)最多為348 的產(chǎn)品也已問世。此外，也有用玻璃密封的陶瓷QFP(見Gerqad)。
48、QFP(FP)(QFP fine pitch)小中心距QFP。日本電子機(jī)械工業(yè)會標(biāo)準(zhǔn)所規(guī)定的名稱。指引腳中心距為0.55mm、0.4mm、0.3mm 等小于0.65mm 的QFP(見QFP)。
49、QIC(quad in-line ceramic package)陶瓷QFP 的別稱。部分半導(dǎo)體廠家采用的名稱(見QFP、Cerquad)。50、QIP(quad in-line plastic package)塑料QFP 的別稱。部分半導(dǎo)體廠家采用的名稱(見QFP)。
51、QTCP(quad tape carrier package)四側(cè)引腳帶載封裝。TCP 封裝之一，在絕緣帶上形成引腳并從封裝四個側(cè)面引出。是利用 TAB 技術(shù)的薄型封裝(見TAB、TCP)。
52、QTP(quad tape carrier package)四側(cè)引腳帶載封裝。日本電子機(jī)械工業(yè)會于1993 年4 月對QTCP 所制定的外形規(guī)格所用的 名稱(見TCP)。
53、QUIL(quad in-line)QUIP 的別稱(見QUIP)。
54、QUIP(quad in-line package)四列引腳直插式封裝。引腳從封裝兩個側(cè)面引出，每隔一根交錯向下彎曲成四列。引腳中 心距1.27mm，當(dāng)插入印刷基板時，插入中心距就變成2.5mm。因此可用于標(biāo)準(zhǔn)印刷線路板。是 比標(biāo)準(zhǔn)DIP 更小的一種封裝。日本電氣公司在臺式計算機(jī)和家電產(chǎn)品等的微機(jī)芯片中采用了些 種封裝。材料有陶瓷和塑料兩種。引腳數(shù)64。
55、SDIP(shrink dual in-line package)收縮型DIP。插裝型封裝之一，形狀與DIP 相同，但引腳中心距(1.778mm)小于DIP(2.54mm)，因而得此稱呼。引腳數(shù)從14 到90。也有稱為SH－DIP 的。材料有陶瓷和塑料兩種。
56、SH－DIP(shrink dual in-line package)同SDIP。部分半導(dǎo)體廠家采用的名稱。
57、SIL(single in-line)SIP 的別稱(見SIP)。歐洲半導(dǎo)體廠家多采用SIL 這個名稱。
58、SIMM(single in-line memory module)單列存貯器組件。只在印刷基板的一個側(cè)面附近配有電極的存貯器組件。通常指插入插座 的組件。標(biāo)準(zhǔn)SIMM 有中心距為2.54mm 的30 電極和中心距為1.27mm 的72 電極兩種規(guī)格。在印刷基板的單面或雙面裝有用SOJ 封裝的1 兆位及4 兆位DRAM 的SIMM 已經(jīng)在個人 計算機(jī)、工作站等設(shè)備中獲得廣泛應(yīng)用。至少有30～40％的DRAM 都裝配在SIMM 里。
59、SIP(single in-line package)單列直插式封裝。引腳從封裝一個側(cè)面引出，排列成一條直線。當(dāng)裝配到印刷基板上時封 裝呈側(cè)立狀。引腳中心距通常為2.54mm，引腳數(shù)從2 至23，多數(shù)為定制產(chǎn)品。封裝的形狀各 異。也有的把形狀與ZIP 相同的封裝稱為SIP。60、SK－DIP(skinny dual in-line package)DIP 的一種。指寬度為7.62mm、引腳中心距為2.54mm 的窄體DIP。通常統(tǒng)稱為DIP(見 DIP)。61、SL－DIP(slim dual in-line package)DIP 的一種。指寬度為10.16mm，引腳中心距為2.54mm 的窄體DIP。通常統(tǒng)稱為DIP。62、SMD(surface mount devices)表面貼裝器件。偶而，有的半導(dǎo)體廠家把SOP 歸為SMD(見SOP)。63、SO(small out-line)SOP 的別稱。世界上很多半導(dǎo)體廠家都采用此別稱。(見SOP)。64、SOI(small out-line I-leaded package)I 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝雙側(cè)引出向下呈I 字形，中心距 1.27mm。貼裝占有面積小于SOP。日立公司在模擬IC(電機(jī)驅(qū)動用IC)中采用了此封裝。引腳數(shù) 26。
65、SOIC(small out-line integrated circuit)SOP 的別稱(見SOP)。國外有許多半導(dǎo)體廠家采用此名稱。66、SOJ(Small Out-Line J-Leaded Package)J 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝兩側(cè)引出向下呈J 字形，故此得名。通常為塑料制品，多數(shù)用于DRAM 和SRAM 等存儲器LSI 電路，但絕大部分是DRAM。用SOJ 封裝的DRAM 器件很多都裝配在SIMM 上。引腳中心距1.27mm，引腳數(shù)從20 至40(見SIMM)。67、SQL(Small Out-Line L-leaded package)按照J(rèn)EDEC(美國聯(lián)合電子設(shè)備工程委員會)標(biāo)準(zhǔn)對SOP 所采用的名稱(見SOP)。68、SONF(Small Out-Line Non-Fin)無散熱片的SOP。與通常的SOP 相同。為了在功率IC 封裝中表示無散熱片的區(qū)別，有意 增添了NF(non-fin)標(biāo)記。部分半導(dǎo)體廠家采用的名稱(見SOP)。69、SOF(small Out-Line package)小外形封裝。表面貼裝型封裝之一，引腳從封裝兩側(cè)引出呈海鷗翼狀(L 字形)。材料有塑料 和陶瓷兩種。另外也叫SOL 和DFP。SOP 除了用于存儲器LSI 外，也廣泛用于規(guī)模不太大的ASSP 等電路。在輸入輸出端子不 超過10～40 的領(lǐng)域，SOP 是普及最廣的表面貼裝封裝。引腳中心距1.27mm，引腳數(shù)從8～44。另外，引腳中心距小于1.27mm 的SOP 也稱為SSOP；裝配高度不到1.27mm 的SOP 也稱為 TSOP(見SSOP、TSOP)。還有一種帶有散熱片的SOP。70、SOW(Small Outline Package(Wide-Jype))寬體SOP。部分半導(dǎo)體廠家采用的名稱。
目前，集成電路蓬勃發(fā)展，在集成電路設(shè)計項目中，一套好的管理流程對項目的成敗和實施效率至關(guān)重要。項目管理的基本流程包括為市場調(diào)研評估，需求分析，方案制定，文檔設(shè)計，代碼設(shè)計，驗證，綜合，仿真，總結(jié)等步驟。1）市場調(diào)研與項目評估
指項目立項之初對市場前景所作的市場分析與預(yù)測。在項目分析并立項后，則依據(jù)立項分析報告到進(jìn)入到項目具體的需求分析階段。2）項目準(zhǔn)備
2.1）需求分析
對項目進(jìn)行功能、性能、接口、方案、預(yù)期困難等方面的分析，從技術(shù)上進(jìn)一步探討項目實現(xiàn)的可能性和需求準(zhǔn)備。2.2）方案設(shè)計
在完成對項目的詳細(xì)的需求分析后，可以開始進(jìn)行項目的具體實現(xiàn)方案設(shè)計，并依據(jù)需求分析，制定一個或多個方案以供討論選擇。
以上兩步均為項目的準(zhǔn)備階段。在這個階段除了需要確定具體的實施方案，還需要完成對項目實施時的項目規(guī)劃書等指導(dǎo)性文檔設(shè)計。3）項目實施
在項目準(zhǔn)備的階段制定了詳細(xì)的實施方案后，開始進(jìn)入到項目的實施階段。這也是項目進(jìn)展的最主要階段。
在實施階段之初，根據(jù)已制定的項目規(guī)劃書，組建設(shè)計團(tuán)隊，介紹項目背景，明確管理規(guī)范，制定設(shè)計規(guī)則，確定交流方式，分配設(shè)計任務(wù)等組織活動，確保項目在實施中可以在同一個管理平臺上透明和高效運作。
項目實施過程主要包含以下幾個方面流程內(nèi)容： 3.1）文檔設(shè)計
文檔設(shè)計是項目在公司中具有可繼承性的重要保證，也是在各層次的代碼設(shè)計中減少設(shè)計錯誤，提高設(shè)計效率的重要環(huán)節(jié)。事實上，在項目設(shè)計過程中，文檔設(shè)計相當(dāng)重要，約占設(shè)計環(huán)節(jié)的60%的時間，其余40%的時間則用于實現(xiàn)具體的代碼設(shè)計、仿真與驗證等。
文檔設(shè)計重點在于對所承擔(dān)模塊的電路描述書設(shè)計，同時還應(yīng)包括對所承擔(dān)任務(wù)的任務(wù)規(guī)劃書設(shè)計，仿真測試說明書，及任務(wù)的周報，月報等內(nèi)容，流程如下所示：
在設(shè)計任務(wù)分配下達(dá)到設(shè)計工程師后，各工程師需要依據(jù)項目要求制定合理的任務(wù)規(guī)劃書，具體說明任務(wù)進(jìn)展的哪個階段將完成哪些事情，將會出現(xiàn)的接口關(guān)系，并對預(yù)期出現(xiàn)的困難做出評估和提出解決措施等。
各任務(wù)規(guī)劃書作為整體項目運作的有機(jī)組成部分，經(jīng)由項目經(jīng)理審核通過后，就作為各工程師所承擔(dān)工程任務(wù)進(jìn)度的指導(dǎo)性文檔。在項目進(jìn)展中，依據(jù)工程進(jìn)展，可以對初期制定的任務(wù)規(guī)劃書進(jìn)行調(diào)整和維護(hù)，但原則上工程進(jìn)度不能超出規(guī)定時間的最后完成期限。如有任務(wù)可能推延的情況出現(xiàn)（如任務(wù)進(jìn)行時出現(xiàn)早期沒有預(yù)見到的困難），則應(yīng)在規(guī)劃書調(diào)整時提前說明，并及時反饋到項目經(jīng)理處，以便及早采取解決措施。一般來說，接手一項新任務(wù)后，制定一份成熟詳細(xì)的模塊設(shè)計類的規(guī)劃書的約需1~2周時間。稍復(fù)雜些的模塊設(shè)計規(guī)劃則可能需要多一些的時間。舉例而言，依據(jù)性能需求，假若制定一份MD5算法模塊設(shè)計的可行的規(guī)劃書需要一天，而制定ECC或RSA算法模塊設(shè)計的規(guī)劃書則可能需要1周時間。制定成熟可行的規(guī)劃，建立在對任務(wù)的詳細(xì)分析的基礎(chǔ)上。
電路設(shè)計說明書主要是對模塊或體系電路的具體的實現(xiàn)過程的描述，它要求詳細(xì)到對模塊內(nèi)每一根信號的實現(xiàn)過程和控制的說明。電路設(shè)計說明書原則上需要達(dá)到僅依據(jù)設(shè)計說明就可進(jìn)行電路設(shè)計。
電路設(shè)計說明文檔是每個設(shè)計公司都很重視的重要的具可繼承性的設(shè)計文檔，是一個公司內(nèi)的重要的設(shè)計成果積累和設(shè)計參考文獻(xiàn)。也是每個軟硬件設(shè)計工程師所應(yīng)該具備的最基本的工作技能。
在進(jìn)行電路設(shè)計說明的同時，即可考慮對所設(shè)計電路的測試驗證計劃和方法，并以此完成對所設(shè)計電路的測試驗證的說明文檔。測試和驗證說明書一般要求根據(jù)電路功能和性能需求，具體的說明測試的目標(biāo)，方法，測試環(huán)境，預(yù)期結(jié)果，激勵設(shè)計的注意事項等方面內(nèi)容。在進(jìn)行以上的相關(guān)設(shè)計文檔過程中，可隨時進(jìn)行項目組內(nèi)的設(shè)計交流和溝通，并需要及時將關(guān)鍵的進(jìn)展情況反饋給項目經(jīng)理處。在文檔設(shè)計工作完成后，即可進(jìn)入具體的功能代碼設(shè)計階段。并依據(jù)設(shè)計流程直到實現(xiàn)最后的流片。在一個項目完成后，項目總結(jié)必不可少,不另贅述。
第二篇：面試 筆試題目 IC設(shè)計基礎(chǔ)(流程、工藝、版圖、器件)
IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器件）
1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕蘭微面試題目）
2、FPGA和ASIC的概念，他們的區(qū)別。（未知）
答案：FPGA是可編程ASIC。
ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根
據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。
與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點
3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）
4、你知道的集成電路設(shè)計的表達(dá)方式有哪幾種？（仕蘭微面試題目）
5、描述你對集成電路設(shè)計流程的認(rèn)識。（仕蘭微面試題目）
6、簡述FPGA等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目）
7、IC設(shè)計前端到后端的流程和eda工具。（未知）
8、從RTL synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.（未 知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）
10、寫出asic前期設(shè)計的流程和相應(yīng)的工具。（威盛）
11、集成電路前段設(shè)計流程，寫出相關(guān)的工具。（揚智電子筆試）
先介紹下IC開發(fā)流程：
1.）代碼輸入（design input)
用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼
語言輸入工具：SUMMIT VISUALHDL
MENTOR RENIOR
圖形輸入: composer(cadence);
viewlogic(viewdraw)
2.）電路仿真（circuit simulation)
將vhd代碼進(jìn)行先前邏輯仿真，驗證功能描述是否正確
數(shù)字電路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模擬電路仿真工具：
***ANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.）邏輯綜合（synthesis tools)
邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級
仿真
中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段 進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。
12、請簡述一下設(shè)計后端的整個流程？（仕蘭微面試題目）
13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基
本元素？（仕蘭微面試題目）
14、描述你對集成電路工藝的認(rèn)識。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面
試題目）
16、請描述一下國內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目）
17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目）
19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.（未知）
20、什么叫Latchup?（科廣試題）
21、什么叫窄溝效應(yīng)?（科廣試題）
22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差別？（仕蘭微面試題目）
23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題目）
24、畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)移特性。（Infineon筆試試題）
25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor.Comp Are the resistance of a metal,poly and diffusion in tranditional CMOS proces s.（威盛筆試題circuit design-beijing-03.11.09）
27、說明mos一半工作在什么區(qū)。（凹凸的題目和面試）
28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）
29、寫schematic note（？），越多越好。（凹凸的題目和面試）
30、寄生效應(yīng)在ic設(shè)計中怎樣加以克服和利用。（未知）
31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導(dǎo)太羅索，除非面試出題的是個老學(xué)究。IC設(shè)計的話需要熟悉的軟件: Cadenc
e,Synopsys, Avant，UNIX當(dāng)然也要大概會操作。
32、unix 命令cp-r, rm,uname。（揚智電子筆試）
第三篇：IC設(shè)計經(jīng)驗總結(jié)
IC設(shè)計經(jīng)驗總結(jié)
一、芯片設(shè)計之前準(zhǔn)備工作：
1)根據(jù)具體項目的時間要求預(yù)訂MPW班次，這個可以多種途徑完成。
（1）：一方面可以跟中科院EDA中心秦毅等老師聯(lián)系，了解各個工藝以及各個班次的時間。半導(dǎo)體所是EDA中心的會員單位，他們會很熱心的幫助完成。
（2）：另一方面可以和具體項目合作的單位如清華等，根據(jù)他們的流片時間來制定自己的流片計劃。
2)仔細(xì)核對設(shè)計庫的版本更新情況，包括PDK、Spectre Model以及RuleDecks。這些信息可以直接可以從中科院EDA中心獲得，或者從相應(yīng)的合作單位進(jìn)行溝通統(tǒng)一。這一點對后續(xù)的設(shè)計很重要，請務(wù)必要引起重視。
3)得到新的工藝庫必須整體的熟悉一下，好好的查看里面的Document以及Userguide之類的，里面的很多信息對實際設(shè)計很有幫助。安裝工藝庫的過程會根據(jù)具體設(shè)計要求做出一些選著。如TSMC65nm工藝庫在安裝過程中會提示是否選著RF工藝、電感是否使用厚層金屬、MIM電容的單位面積電容值等之類的。
4)制定TapeOut的具體Schedule.這個Schedule的制訂必須請相關(guān)有經(jīng)驗的人來核實，第一次TapeOut的人往往缺乏實際經(jīng)驗，對時間的安排可能會不合理。一旦Schedule制訂好后，必須嚴(yán)格按照這個時間表執(zhí)行。當(dāng)然必須趕早不趕晚！
二、芯片設(shè)計基本系統(tǒng)框圖一 芯片系統(tǒng)設(shè)計Matlab/C++/ADS/VerilogA等Cadence/Synopsis/Modesim/NC-Verilog等NO模擬電路芯片NO模擬電路驗證Yes數(shù)字電路芯片數(shù)字電路驗證SpetreVerilog/Ultrusim-VerilogNOVirtuoso/SoC encounterNO版圖驗證數(shù)?；旌戏抡鍺O符合要求Yes版圖設(shè)計(模擬/數(shù)字)NOYes寄生提取仿真驗證NO符合要求Calibre(DRC/LVS)Calibre(LPE)Yes設(shè)計完成TapeOut封裝測試NO符合性能Yes設(shè)計徹底完成
圖一
三、模擬IC設(shè)計基本流程
3.1)設(shè)計框圖如下圖二
電路樣式選擇電路結(jié)構(gòu)確定參數(shù)的選定以及仿真優(yōu)化以及可靠性仿真
圖二 3.2電路的式樣確定
這個主要是根據(jù)系統(tǒng)設(shè)計結(jié)果，分析和確定模擬電路的詳細(xì)的式樣。3.3電路的結(jié)構(gòu)確定
根據(jù)單元模塊電路的功耗、代價等各個指標(biāo)的折中分析，確定各個單元模塊的具體實現(xiàn)電路形式，如濾波器是無源濾波器還是有源濾波器，有正交VCO產(chǎn)生I/Q信號還是通過/2分頻器來實現(xiàn)I/Q信號，用差分形式還是用單路形式等等。在具體電路的選取過程中，我們需要查閱了大量的IEEE文獻(xiàn)，從中選取了比較成熟的，應(yīng)用較廣的電路結(jié)構(gòu)來進(jìn)行我們的設(shè)計工作。有時候可能會發(fā)現(xiàn)所確定的結(jié)構(gòu)很難或者根本不可能滿足技術(shù)指標(biāo)的要求，這就需要改進(jìn)結(jié)構(gòu)或者查閱文獻(xiàn)，設(shè)法滿足要求。3.4參數(shù)的選取和仿真
電路參數(shù)的選定與電路的仿真是分不開的。在比較重要的設(shè)計任務(wù)中，手算可以在20%的時間內(nèi)完成80%的設(shè)計工作量，剩下的20%卻需要花80％的時間來做。通過手算確定的參數(shù)是近似的，有時候會引錯方向。但是它可以了解到參數(shù)的變化對設(shè)計會有多大的影響，是很有必要的。而采用計算機(jī)的反復(fù)迭代會使設(shè)計者對設(shè)計體會不深，不是明智的辦法。
俗話說“公欲善其事，必先利其器”。目前，在公司內(nèi)部可以使用多種EDA工具進(jìn)行電路仿真。對于EDA工具的使用不在于多，能夠精通常用的一類或者幾類就行。最主要的時候能夠靈活的進(jìn)行仿真規(guī)劃，知道什么樣的電路適合用什么樣的仿真工具。
－HSPICE；對于低頻電路設(shè)計來說，HSPICE是一種最靈活方便的工具，而且其仿真精度也比較高，后來被SYNOPSYS收購，好像也正是因為這個原因使得如今的Hspice仿真速度以及精度都可以跟Cadence產(chǎn)出的仿真器相媲美了。業(yè)界使用Hspice作為仿真軟件的也挺多，原先是avanti公司的，－Spectre；是Cadence的仿真器，由于其是圖形界面，所以很直觀。－SpectreRF：對于射頻電路設(shè)計，SpectreRF是一種不錯的選擇。
－UltraSim：相比于Spertre而言，在仿真精度損失3%的情況下，可以加速10~100倍的仿真速度。而且進(jìn)行整體芯片后仿真時候，我們可以根據(jù)其不用的精度要求來設(shè)置各個模塊的仿真精度。UltraSim Full-Chip Simulatorfor faster convergence on goals andsignoff of post-layout designs at thechip level.具體UltraSim的使用可以參考《Virtuoso? UltraSim Simulator User Guide》、《ADE/UltraSim Integration Tutorial》等。在網(wǎng)上相關(guān)資料很多，可以根據(jù)要求自己下載學(xué)習(xí)。－APS：Accelerated Parallel Simulatordelivers high-precision SPICE andscalable multi-core simulationperformance for complex and large preandpost-layout of analog and RF ICdesigns.這種仿真器是現(xiàn)在業(yè)界最快的仿真器，如今實驗室已經(jīng)成功啟動APS進(jìn)行大規(guī)模的是芯片整體驗證仿真。在整體芯片規(guī)模越大，越能體現(xiàn)出優(yōu)勢。(對應(yīng)的Cadence版本5.10.41.5,安裝相應(yīng)的MMSim72)－SpectreVerilog：能夠進(jìn)行數(shù)?；旌戏抡娴墓ぞ?。
－UltraSim-Verilog：進(jìn)行數(shù)?；旌戏抡娴墓ぞ撸抡嫠俣缺萐pectreVerilog快。實驗室在使用中較多的用在數(shù)字模塊的后仿驗證。
－StarSim：高于HSPICE10倍的速度，對于大規(guī)模的晶體管級的仿真是不錯的選擇，可以進(jìn)行tran分析。
－ADS：對于系統(tǒng)級的仿真，ADS是最好的選擇。對于電路級的仿真，功能也很強(qiáng)大，而且如今已經(jīng)有一個RFDE環(huán)境，可以將ADS嵌入在Cadence中，很方便的進(jìn)行使用。
在電路參數(shù)的選定及電路仿真的工作開始之前，最好能夠閱讀一遍廠家提供的Model庫及其文件，從中可能會得到意想不到的東西。
電路參數(shù)的選定及電路的仿真需要有良好的IC設(shè)計的基本知識。而這些知識的獲得則需要個人的不斷努力，不斷的積累。3.5優(yōu)化和可靠性仿真
由于實際工藝的都存在不確定性，會偏離設(shè)計的初衷，如器件尺寸的偏離，參雜濃度的改變等，都會影響到電路的性能，所以設(shè)計的時候應(yīng)具有一定的魯棒性，因此需要可靠性仿真，確保芯片在工藝偏離的情況下，性能仍然符合要求。
對各種參數(shù)要求較嚴(yán)格的電路，需要做蒙特卡羅分析，以前章琦做過簡單的蒙特卡羅分析仿真方法的仿真，希望大家能夠相互學(xué)習(xí)這種方法，做芯片電路設(shè)計的全面仿真。還有工藝Corner分析至關(guān)重要，另外敏感性分析和溫度分析也應(yīng)該引起重視，特別是對某些特定電路的設(shè)計。
我們對工藝角Corner分析應(yīng)至少包括：全部模型的SS，TT，F(xiàn)F角。如有時間的話，可以進(jìn)一步細(xì)化，如N型晶體管和P型晶體管趨向于兩種不同的工藝角SS和FF等，晶體管和其他的電阻和電容等的工藝角不同等?？偠灾?，應(yīng)使用組合的方法，盡可能的涵蓋一切可能出現(xiàn)的工藝角情況。
就應(yīng)用的溫度而言對其進(jìn)行溫度范圍的仿真，一般而言，應(yīng)該覆蓋-20~100的溫度，取特征值如-20,27,100度等三個溫度點進(jìn)行仿真即可。溫度應(yīng)配合工藝角聯(lián)合進(jìn)行仿真，比如仿真在100度，SS工藝角的情況下芯片的性能。
分析可能的失配情況，尤其是匹配的對管，人為的進(jìn)行失配調(diào)整，如對管的尺寸失配5%等，仿真在這種情況下芯片的性能。還有就是考慮電源電壓的波動，一般電壓電壓波動范圍設(shè)置在+-10%的范圍。仿真過程中應(yīng)該應(yīng)該考慮到足夠的電壓欲度，使得在波動范圍內(nèi)任然正常工作。
總而言之，優(yōu)化和可靠性仿真是必須的，它確保芯片在工藝偏離的情況下，性能仍然符合要求。
四、模擬IC設(shè)計一些經(jīng)驗總結(jié)
4.1、設(shè)計庫的管理，各個電路圖以及電路端口命名需要規(guī)范，養(yǎng)成一個好習(xí)慣。這樣既方便于自己對電路模塊的調(diào)用，也方便于以后的師弟、師妹的學(xué)習(xí)理解。
4.2、模擬IC最基礎(chǔ)的一個模塊就是OPA，可以說它在模擬IC中到處使用，如ADC/DAC/PLL/DC-DC/LDO/Bandgap/PGA/VGA等等。所以大家在抽空時間里面需要對OPA基本設(shè)計理論，各個性能指標(biāo)的意義做好充分的了解。可以閱讀參考書籍，也可向有OPA設(shè)計經(jīng)驗的師兄弟請教、學(xué)習(xí)。有時間的話可以根據(jù)特定的應(yīng)用，設(shè)計一個相應(yīng)的OPA，這樣一方面掌握OPA以及模擬電路的基本設(shè)計方法，另一方面可以很好的學(xué)習(xí)Cadence等的軟件的仿真流程(準(zhǔn)對初學(xué)模擬IC設(shè)計者)。
4.3、仿真軟件的使用技巧。首先不可太依賴于仿真工具，仿真只是一種驗證手段，只是用來驗證你的設(shè)計想法是否正確。設(shè)計過程中必須多思考、多交流。
4.4、電路設(shè)計過程可以說是一個不斷迭代收斂的過程，千萬不要害怕迭代次數(shù)較多。整個設(shè)計過程原本就是各個參數(shù)之間的Tade-Off過程。如LC-VCO的設(shè)計中我們要考慮Phase-Nosie、中心頻率、頻率調(diào)諧范圍、功耗、調(diào)諧曲線的Overlap、Kvco等。不斷的進(jìn)行參數(shù)設(shè)計調(diào)整，使得最后達(dá)到設(shè)計要求。
4.6、設(shè)計中電阻一般較常使用，在電阻采用絕對值的時，一般將電阻的W選取>2um,這樣在芯片加工過程中相應(yīng)的偏差就會減小。
五、仿真工具配合仿真方法幾點簡單說明： 【1】Ultrasim的簡單使用說明：
準(zhǔn)對不同的電路仿真，可以使用7種Simulation Mode：(1)S: Spice(2)A: Analog(3)AMR: Analog Multi Rate(4)DA: Digital Accurat(5)MS: Mixed Signal(6)DF: Digital Fast(7)DX:
一般其中DF/DA模式適用于數(shù)字電路（數(shù)字邏輯電路、門電路、觸發(fā)器、ROM、RAM等）仿真,不要把這兩種模式用于模擬電路仿真。
如果在option沒有設(shè)置,默認(rèn)是MS模式,兼顧精度與速度。AMR模式不能“本地化”(local)使用,就是說AMR模式只能用于整個電路而不能針對某一個模塊使用。
公差容忍度設(shè)置: speed可以設(shè)置總的公差容忍度tol（tol也可以單獨設(shè)置）,tol包括電壓、電流等所有的公差容忍度之和。
.usim_opt speed=2 設(shè)置tol=0.001,比較高的精度！
.usim_opt speed=1 #vco 對vco cell使用0.0001的tol speed＝1,2,3,4,5,6,7,8對應(yīng)的tol分別是0.0001 ,0.001,0.0025,0.005,0.02,0.02,0.04,0.07,精度以此降低。
通常,如果精度要求不是很高,可以采用默認(rèn)設(shè)置,而無需設(shè)置這一項。tol還與解矩陣方程的收斂性有關(guān),然而,我還從來沒有碰到ultrasim不收斂的時候！
再強(qiáng)調(diào)一點：精度設(shè)置的越高,相應(yīng)的速度越低！
Simulation Modes
Virtuoso UltraSim Simulation Modes Overview
一般使用過程中我們比較多的關(guān)注仿真模式、仿真速度、仿真精度的設(shè)置。其余一些詳細(xì)的設(shè)置可以參考《Virtuoso? UltraSim Simulator User Guide》 下面以使用Ultrasim仿真PLL的例子簡單熟悉Ultrasim的設(shè)置
PLL模塊中既有高頻模塊VCO，Divider,也有低頻模擬模塊Charge-Pump,LPF，還有數(shù)字模塊Digital,所以這是比較復(fù)雜的系統(tǒng)，包含了數(shù)字、模擬、射頻。往往這樣的系統(tǒng)仿真速度和精度個大問題。VCO的仿真需要小的步長，較高的精度，但是數(shù)字模塊可以采用較大的仿真步長，精度要求不高。如果整體系統(tǒng)都是按照VCO的仿真精度來設(shè)置的話，仿真速度會很慢，特別是有模塊進(jìn)行后仿真的時候，速度就會成為更大的問題。而UltraSim的仿真可以分模塊很好處理這個問題，加快仿真速度，但也不損失仿真精度。1)啟動Cadence icfb&,打開已經(jīng)建立好的Config(這樣的仿真務(wù)必建成Config形式)
2)設(shè)置各個模塊的仿真模式以及仿真精度。有兩種方法可以使用：第一直接所提取網(wǎng)標(biāo)中加入命令形式：如usim_opt sim_mode=a speed=2 subckt=[vco2phase]
usim_opt sim_mode=a speed=2 inst=[I19.I19.I0] 以上說明第一個是以子電路形式表示，vco2phase的仿真模式為a，仿真速度為2，第二個是以instances形式表示的。多列舉兩個理解一下：
.usim_opt sim_mode=da xi1 xi2 #dff.usim_opt sim_mode=a xi5 #driver @pmos2.usim_opt wf_format=wdf.usim_opt作為options,前面的3個option分別表示：把子電路xi1 xi2 和cell（名稱為dff的所有子電路）dff設(shè)置為DA仿真模式;把xi5、cell driver、model pmos2（用到模型名稱為pmos2的的mos管）設(shè)置為a模式;而生成的波形文件格式wdf。usim_opt sim_mode=a speed=2 maxstep_window=[0 10p 10n 1e20] subckt=[vco2phase] 設(shè)置vcophase的最大仿真步長。另外一種通過界面化操作。打開Hierarchy Editor window如下
可以在vco2phase一欄處右擊來設(shè)置相應(yīng)的仿真模式、以及仿真速度。設(shè)置完成后點擊File >>>Save按鈕。
3)[Cadence hierarchy editor window] View >>>>>Tree
可以設(shè)置各個instance的view to use.(如veriloga/schematic/av_RC/extracted)。選定相應(yīng)的view后[Cadence hierarchy editor window] View >>>Update(必須)。更新后點擊Design>>>Hierarchy>>>>Return to Top.這個設(shè)置就相對很靈活，對模塊選著性的進(jìn)行后仿真處理?。?/p>
4)點擊：[Analog Circuit Design Environment] Simulation>>>>Options >>>Analog
進(jìn)行仿真設(shè)置：
Simulator選著UltraSim;
瞬態(tài)仿真，設(shè)置仿真時間長度(如400ns)；
下面的設(shè)置是后仿真情況下給出的：(不同的仿真可以設(shè)置不同模式)Simulation Mode：Mixed Signal(MS);Speed=4;DC method:Complete DC(1)post-layout method :(Liberal RCR(3))postl=3.DC method 4中選著, e Skip DC(0), Complete DC(1), Fast DC(2), spectre DC(3).默認(rèn)情況 Complete DC(1).5)產(chǎn)生網(wǎng)標(biāo)查看UltraSim設(shè)置
點擊[Analog Circuit Design Environment] Simulation >>>Netlist >>>Recreate 這樣的話可以看到各個模塊設(shè)置情況，在后仿真時候也可看到提取的N多RC寄生。6)最后[Analog Circuit Design Environment] Simulation >>>Run就可以了。然后再根據(jù)不同的要求對電路進(jìn)行設(shè)置仿真。
其實UltraSim仿真設(shè)置還有很多，大家可以參考Virtuoso? UltraSim Simulator User Guide！!【2】APS仿真設(shè)置：
(1)建立Config File---New----Cell View 選擇Hierarchy-Editor,此時View Name 變成config, 然后點OK
彈出 New Configuration 對話框
點擊 Browse，彈出Choose the Top Cell 對話框，然后選中schematic，點擊OK。
New Configuration 變成如下圖示。
然后點擊Use Template…
Name 中選中 spectre(只進(jìn)行模擬仿真驗證)，或者選中spectreVerilog(進(jìn)行數(shù)模混合仿真驗證)，選中后點擊OK，回到New Configuration再點擊OK就完成了Config的建立。
(2)進(jìn)行仿真驗證 在Library Manager的View中打開Config
在hierarchy editor中，View to Use 欄中點擊右擊相應(yīng)模塊的仿真模式(一般后仿真選中calibre，前仿真的話是選擇schematic)。
設(shè)置完后，進(jìn)入ADE仿真環(huán)境。(點擊Tools----Analog Envirment)
在ADE仿真環(huán)境中點擊 Setup---High-Performance Simulation….彈出High-Performance Simulation Options對話框:
Simulation Performance Mode 一欄包括Spectre、Turbo以及APS 對于規(guī)模比較大，而精度要求不是很高的電路來說，第二欄 Override Accuracy(Errpreset)Defaults 可以設(shè)置為Liberal，而對于高精度的設(shè)計則需要設(shè)置為moderate 或者conservative The default settings for Multithreading for Spectre, Turbo and APS simulators are as given below:
在仿真過程中根據(jù)電路規(guī)模(Device 的多少)設(shè)置合理的仿真器
Cells marked with the symbol√ in the above table indicate the recommended tool to use for designs of a particular size.The following general rules apply: ■If the design is very small, say with less than 100 devices, Spectre L or Spectre Turbo single thread are the best choice.There is no additional performance gain using Spectre Turbo multi-thread or APS.■In designs with up to 5K devices, Spectre Turbo becomes the tool of choice and additional performance gain can be obtained by enabling multi-threading with Spectre Turbo.■As the device size continues to grow, APS provides additional value with its multithreading option.■For designs with more than 50K devices, APS provides significant performance gain using both single-thread and multi-thread.■APS is recommended for any post-layout design(dominated by parasitic elements).APS is targeted at transient, DC, AC and RF analysis including interactive features like alter, altergroup, sweep, and Monte Carlo.In case of AC analysis, the simulation is fully parallelized, resulting in significant performanance gain on large and post-layout designs.Typically AC analyses are not long simulations.Other analyses are not supported.The following recommendations allow you to achieve best performance with APS: ■APS with the +errpreset=liberal command line option provides sufficient accuracy for the majority of designs.Only high precision designs may require the use of the moderateor conservative setting for the +errpreset option.其余的設(shè)置與常規(guī)的Spectre仿真環(huán)境設(shè)置類似，在此不再累述。
【3】 Calibre對射頻版圖IC后仿真注意：
點擊 Run PEX，啟動Calibre xRC 的GUI，如圖下圖所示。Outputs 菜單中的Extraction Type 里，第一項通常選擇Transistor Level 或Gate Level，分別代表晶體管級提取和門級提取。第二項可以選擇R+C+CC，R+C，R，C+CC，其中R代表寄生電阻，C 代表本征寄生電容，CC 代表耦合電容。第三項可以選擇NoInductance，L 或L+M，分別代表不提取電感，只提取自感和提取自感與互感。這些設(shè)置由電路圖的規(guī)模和提取的精度而定。在Format 一欄中，可以選擇SPECTRE，ELDO，HSPICE 等網(wǎng)表形式，也可以選擇Calibre xRC 提供的CALIBREVIEW 形式。本文中選擇CALIBREVIEW 形式。UseNames From 可以根據(jù)需要選擇SCHEMATIC 或LAYOUT。
設(shè)置完畢后，點擊 Run PEX，開始寄生參量提取。通常，Calibre xRC 先執(zhí)行LVS，之后提取寄生參量，最后將電路圖中的原有的器件和提取出的寄生電容，電阻和電感反饋到一新生成的帶寄生信息的電路圖中。PEX 完成后，彈出如下對話框：
Output Library 為輸出電路的library，自動生成。
Cellmap File 一般庫中已經(jīng)存在，可以找到其相應(yīng)的路勁加入。
Calibre View Name 可以自己隨便命名，只是在后仿真時候應(yīng)該調(diào)用相應(yīng)的名字。下面會講到。
我們需要特比注意的是RF 器件與一般的MOS 器件不同，這類器件的模型是代工廠經(jīng)過實際測量得到的參數(shù)，在spice model 中通過子電路表示。因此，它的模型中已經(jīng)包含了器件的寄生信息。而且，由于這類器件的面積通常較大，其中的寄生電容和寄生電阻值是相當(dāng)可觀的。比如，在設(shè)計中，所示的每個RFMOSFET 的寬和長分別為50um 和0.24um，每個器件包含10個finger。如果工具對RF 器件的內(nèi)部也進(jìn)行提取，將會對導(dǎo)致器件的寄生電容和電阻重復(fù)提取。為了確保提取正確，Calibre xRC 提供一種稱為“黑盒”提取的方法，可以將指定的器件（通常是RF 器件）看作理想器件。對其內(nèi)部的節(jié)點之間的寄生電容和寄生電阻不再提取。
具體步驟如下：首先，先定義xcell 文件，例如；
pmoscap_rf* pmoscap_rf moscap_rf18* moscap_rf18 moscap_rf18_nw* moscap_rf18_nw moscap_rf25* moscap_rf25 nmos_rf* nmos_rf nmos_rf_18* nmos_rf_18 nmos_rf_18_nodnw* nmos_rf_18_nodnw nmos_rf_25* nmos_rf_25 nmos_rf_hvt_nodnw* nmos_rf_hvt_nodnw nmos_rf_lvt* nmos_rf_lvt nmos_rf_lvt_nodnw* nmos_rf_lvt_nodnw nmos_rf_mlvt* nmos_rf_mlvt nnmos_rf_nodnw* nmos_rf_nodnw pmos_rf* pmos_rf ??????????
左邊是版圖單元的名稱，右邊是電路圖單元的名稱。其中所指定的器件版圖和電路圖必須是單獨的單元。通過這種方式定義版圖和原理圖單元的對應(yīng)關(guān)系，以及提取寄生時所需要屏蔽的版圖單元。其次，在XRC rule 中添加PEX IDEALXCELL YES 語句。最后，采用gate level 的方式進(jìn)行寄生參量提取，確保工具將RF 器件識別為一子電路。如果采用GUI 的方式，選擇gate level 提取，而不是transistor level 級提取。同時在input 選項中的已經(jīng)建立的xcell文件
在設(shè)置好以后點擊RUN PEX,接下去和沒有使用xcell時候一樣。
【4】Monte Carlo仿真(簡稱MC)參考<
“Specifying the Characteristics of a Statistical Analysis” on page 86 “Selecting Signals and Expressions to Analyze” on page 88 “Defining Correlations” on page 98
“Starting and Stopping the Analysis” on page 99
“Saving and Restoring a Statistical Analysis Session” on page 101
具體：打開ADE仿真環(huán)境，點擊Tools----Monte Carto
出現(xiàn)Analog Statistical Analysis對話框
1.Specify the Number of Runs for this statistical analysis.2.Specify the Starting Run #.3.Choose the type of Analysis Variation.?Process Only ?Mismatch Only ?Process Variation and Mismatch 4.Choose a parameter to sweep in an inner loop 5.Selecting Signals and Expressions to Analyze 在ADE中產(chǎn)生netlist：
然后根據(jù)要求加入統(tǒng)計分析的內(nèi)容。上例中加入了工藝參數(shù)dtxo_n_18的process和mismatch的統(tǒng)計分析。
點擊Simulation---Run。
Run 完成后，在icfb對話框中會出現(xiàn) Simulation completed successfully 和Monte Carlo Simulation completed successfully 的字樣。查看仿真結(jié)果：
點擊Results---Plot---Curves：
點擊Results---Print---Iteration vs.Value….：
點擊Results—Plot—Histogram:查看變量的直方圖分布。
以上Analysis Variation {Process Only},也可以設(shè)置為 {Mismatch Only} 如下： 定義器件之間相關(guān)性：Simulation---Define Correlations…..還可以選擇Analysis Variation 為{Process & Mismatch}進(jìn)行仿真
第四篇：如何成為一名IC設(shè)計工程師
如何成為一名IC設(shè)計師
IC設(shè)計不同于一般的板級電子設(shè)計，由于流片的投資更大，復(fù)雜度更高，系統(tǒng)性更強(qiáng)，所以學(xué)習(xí)起來也有些更有意思的地方。
那么如何才能成為一個優(yōu)秀的IC設(shè)計工程師？
首先，作為初學(xué)者，需要了解的是IC設(shè)計的基本流程。應(yīng)該做到以下幾點：基本清楚系統(tǒng)、前端、后端設(shè)計和驗證的過程，IC設(shè)計同半導(dǎo)體物理、通信或多媒體系統(tǒng)設(shè)計之間的關(guān)系，了解數(shù)字電路、混合信號的基本設(shè)計過程，弄清楚ASIC，COT這些基本的行業(yè)模式。竊以為這點對于培養(yǎng)興趣，建立自己未來的技術(shù)生涯規(guī)劃是十分重要的。學(xué)習(xí)基本的設(shè)計知識，建議讀一下臺灣CIC的一些設(shè)計教材，很多都是經(jīng)典的總結(jié)。
EDA技術(shù)的學(xué)習(xí)：對于IC設(shè)計者來說，EDA工具意義重大，透過EDA工具商的推介，能夠了解到新的設(shè)計理念。國內(nèi)不少IC設(shè)計者，是單純從EDA的角度被帶入IC設(shè)計領(lǐng)域的，也有很多的設(shè)計者在沒有接觸到深亞微米工藝的時候，也是通過EDA廠家的推廣培訓(xùn)建立基本概念。同時，對一些高難度的設(shè)計，識別和選擇工具也是十分重要的。如果你希望有較高的設(shè)計水平，積累經(jīng)驗是一個必需的過程。經(jīng)驗積累的效率是有可能提高的。以下幾點可以參考：
1.學(xué)習(xí)借鑒一些經(jīng)典設(shè)計，其中的許多細(xì)節(jié)是使你的設(shè)計成為產(chǎn)品時必需注意的。有些可能是為了適應(yīng)工藝參數(shù)的變化，有些可能是為了加速開關(guān)過程，有些可能是為了保證系統(tǒng)的穩(wěn)定性等。通過訪真細(xì)細(xì)觀察這些細(xì)節(jié)，既有收益，也會有樂趣。項目組之間，尤其是項目組成員之間經(jīng)常交流，可避免犯同樣錯誤。
2.當(dāng)你初步完成一項設(shè)計的時侯，應(yīng)當(dāng)做幾項檢查：了解芯片生產(chǎn)廠的工藝，器件模型參數(shù)的變化，并據(jù)此確定進(jìn)行參數(shù)掃描仿真的范圍。了解所設(shè)計產(chǎn)品的實際使用環(huán)境，正確設(shè)置系統(tǒng)仿真的輸入條件及負(fù)載模型。嚴(yán)格執(zhí)行設(shè)計規(guī)則和流程對減少設(shè)計錯誤也很有幫助。
3.另外，你需要知識的交流，要重視同前端或系統(tǒng)的交流，深刻理解設(shè)計的約束條件。作為初學(xué)者，往往不太清楚系統(tǒng)，除了通過設(shè)計文檔和會議交流來理解自己的設(shè)計任務(wù)規(guī)范，同系統(tǒng)和前端的溝通是IC設(shè)計必不可少的。所謂設(shè)計技巧，都是在明了約束條件的基礎(chǔ)上而言的，系統(tǒng)或前端的設(shè)計工程師，往往能夠給初學(xué)者很多指導(dǎo)性的意見。
4.查文獻(xiàn)資料是一個好方法。多上一些比較優(yōu)秀的電子網(wǎng)站，如中國電子市場網(wǎng)、中電網(wǎng)、電子工程師社區(qū)。這對你的提高將會有很大的幫助。另外同“老師傅”一同做項目積累經(jīng)驗也較快。如果有機(jī)會參加一些有很好設(shè)計背景的人做的培訓(xùn)，最好是互動式的，也會有較好的收獲。
5.重視同后端和加工線的交流：IC設(shè)計的復(fù)雜度太高，除了借助EDA工具商的主動推介來建立概念之外，IC設(shè)計者還應(yīng)該主動地同設(shè)計環(huán)節(jié)的上下游，如后端設(shè)計服務(wù)或加工服務(wù)的工程師，工藝工程師之間進(jìn)行主動溝通和學(xué)習(xí)。對于初學(xué)者來說，后端加工廠家往往能夠為他們帶來一些經(jīng)典的基本理念，一些不能犯的錯誤等基本戒條。一些好的后端服務(wù)公司，不僅能提供十分嚴(yán)格的Design Kit，還能夠給出混合信號設(shè)計方面十分有益的指導(dǎo)，幫助初學(xué)者走好起步之路。加工方面的知識，對于IC設(shè)計的“產(chǎn)品化”更是十分關(guān)鍵。
6.重視驗證和測試，做一個“偏執(zhí)狂”：IC設(shè)計的風(fēng)險比板級電子設(shè)計來的更大，因此試驗的機(jī)會十分寶貴，“偏執(zhí)狂”的精神，對IC設(shè)計的成功來說十分關(guān)鍵。除了依靠公司成熟的設(shè)計環(huán)境，Design Kit和體制的規(guī)范來保證成功之外，對驗證的重視和深刻理解，是一個IC設(shè)計者能否經(jīng)受壓力和享受成功十分關(guān)鍵的部分。由于流片的機(jī)會相對不多，因此找機(jī)會更多地參與和理解測試，對產(chǎn)品成功和失敗的認(rèn)真總結(jié)與分析，是一個IC設(shè)計者成長的必經(jīng)之路。
7.同行交流以及工作環(huán)境的重要性：IC設(shè)計的復(fù)雜性和技術(shù)的快速發(fā)展，使得同行之間的交流十分關(guān)鍵，多參與一些適合自己水平的討論組和行業(yè)會議，對提高水平也是十分有益的。通過同行之間的交流，還可以發(fā)現(xiàn)環(huán)境對于IC設(shè)計水平的重要影響。公司的財力，產(chǎn)品的方向，項目的難度，很大程度上能夠影響到一個設(shè)計者能夠達(dá)到的最高水平。辯證地認(rèn)識自己的技術(shù)提高和環(huán)境之間的相互關(guān)系，將是國內(nèi)的設(shè)計者在一定的階段會遇到的問題。
IC設(shè)計工程師職位檔案 職位描述：
1.同設(shè)計人員一起共同負(fù)責(zé)產(chǎn)品的定義與開發(fā)，按項目進(jìn)度完成工作；
2.負(fù)責(zé)電路結(jié)構(gòu)設(shè)計，設(shè)計文檔描述、仿真及驗證；
3.負(fù)責(zé)和后端工程師以及測試工程師接口，保證芯片順利地tapeout；
4.支持產(chǎn)品的測試與調(diào)試、失效分析。入職要求：
1.電子工程、通信、微電子、電子電機(jī)等相關(guān)專業(yè)本科或本科以上學(xué)歷；
2.有至少二年以上IC設(shè)計工作經(jīng)驗，有成功的tapeout經(jīng)驗；
3.了解數(shù)字設(shè)計流程，熟悉邏輯設(shè)計，熟悉專項語言；
4.熟練掌握ASIC EDA綜合，能熟練使用EDA設(shè)計和仿真工具，如Cadence NC-Sim, Synopsys DC, PT,等；
5.具有豐富的script經(jīng)驗（TCL, Perl, C shell等）；
6.良好的英語書面寫作能力對申請資深職位者要求良好的英語口語溝通技巧；
7.具有快速學(xué)習(xí)能力，有良好的團(tuán)隊合作精神、協(xié)調(diào)溝通能力及工作主動性。
數(shù)字IC設(shè)計工程師任職資格：
一、熟悉集成電路設(shè)計流程、方法和工具；
二、精通Verilog/VHDL語言，能夠根據(jù)設(shè)計要求編寫代碼，并進(jìn)行仿真驗證；
三、熟悉Unix/Linux操作系統(tǒng)和主流EDA軟件，完成仿真、綜合、時序分析及形式驗證；
四、熟悉FPGA開發(fā)流程，能夠熟練使用FPGA開發(fā)工具，有基于FPGA的數(shù)字系統(tǒng)設(shè)計與調(diào)試經(jīng)驗；
五、有基于IC存儲器(EE/Flash)的ASIC設(shè)計經(jīng)驗和成功Tapeout經(jīng)驗者優(yōu)先；
六、有MCU設(shè)計經(jīng)驗或基于MCU內(nèi)核的產(chǎn)品設(shè)計經(jīng)驗者優(yōu)先；
七、具有較強(qiáng)的獨立工作能力、良好的溝通能力和團(tuán)隊協(xié)作精神；
八、微電子或相關(guān)專業(yè)本科（兩年以上相關(guān)工作經(jīng)驗），碩士。
崗位職責(zé)：
一、定義和設(shè)計模塊結(jié)構(gòu)并編寫design spec和test plan；
二、使用Verilog/VHDL編寫邏輯模塊的RTL級代碼；
三、編寫測試向量對模塊進(jìn)行仿真驗證；
四、搭建FPGA測試平臺進(jìn)行芯片級測試驗證；
五、進(jìn)行數(shù)字模塊的芯片綜合和時序分析；
六、輔助全芯片系統(tǒng)設(shè)計、混合仿真；
七、協(xié)助版圖設(shè)計，指導(dǎo)數(shù)字布局布線，進(jìn)行后端功能和時序驗證；
八、協(xié)助測試工程師完成芯片測試和驗證工作；
九、編寫完整的設(shè)計和驗證報告。
第五篇：2018成都鐵路局招聘筆試,基礎(chǔ)內(nèi)容匯總
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2018成都鐵路局招聘筆試，基礎(chǔ)內(nèi)容匯總
成都鐵路局招聘進(jìn)入筆試環(huán)節(jié)，很多人不了解成鐵筆試，不知到如何復(fù)習(xí)，考試會考哪些內(nèi)容，中公國企為大家整理了筆試的基礎(chǔ)內(nèi)容的匯總，大家及時看一下，會對自己筆試有一定幫助。
1、什么是鐵路信息化？
鐵路信息化是鐵路現(xiàn)代化的重要標(biāo)志，增強(qiáng)市場競爭能力的手段。實現(xiàn)信息化，也就是過去我們經(jīng)常所謂實現(xiàn)自動化的同一概念；信息化更貼近于充分利用現(xiàn)代化技術(shù)和資源，加快實現(xiàn)鐵路現(xiàn)代化的步伐。采用先進(jìn)的計算機(jī)和網(wǎng)絡(luò)技術(shù)，廣泛開發(fā)和充分利用信息資源，加快以鐵路綜合運營管理信息系統(tǒng)為核心的信息化建設(shè)，逐步實現(xiàn)鐵路信息化是鐵路主要技術(shù)政策中規(guī)定要實現(xiàn)的奮斗目標(biāo)。
2、什么是“網(wǎng)運”分離？
網(wǎng)運分離是我國鐵路管理體制改革中將要邁出的重要一步?，F(xiàn)在我國的鐵路管理體制，建立在政企不分的基礎(chǔ)上，在實現(xiàn)政企分開的過程中，日益暴露了它的不足之處，嚴(yán)重阻礙經(jīng)營體制的進(jìn)一步發(fā)展。網(wǎng)運分離的基本原則是鐵路的運營管理，和基礎(chǔ)設(shè)施的建設(shè)、維修完全分開，企業(yè)的生存和發(fā)展完整地引入市場競爭；路網(wǎng)設(shè)施完整地實行資產(chǎn)經(jīng)營，有償使用。這樣運輸業(yè)務(wù)由客運和貨運公司按照市場經(jīng)濟(jì)要求，自主經(jīng)營，公平競爭。路網(wǎng)對各項設(shè)備(路網(wǎng))建設(shè)，可以大力吸收社會投入，對推動國民經(jīng)濟(jì)發(fā)展的項目以政府投資為主，用線路使用費的收入進(jìn)行內(nèi)部調(diào)整，通過獨立經(jīng)濟(jì)核算，提高資產(chǎn)的利用效益。
總之網(wǎng)運分離是鐵路體制改革中重要的步驟，是實現(xiàn)與世界鐵路管理體制并軌的重要措施。
3、什么是鐵路信號？
鐵路信號是保證鐵路行車安全，準(zhǔn)確地組織列車運行及調(diào)車工作的重要工具。信號分為視覺信號與聽覺信號兩大類；目前鐵路上采用的主要信號都是視覺信號。信號又可依其構(gòu)造形式，布置和用途分為固定信號、移動信號、機(jī)車信號、手信號和信號表示器及信號標(biāo)志等。信號顯示以不同的顏色表示其含義，如紅色
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表示停車；黃色表示注意，按規(guī)定減速；綠色表示按規(guī)定速度運行，另外在調(diào)車信號中還有藍(lán)色、白色等顯示。信號又以組合不同顏色的公同顯示，表示不同的含義，如進(jìn)站信號多為四顯示，分別表示不同的進(jìn)站速度和經(jīng)路，是否停車等。自動閉塞區(qū)間信號則顯示前方幾個區(qū)間的空閑狀態(tài)。
4、列車運行圖的意義和作用？
鐵路運輸是一個多專業(yè)系統(tǒng)密切配合，協(xié)同動作的聯(lián)動機(jī)，列車運行圖就是綜合各專業(yè)部門的設(shè)備狀態(tài)、技術(shù)條件、規(guī)劃出各部門協(xié)調(diào)動作，有序進(jìn)行各項作業(yè)過程，按約定的時間和位置，準(zhǔn)確無誤地完成旅客和貨物運輸任務(wù)?？梢哉f列車運行圖是行車組織的基礎(chǔ)，是鐵路運輸工作的綜合計劃。
列車運行圖規(guī)定列車區(qū)間的運行時分，車站的到達(dá)、會車和發(fā)車的間隔時間，追蹤列車的間隔，中間站的停留時分，機(jī)車在機(jī)務(wù)段所在站的停留時間，和列車在技術(shù)站的技術(shù)作業(yè)時間等；因此凡與鐵路行車有關(guān)各部門的工作計劃，都要圍繞運行圖來制訂。所以列車運行圖在鐵路運輸工作中，起著十分重要地作用。
5、車輛的配屬和檢修？
車輛是鐵路運輸?shù)闹饕ぞ撸痉譃榭蛙嚭拓涇噧纱箢?，由車輛段負(fù)責(zé)鐵路車輛的日常維修、保養(yǎng)和定期檢修。根據(jù)目前的各項規(guī)定，客車分別配屬于各車輛段，按指定的線路運行，運用維修和管理，由配屬段負(fù)責(zé)。貨車除機(jī)保車和部分特種車外，無固定配屬段，其日常檢修和固障處理，由分布全路沿線的列檢所和站修所按規(guī)定程序處理；定期修理由列檢所按修程規(guī)定的日期，負(fù)責(zé)扣修到期的車輛，送段（廠）進(jìn)行檢修。
6、機(jī)車信號的作用和分類？
機(jī)車司機(jī)室內(nèi)的機(jī)車信號機(jī)及其附屬設(shè)備統(tǒng)稱機(jī)車信號。它能自動地反映列車運行前方地面信號的顯示狀態(tài)，因而可以提高效率，改善乘務(wù)員的勞動條件，保證行車安全。隨著機(jī)車信號的顯示正確率不斷提高，機(jī)車信號已由輔助信號逐步在某些高速運行的線路上過渡為主體信號，并與列車運行自動停車裝置配合使用，確保行車安全。
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機(jī)車信號分為連續(xù)式和接近連續(xù)式兩類，過去的點式機(jī)車信號已經(jīng)淘汰不再應(yīng)用。連續(xù)式用于自動閉塞區(qū)段；接近連續(xù)式則用于半自動閉塞區(qū)段。
7、列車的定義、種類和等級？
在鐵路線路上，按規(guī)定編成的車列，并掛有機(jī)車和規(guī)定的列車標(biāo)志稱為列車。單機(jī)、動車，重型軌道車，雖不完全具備列車的條件，在按規(guī)定手續(xù)發(fā)往區(qū)間時亦按列車辦理。
列車按運輸性質(zhì)和不同需要，分為旅客列車和貨物列車兩大類，均根據(jù)運輸任務(wù)的輕重緩急分若干等級，其中旅客列車分國際、快速、特快、旅游、快客、普客、市郊等，還有混合列車也按旅客列車辦理。貨物列車有直達(dá)、直通、區(qū)段、摘掛、沿另及小運轉(zhuǎn)等。行包專列按貨物列車辦理。此外軍用列車，路用列車以及其他特種用途列車，其等級在編成后，由上級會同調(diào)度指定。
8、什么是列車進(jìn)路？
列車進(jìn)路即在接發(fā)列車時，列車需要經(jīng)過和占用的途徑；按列車運行需要占用時的條件不同，分為接車進(jìn)路，發(fā)車進(jìn)路和通過進(jìn)路。上述三種經(jīng)路，由列車經(jīng)過車站的具體線路，和經(jīng)過的道岔(直向或側(cè)向)組成。為確保列車進(jìn)路的正確和安全，與進(jìn)路有關(guān)的各項設(shè)備和信號，均必須保持在規(guī)定位置及狀態(tài)，并有相應(yīng)的顯示，同時對進(jìn)路的使用提出相應(yīng)的條件。如接發(fā)列車必須在正線或到發(fā)線上辦理；客運列車必須接入固線路；掛有超限貨物的列車，應(yīng)接入指定線路；通過列車應(yīng)由正線通過等。為了保持列車進(jìn)路的暢通，對列車進(jìn)路經(jīng)常占用的線路也做也做出了相應(yīng)規(guī)定。
中公國企為大家整理的這些筆試基礎(chǔ)內(nèi)容，老師為大家整理的這些內(nèi)容，筆試一定要及時復(fù)習(xí)，要不然考試很難通過，因為筆試這些內(nèi)容比較多，大家一定要很好的努力復(fù)習(xí)。
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