第一篇：ASIC設(shè)計(jì)流程

1.使用語言：VHDL/verilog HDL

2.各階段典型軟件介紹：

輸入工具：Summit ,ultraeditSummit公司,ultraedit

仿真工具：VCS, VSSSynopsys 公司

綜合器：DesignCompile, BC CompileSynopsys 公司

布局布線工具：Preview 和Silicon EnsembleCadence公司

版圖驗(yàn)證工具：Dracula, DivaCadence公司

靜態(tài)時(shí)序分析: Prime TimeSynopsys 公司

測試：DFTCompileSynopsys 公司

3.流程

第一階段：項(xiàng)目策劃

形成項(xiàng)目任務(wù)書(項(xiàng)目進(jìn)度，周期管理等)。流程：【市場需求--調(diào)研--可行性研究--論證--決策--任務(wù)書】。

第二階段：總體設(shè)計(jì)

確定設(shè)計(jì)對象和目標(biāo)，進(jìn)一步明確芯片功能、內(nèi)外部性能要求，參數(shù)指標(biāo),論證各種可行方案，選擇最佳方式，加工廠家，工藝水準(zhǔn)。

流程：【需求分析--系統(tǒng)方案--系統(tǒng)設(shè)計(jì)--系統(tǒng)仿真】。

第三階段： 詳細(xì)設(shè)計(jì)和可測性設(shè)計(jì)

分功能確定各個(gè)模塊算法的實(shí)現(xiàn)結(jié)構(gòu)，確定設(shè)計(jì)所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負(fù)載能力，工作溫度等和時(shí)間，成本，效益要求選擇加工廠家，實(shí)現(xiàn)方式，（全定制，半定制，ASIC，F(xiàn)PGA等）；可測性設(shè)計(jì)與時(shí)序分析可在詳細(xì)設(shè)計(jì)中一次綜合獲得，可測性設(shè)計(jì)常依據(jù)需要采用FullScan，PartScan等方式，可測性設(shè)計(jì)包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路BoundScan，測試Memory的BIST。

流程：【邏輯設(shè)計(jì)--子功能分解--詳細(xì)時(shí)序框圖--分塊邏輯仿真--電路設(shè)計(jì)(算法的行為級，RTL級描述)--功能仿真--綜合(加時(shí)序約束和設(shè)計(jì)庫)--電路網(wǎng)表--網(wǎng)表仿真】。

第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì)

靜態(tài)時(shí)序分析從整個(gè)電路中提取出所有時(shí)序路徑，然后通過計(jì)算信號沿在路徑上的延遲傳播，找出違背時(shí)序約束的錯(cuò)誤(主要是SetupTime 和 HoldTime),與激勵(lì)無關(guān)。在深亞微米工藝中，因?yàn)殡娐愤B線延遲大于單元延遲，通常預(yù)布局布線反復(fù)較多，要多次調(diào)整布局方案，對布局布線有指導(dǎo)意義。

流程：【預(yù)布局布線(SDF文件)--網(wǎng)表仿真(帶延時(shí)文件)--靜態(tài)時(shí)序分析--布局布線--參數(shù)提取--SDF文件--后仿真--靜態(tài)時(shí)序分析--測試向量生成】

第五階段：加工與完備

流程：【工藝設(shè)計(jì)與生產(chǎn)--芯片測試--芯片應(yīng)用】

第二篇：ASIC實(shí)驗(yàn)總結(jié)報(bào)告

ASIC

學(xué)院： 班級： 姓名： 學(xué)號： 序號：

實(shí)驗(yàn)總結(jié)報(bào)告

HDB3碼制變換的功能與時(shí)序驗(yàn)證

一、實(shí)驗(yàn)?zāi)康?/p>

1、學(xué)習(xí)和掌握利用Verilog進(jìn)行專用集成電路設(shè)計(jì)的流程與方法。

2、熟悉編寫較完整的測試模塊進(jìn)行接近真實(shí)的完整測試。

3、熟悉仿真軟件Modelsim的使用方法。

二、實(shí)驗(yàn)要求

用Verilog HDL進(jìn)行HDB3解碼電路描述，并寫出測試文件，電路仿真結(jié)果正確。取時(shí)鐘頻率=2M，信號頻率=2M。

三、實(shí)驗(yàn)原理

1、HDB3碼

由功率譜的特性，我們知道，NRZ 單極性不歸零碼不適合在信道上傳輸，傳號交替反轉(zhuǎn)碼(AMI碼)為一種雙極性碼，為了克服AMI 碼連零可能較多的缺點(diǎn)，必須提出新的編碼方案，對NRZ碼中的連零作適當(dāng)?shù)奶幚?。高密度雙極性碼就是針對這一問題而提出來的一種編碼方案。所謂高密度，是指傳輸碼中“l(fā)”碼的密度較高，連“0”碼的個(gè)數(shù)最多為n 個(gè)，這種碼叫HDBn碼。在實(shí)用中，n 一般等于3，這就是HDB3 碼。

當(dāng)連零數(shù)不大于3 時(shí)，HDB3 碼與AMI 碼的編碼規(guī)則相同。當(dāng)連零數(shù)超過3 時(shí)，以四 個(gè)連零作為“一節(jié)”，分別用不同的取代節(jié)取代這四個(gè)連零。取代節(jié)有兩種，分別為“000V” 和“B00V”，這里的B 和V 均為傳號脈沖。這樣，傳輸碼中的連零數(shù)就被控制在3 個(gè)以 內(nèi)。在取代節(jié)中，V 叫做破壞點(diǎn)，用它在碼流中破壞極性交替這一原則，以便接收端識別。B 碼是為了平衡正負(fù)極性而加入的一個(gè)附加傳號，它并不破壞極性交替的原則，因此又稱它 為非破壞點(diǎn)。HDB3 碼的取代原則為：

(1)出現(xiàn)四個(gè)連零用取代節(jié)取代；

(2)當(dāng)相鄰破壞點(diǎn)V 中間有奇數(shù)個(gè)原始傳號(不包括B 碼)時(shí)，用“000V”取代；(3)當(dāng)相鄰破壞點(diǎn)V 中間有偶數(shù)個(gè)原始傳號時(shí)，用”B00V'取代；

(4)用“B00V'取代時(shí)，B 碼和V 碼與它們前面一個(gè)原始傳號(或V 碼)極性相反；(5)用”000V'取代時(shí)，V 碼與它前面的傳號極性相同。

可以證明，按照上述原則編出的HDBn碼，相鄰破壞點(diǎn)V 的極性也是相反的，因此，破壞點(diǎn)的引入不會導(dǎo)致碼流的正負(fù)不平衡。由于HDB3 碼中的V 碼破壞了極性交替原則，因此，在收端很容易找到它。在譯碼時(shí)，將破壞點(diǎn)V 檢出，包括它前面的三位碼一律還原為“0”碼就完成了HDB3 碼的譯碼工作。

2、HDB3解碼電路

HDB3 譯碼電路完成編碼的反變換，關(guān)鍵之處是檢出破壞點(diǎn)，取消“取代節(jié)”，即將 “000V”或“B00V”還原成“0000”，其管腿框圖如下：

圖2 HDB3譯碼電路管腳圖

四、HDB3譯碼電路模塊設(shè)計(jì)

根據(jù)編碼規(guī)則，解碼過程步驟為：首先將同步時(shí)鐘信號、正整流信號、負(fù)整流信號輸入解碼模塊中，然后從正整流信號和負(fù)整流信號中可以檢測出兩路包含V碼的信號，將兩路V碼合成一路信號，再對其進(jìn)行解碼，最后將雙相碼變換成單相碼。示意圖如下圖所示：

圖7 解碼流程示意圖

1、V碼檢測

V碼檢測同時(shí)進(jìn)行正V碼檢測和負(fù)V碼檢測，這兩個(gè)檢測模塊的設(shè)計(jì)思想類似。當(dāng)正整流信號上升沿到來時(shí)對輸入的脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)到1時(shí)，輸出一個(gè)脈沖作為+V脈沖，同時(shí)計(jì)數(shù)器清零。在計(jì)數(shù)期間，一旦檢測到負(fù)整流信號脈沖，計(jì)數(shù)器立即清零，重新從零計(jì)數(shù)。這是因?yàn)樵趦蓚€(gè)正整流信號脈沖之間，如果存在負(fù)整流信號脈沖，說明第二個(gè)正整流信號脈沖不是+V碼，只有在連續(xù)兩個(gè)正整流信號脈沖之間沒有負(fù)整流信號脈沖，才能說明這兩個(gè)正整流信號脈沖在HDB3碼中是同極性的，達(dá)到檢測+V碼的目的。-V碼檢測與+V碼的檢測類似，所不同的是-V碼的檢測是在正整流信號脈沖的控制下對負(fù)整流信號脈沖進(jìn)行計(jì)數(shù)、檢測和判定。圖8是正V碼檢測的流程圖：

圖8 正V碼檢測流程示意圖

2、V碼和B碼解碼過程

檢測到V碼后，根據(jù)HDB3編碼規(guī)則，只需將V碼及之前3位碼全部置零就可同時(shí)完成扣除V碼和B碼的操作。這里需要使用兩組4位移位寄存器實(shí)現(xiàn)?？鄢齎碼和B碼之后，還需要將雙相碼變換成單相碼，即當(dāng)輸入是“00”時(shí)輸出“0”，輸入是“01”或“10”時(shí)輸出“1”，這樣就完成了HDB3的解碼。圖9為雙相碼變單相碼流程示意圖：

圖9 雙相碼變單相碼流程示意圖

五、實(shí)驗(yàn)結(jié)果

交互仿真

綜合后的門級電路

門級電路仿真

七、實(shí)驗(yàn)總結(jié)

通過本次試驗(yàn)，我對verilog有了更加深入的了解，對ASIC設(shè)計(jì)也有了直觀的認(rèn)識與體驗(yàn)。在實(shí)驗(yàn)中，由于HDB3碼編碼、譯碼規(guī)則的特殊性，本次測試程序并沒有采用給隨機(jī)數(shù)進(jìn)行測試的方式，而是通過給一串典型的固定激勵(lì)，觀察輸出結(jié)果是否與預(yù)期一致。再通過反復(fù)多次測量以確保電路功能的準(zhǔn)確性，本實(shí)驗(yàn)報(bào)告中只給出了一組典型測試數(shù)據(jù)的仿真波形與結(jié)果。通過本次實(shí)驗(yàn)，我深刻體會到測試程序設(shè)計(jì)的重要性，它涉及到的問題可能比電路本身還要復(fù)雜，需要在以后編寫程序時(shí)繼續(xù)深入學(xué)習(xí)。感謝老師助教們一學(xué)期以來的辛勤付出

八、實(shí)驗(yàn)代碼

1、HDB3譯碼電路模塊設(shè)計(jì)

module jiema(hdb,hdb_,clk,reset,nrz);input hdb,hdb_,clk,reset;

//define input ports outputnrz;

//define output ports regnrz;reg[1:0] shift_reg[3:0];

//define shift register reg count;

//flag to detect positive V code reg count_;

//flag to detect negtive V code reg[1:0] pole_change;

//polar converting state reg[1:0] flag;

//record input signal

always @(hdb or hdb_)

//detect positive V code and negtive V code begin if(hdb)begin if(count)begin flag=2'b00;count=0;

//clear count flag end else

begin flag=2'b10;count=1;

//set count flag end

count_=0;end else if(hdb_)begin if(count_)begin flag=2'b00;

count_=0;

//clear count_ flag end else begin flag=2'b01;

count_=1;

//set count_ flag end count=0;

end else flag=2'b11;

end

always @(posedgeclk or posedge reset)begin if(reset)begin shift_reg[3]<=0;shift_reg[2]<=0;shift_reg[1]<=0;shift_reg[0]<=0;pole_change<=0;end else begin pole_change<=shift_reg[3];

//shift out data from shift register shift_reg[3]<=shift_reg[2];shift_reg[2]<=shift_reg[1];shift_reg[1]<=shift_reg[0];case(flag)

2'b00:begin shift_reg[3]<=0;

//clear B code and V code shift_reg[0]<=0;

end

2'b01:shift_reg[0]<=2'b01;

2'b10:shift_reg[0]<=2'b10;

2'b11:shift_reg[0]<=2'b00;default:shift_reg[0]<=2'b00;endcase end end

always @(posedgeclk or posedge reset)

//ouput signal nrz begin if(reset)begin nrz<=0;

end else if(pole_change==2'b10 || pole_change==2'b01)nrz<=1;else nrz<=0;end endmodule

2、HDB3譯碼模塊測試程序

// Name:

WangYing/ZhengXueYing/YuHong // Class:

2010211202 // Number:

10211059 // Create Date:

23:43:10 05/14/2012

// Module Name:

HDB3_decoder // Version:

ModelSim SE 6.5c

`timescale 100ns/10ns modulejiema_test;reg hdb,hdb_,clk,reset;

//drive input ports wirenrz;

//test output port reg flag;

//detect first high level integeri;reg[35:0] exp_nrz;

//output expect reg[39:0] judgement;

//judge the accuracy between the output and expect reg[39:0] result;

//show the simulation result Jiamau1(.hdb(hdb),.hdb_(hdb_),.clk(clk),.reset(reset),.nrz(nrz));

//instantiation

initial

//initialize variables and input reset signal begin flag=0;

i=0;exp_nrz=36'b0000_0000_1101_1000_0100_0111_0001_1000_0111;clk=0;reset=0;

#1 reset=1;

#5 reset=0;end

always #2.5 clk=~clk;

//clock signal

initial

//input test signal begin hdb=0;hdb_=0;

#10 hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=0;

#15 hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=0;

#15 hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=0;hdb_=0;

#15 hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=0;hdb_=0;

#10 hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=0;hdb_=0;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=1;

#5

hdb=1;hdb_=0;

#5

hdb=0;hdb_=0;

#10 hdb=1;hdb_=0;while(1)begin

#5 hdb=0;hdb_=1;

#5 hdb=0;hdb_=0;

#10 hdb=0;hdb_=1;

#5 hdb=1;hdb_=0;

#5 hdb=0;hdb_=0;

#10 hdb=1;hdb_=0;end end

always @(posedgenrz)begin if(!flag)begin flag<=1;result<=“right”;end end

always @(posedgeclk)

//judge the result and show the information begin if(flag)begin if(i<36)begin if(nrz==exp_nrz[i])judgement<=“right”;else begin judgement<=“wrong”;

result<=“wrong”;end if(i!=0)

$display(“ %s!”,judgement);

$write(“nrz=%b;expect: nrz=%b;”,nrz,exp_nrz[i]);

i<=i+1;

end else begin

$display(“ %s!”,judgement);

$display(“The simulation result is %s!”,result);

$stop;end end end endmodule

3、jiema.tcl 約束文件內(nèi)容

set LIBRARY /home2/student/lib/train/synopsys

set top jiema set_attr library $LIBRARY/typical.lib read_hdl {jiema.v} elaboratejiema setcyc 20.00 procall_inputs {} {find-port-inputs-no_clocks *} procall_outputs {} {find-port-outputs *} read_sdcjiama.sdc synthesize-to_generic-no_incremental synthesize-to_mapped-eff medium write_hdljiama>jiema.vg write_sdf –design jiema>jiema.sdf write_sdcjiema>jiema.gate.sdc

4、jiema.sdc 文件內(nèi)容： setsdc_version 1.4 set_units-capacitance 1000.0fF set_units-time 1000.0ps # Set the current design current_design control create_clock-name “clk”-add-period 20.0-waveform {0.0 10.0} [get_portsclk] set_input_delay –clock [get_clocksclk] –add_delay 2.0 [(hdb,hdb_,clk,reset,nrz] set_output_delay –clock [get_clocksclk] –add_delay 2.0 [get_portsyout]

第三篇：設(shè)計(jì)流程

設(shè)計(jì)流程

有些人以為設(shè)計(jì)就是要天馬行空，就是要有創(chuàng)意，怎樣做的好看就行，實(shí)際上這些人還不是真正懂設(shè)計(jì)的人說的話，有句話說的好“設(shè)計(jì)是協(xié)商，藝術(shù)是理想！”我們?yōu)槭裁匆@么說呢，從純粹意義上說，設(shè)計(jì)不是藝術(shù)，也不可以是藝術(shù)，即使用“商業(yè)”來限定它。但是將設(shè)計(jì)這種活動(dòng)藝術(shù)化并沒有什么錯(cuò)。正如吃飯并不是藝術(shù)，但可以藝術(shù)地吃飯。

一、研究設(shè)計(jì)

1、了解商業(yè)的計(jì)劃與目的，并從中尋找到能吸引受眾的關(guān)鍵因素。很多時(shí)候，設(shè)計(jì)師要?jiǎng)?chuàng)造這樣的因素。

2、了解商業(yè)計(jì)劃針對的群體，掌握他們的生活習(xí)慣、文化修養(yǎng)、認(rèn)知力及審美。此點(diǎn)是設(shè)計(jì)中最重要的部分。

3、根據(jù)以上兩條確定用什么樣的圖形元素與表現(xiàn)手法（設(shè)計(jì)理念）來完成設(shè)計(jì)。以上三點(diǎn)可以看出，設(shè)計(jì)是存在較強(qiáng)的目的性和導(dǎo)向性。反之藝術(shù)則不同，而藝術(shù)家完全不必考慮這些，盡管以自己的意識去描繪他眼中的自然，這完全是個(gè)人化的行為。是藝術(shù)家內(nèi)心的宣泄，藝術(shù)家的作品是掛在墻上在那里等著別人來欣賞與認(rèn)可。而設(shè)計(jì)作品是送到受眾的手上“要求”得到欣賞與認(rèn)可。

二、設(shè)計(jì)理念——構(gòu)思立意

構(gòu)思立意是設(shè)計(jì)的第一步，在設(shè)計(jì)中思路比一切都要重要。理念一向獨(dú)立于設(shè)計(jì)之上，通過以下幾點(diǎn)可以體現(xiàn)出來。

1、美觀：大家都知道所謂的好看就是必須符合普遍的審美標(biāo)準(zhǔn)；

2、新奇：有新意很奇巧，是大家以前沒有見過的；

3、有深度：能經(jīng)得起推巧，合理。有深藏的東西；

4、助銷售：作為好的商業(yè)作品如果不能達(dá)到宣傳和增進(jìn)銷售的目的一切都將失去。

三、設(shè)計(jì)方案

1、甲乙丙三個(gè)各自做出提案；

2、把三個(gè)提案打印，人手一份，列出優(yōu)缺點(diǎn)；

3、通過會議討論，把優(yōu)點(diǎn)及缺點(diǎn)陳列出來進(jìn)行篩選、整合；

4、分析整合方案的可行性，是否可以達(dá)到預(yù)期效果。

四、任務(wù)周期

1、任務(wù)下達(dá)：

2、設(shè)計(jì)框架：

3、思路融合：

4、補(bǔ)充修改：

5、緊急任務(wù)：

6、交稿時(shí)間：

五、設(shè)計(jì)分工

根據(jù)任務(wù)量大小不同，采用獨(dú)立作業(yè)或流水作業(yè)不等。

六、制作樣品

1、檢查：圖形、字體、內(nèi)文、色彩、編排、比例、出血??；

2、試制：在核對后進(jìn)行DIY，找出不足之處進(jìn)行修改；

3、交稿：DIY一份無誤的作品遞交，等待方案確定。

七、總結(jié) 對此次任務(wù)進(jìn)行進(jìn)行回顧、分析，并做出客觀評價(jià)，找到成功及失敗之處。為成功找方法，失敗找原因。

第四篇：設(shè)計(jì)流程

設(shè)計(jì)流程及相關(guān)費(fèi)用標(biāo)準(zhǔn)

1、客服預(yù)約（填寫設(shè)計(jì)問卷、提供戶型結(jié)構(gòu)圖、確定來訪時(shí)間）；

2、到公司考察，與設(shè)計(jì)師交流設(shè)計(jì)想法、溝通方案；修改滿意前不收任何費(fèi)用；

3、咨詢滿意，簽訂設(shè)計(jì)測量協(xié)議（支付公寓、復(fù)式1000元、別墅2000元定金，測量后不退還）；

4、實(shí)地測量，2-7個(gè)工作日出具平面設(shè)計(jì)方案，雙方交流確認(rèn)（不限修改次數(shù)、方案圖不外帶）；

5、平面設(shè)計(jì)方案滿意簽訂設(shè)計(jì)合同，支付設(shè)計(jì)費(fèi)總額60%，開始整套施工圖設(shè)計(jì)；

6、出齊整套設(shè)計(jì)施工圖（預(yù)計(jì)1-3周）并雙方確認(rèn)（付清所有設(shè)計(jì)費(fèi)），提交預(yù)算部出具精確預(yù)算；

7、預(yù)算校對，雙方確認(rèn)簽訂施工合同，提交工程部安排項(xiàng)目經(jīng)理籌備開工；

8、選擇吉日開工，設(shè)計(jì)師提供開工交底水電放樣、木工放樣、泥工指導(dǎo)、油漆配色、軟裝跟蹤服務(wù)；

9、業(yè)主自購主材部分(地板,潔具,墻地磚,廚房櫥柜,墻紙等)建議及挑選工作并陪購；

10、裝修中后期按如下內(nèi)容順序：燈具、裝飾畫、家具、窗簾挑選陪購；

11、最終家具及軟裝類現(xiàn)場布置擺放設(shè)計(jì)，畢業(yè)照拍攝；

注：如更換資深或主案設(shè)計(jì)，僅按已付定金或設(shè)計(jì)費(fèi)的60%抵入施工工程款，并按新設(shè)計(jì)師服務(wù)標(biāo)準(zhǔn)

1/2

設(shè)計(jì)流程及相關(guān)費(fèi)用標(biāo)準(zhǔn)

█所提供設(shè)計(jì)服務(wù)承諾█

一、提供的設(shè)計(jì)圖中應(yīng)有設(shè)計(jì)說明

二、平立面圖

1、原房型圖

2、墻體改造圖

3、平面家具布置圖

4、地面材質(zhì)圖

5、頂面吊頂圖、照明配置圖

6、水電施工圖

7、現(xiàn)場制作的家具立面圖（根據(jù)實(shí)際情況出或者不出）

8、廚房、衛(wèi)生間局部立面圖（定做的除外）

9、門立面圖（根據(jù)實(shí)際情況出或者不出）

10、各類背景或裝飾墻立面圖

11、其它現(xiàn)場需施工墻面的立面圖

三、剖面圖

1、應(yīng)標(biāo)明材質(zhì)、用料、顏色等

2、吊頂、背景墻，家具等剖面圖

3、特別設(shè)計(jì)之處剖面圖

四、如墻地磚等相關(guān)主材應(yīng)客戶要求選樣及搭配專業(yè)指

五、施工過程跟蹤服務(wù)

六、工程后期配色服務(wù)及軟裝專業(yè)指導(dǎo)。

2/2

第五篇：設(shè)計(jì)流程

設(shè)計(jì)流程：

1．我們需要給您的房子現(xiàn)場測量，設(shè)計(jì)師對空間感受與思考，現(xiàn)場針對性的交流確定功能位置。

2．平面設(shè)計(jì)構(gòu)思也很重要，平面設(shè)計(jì)構(gòu)思需要整體構(gòu)思、確定功能、風(fēng)格定位、風(fēng)水布局處理、個(gè)性化空間設(shè)計(jì)。

3．構(gòu)思完成需要出完整的平面方案，附設(shè)計(jì)整體思路說明，確定后期設(shè)計(jì)思路是否符合您的要求。

4．我們與您需要不斷的交流，設(shè)計(jì)方案修正直到到滿意為止。設(shè)計(jì)其實(shí)是量身定制適合您才是最好的方案

5．平面滿意后立面構(gòu)思確定整體效果，我們將設(shè)計(jì)出整套圖紙包括立面圖、頂面圖、施工截剖面圖、用材說明、效果圖等詳細(xì)圖紙，圖紙完整施工才會輕松，效果超前感受。

6．圖紙?jiān)O(shè)計(jì)我們采用設(shè)計(jì)與審核分開的雙向?qū)徍酥贫?，團(tuán)隊(duì)構(gòu)思確保每個(gè)客戶的設(shè)計(jì)效果（設(shè)計(jì)總監(jiān)，工程部經(jīng)理共同審核）。

7．圖紙完成后再次與您交流，讓您明確設(shè)計(jì)效果，不滿的地方修正到滿意為止。這樣才能保證后期施工效果和設(shè)計(jì)效果一致，以免返工造成不必要的損失。

8．預(yù)算跟據(jù)圖紙計(jì)算造價(jià)，確保預(yù)算造價(jià)和施工決算準(zhǔn)確率保持在95%以上。

9．預(yù)算圖紙確認(rèn)后和您簽定施工合同，明確施工進(jìn)度和保障施工。

①相互認(rèn)識主動(dòng)自我介紹。

②看資料圖冊建立信任。

③詢問要求聆聽需求。

④重點(diǎn)介紹激發(fā)興趣欲望。

⑤介紹公司操作規(guī)范以及流程，企業(yè)榮譽(yù)建立信任。

談單關(guān)鍵：信任時(shí)及時(shí)有效促成，收取定金。