第一篇：簡(jiǎn)易電子鐘 課設(shè)總結(jié)

班級(jí)：電氣

北京交通大學(xué)

電子技術(shù)課程設(shè)計(jì)

課設(shè)題目：簡(jiǎn)易電子鐘 參與者：

xxx

xxx

xxx班

指導(dǎo)老師：

時(shí)間：

2013.7

摘要

在實(shí)際生活中，我們會(huì)經(jīng)常用到電子鐘，而隨著電子技術(shù)的飛躍發(fā)展，各類智能化產(chǎn)品相應(yīng)而出。就數(shù)字電路而言，它本身具有電路簡(jiǎn)單、可靠性高以及成本較低等優(yōu)點(diǎn)。所以本次課程設(shè)計(jì)主要是以數(shù)字電路為核心的只能電子鐘的設(shè)計(jì)。

數(shù)字鐘是采用數(shù)字電路實(shí)現(xiàn)對(duì)時(shí)分秒顯示的計(jì)時(shí)裝置，廣泛用于個(gè)人、家庭及辦公室等多種公共場(chǎng)合，成為人們?nèi)粘Ｉ钪胁豢缮俚谋匦杵贰Ｆ渲?，?shù)字集成電路的發(fā)展和石英晶體振蕩器的廣泛應(yīng)用也使得數(shù)字鐘的精度遠(yuǎn)遠(yuǎn)超過(guò)了老式鐘表。所以，鐘表的數(shù)字化給人們的生活帶來(lái)了極大的方便，也大大擴(kuò)充了鐘表的功能。因此，研究數(shù)字中并擴(kuò)大其應(yīng)用具有十分重要的現(xiàn)實(shí)意義。本設(shè)計(jì)電路主要由信號(hào)產(chǎn)生部分、計(jì)時(shí)部分、動(dòng)態(tài)顯示部分以及整點(diǎn)報(bào)時(shí)部分組成，其中數(shù)碼顯示管顯示24小時(shí)的時(shí)刻，包括時(shí)分秒，且具有清零、保持和整點(diǎn)報(bào)時(shí)的功能。

數(shù)字鐘計(jì)時(shí)的標(biāo)準(zhǔn)信號(hào)是1HZ秒脈沖，所以應(yīng)設(shè)置標(biāo)準(zhǔn)時(shí)間源或利用555多諧振蕩器或者晶體整蕩器等產(chǎn)生信號(hào)。數(shù)字鐘計(jì)時(shí)周期為24小時(shí)制，所以應(yīng)設(shè)置24進(jìn)制計(jì)數(shù)器，并帶有60進(jìn)制和24進(jìn)制的計(jì)數(shù)器，時(shí)分秒分別由兩個(gè)七段數(shù)碼顯示管顯示其十位和個(gè)位。此外，該數(shù)字鐘將會(huì)從59分50秒開始后，每隔兩秒鐘發(fā)出一次“嘟”的信號(hào)（如果用二極管，則會(huì)看到二極管會(huì)發(fā)光），連續(xù)五次后即可到達(dá)整點(diǎn)。關(guān)鍵詞：

振蕩器 分頻器 譯碼器 計(jì)數(shù)器 報(bào)時(shí)電路

一、設(shè)計(jì)目的

數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無(wú)機(jī)械裝置，具有更長(zhǎng)的使用壽命，因此得到了廣泛的使用。數(shù)字鐘從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。

因此，我們此次設(shè)計(jì)與制作數(shù)字鐘就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘.而且通過(guò)數(shù)字鐘的制作進(jìn)一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實(shí)用方法.且由于數(shù)字鐘包括組合邏輯電路和時(shí)敘電路.通過(guò)它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法。

二、設(shè)計(jì)內(nèi)容及要求

（1）設(shè)計(jì)指標(biāo)

① 由555多諧振蕩器電路產(chǎn)生1HZ標(biāo)準(zhǔn)秒信號(hào)； ② 分、秒為00~59六十進(jìn)制計(jì)數(shù)器；

③ 時(shí)為00~23二十四進(jìn)制計(jì)數(shù)器；

④ 整點(diǎn)具有報(bào)時(shí)功能，計(jì)時(shí)過(guò)程具有報(bào)時(shí)功能，當(dāng)時(shí)間到達(dá)整點(diǎn)前10秒開始，蜂鳴器響1秒停1秒地響5次；（2）設(shè)計(jì)要求

① 畫出電路原理圖（或仿真電路圖）； ② 元器件及參數(shù)選擇； ③ 電路仿真與調(diào)試。

（3）制作要求

自行裝配和調(diào)試，并能發(fā)現(xiàn)問(wèn)題和解決問(wèn)題。

（4）編寫設(shè)計(jì)報(bào)告

寫出設(shè)計(jì)與制作的全過(guò)程，附上有關(guān)資料和圖紙，有心得體會(huì)。

三、原理框圖

數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。我們本次實(shí)驗(yàn)采用555多諧振蕩器來(lái)產(chǎn)生信號(hào)。555集成芯片構(gòu)成的振蕩電路產(chǎn)生的信號(hào)經(jīng)過(guò)分頻器作為秒脈沖，秒脈沖送入計(jì)數(shù)器，計(jì)數(shù)結(jié)果通過(guò)“時(shí)”、“分”、“秒”譯碼器顯示時(shí)間。

四、主要部分的實(shí)現(xiàn)方案

秒脈沖電路 本設(shè)計(jì)實(shí)驗(yàn)主要由555構(gòu)成的多諧振蕩器來(lái)產(chǎn)生1000HZ的信號(hào)，隨后通過(guò)74LS90的三次分頻來(lái)產(chǎn)生1HZ的信號(hào)。電路圖如下所示：

555構(gòu)成的多諧振蕩器

秒脈沖發(fā)生器 2 時(shí)間計(jì)數(shù)器電路

時(shí)的計(jì)數(shù)電路為24進(jìn)制的計(jì)數(shù)電路，所以利用2個(gè)74LS90來(lái)連接實(shí)現(xiàn)24進(jìn)制的電路。而對(duì)秒和分的計(jì)數(shù)電路，由74LS92實(shí)現(xiàn)秒和分的十位的六進(jìn)制，由74ls90實(shí)現(xiàn)十進(jìn)制，74LS90和74LS92共同實(shí)現(xiàn)秒和分的24進(jìn)制。其中74LS90 是4位二進(jìn)制同步加計(jì)數(shù)器，它的設(shè)置為多片集成計(jì)數(shù)器的級(jí)聯(lián)提供方便。它具有異步清零，同步并行預(yù)置數(shù)，保持和計(jì)數(shù)的功能。

（１）秒計(jì)數(shù)器

74LS90是異步二——五——十進(jìn)制加法計(jì)數(shù)器，既可以實(shí)現(xiàn)二進(jìn)制加法計(jì)數(shù)器，又可以五進(jìn)制和十進(jìn)制加法計(jì)數(shù)器。Ro(1)、R0(2)對(duì)計(jì)數(shù)器清零，S9(1)、S9(2)將計(jì)數(shù)器置9。如果將Cp2和QA相連，計(jì)數(shù)脈沖由Cp1輸入，QD、QC、QB、QA分別作為輸出端，構(gòu)成異步8421碼十進(jìn)制加法計(jì)數(shù)器；如果將Cp1與QD相連，計(jì)數(shù)脈沖由Cp2輸入，則實(shí)現(xiàn)的是異步5421BCD碼十進(jìn)制加法計(jì)數(shù)器。本圖中采用第一種十進(jìn)制加法計(jì)數(shù)器原理實(shí)現(xiàn)個(gè)位的進(jìn)位原理。而對(duì)秒的十位，因?yàn)槠鋺?yīng)該顯示0~5的數(shù)字，所以應(yīng)采用模等于六即六進(jìn)制的加法計(jì)數(shù)器。74LS92是異步二---六----十二進(jìn)制加法器，當(dāng)輸出“0110”的暫態(tài)時(shí)，QB、QC通過(guò)74LS08兩輸入與門接到秒計(jì)數(shù)器十位的R0(1）上，從而使整個(gè)計(jì)數(shù)器清零，并向前一位進(jìn)位。實(shí)現(xiàn)了一個(gè)循環(huán)。（2）分計(jì)數(shù)器

分的個(gè)位和十位計(jì)數(shù)單元的狀態(tài)轉(zhuǎn)換和秒的是一樣的，只是它把自己的進(jìn)位信號(hào)傳輸給時(shí)的個(gè)位計(jì)數(shù)單元。連接圖同秒計(jì)數(shù)器的連接圖（3）時(shí)計(jì)數(shù)器

時(shí)計(jì)數(shù)器是24進(jìn)制，所以本實(shí)驗(yàn)采用兩片74LS90來(lái)實(shí)現(xiàn)。實(shí)驗(yàn)電路圖如圖：

如圖為兩片74LS90所連接成的24進(jìn)制計(jì)數(shù)器。兩片7490都設(shè)置成五進(jìn)制，構(gòu)成25進(jìn)制計(jì)數(shù)器，然后遇24清零。用兩片74LS90芯片，一片控制個(gè)位，為十進(jìn)制；另一片控制十位，為二進(jìn)制。利用74LS90本身的兩控制端完成十進(jìn)制，在達(dá)到1001（即十進(jìn)制的九）時(shí)，給第二個(gè)芯片一個(gè)脈沖，這樣反復(fù)，直到第二片達(dá)到0010（即十進(jìn)制的二）且第一片達(dá)到0100（即十進(jìn)制的四）時(shí)第一片和第二片同時(shí)清零，這樣完成一次24的計(jì)數(shù)，且回到初態(tài)，繼續(xù)重復(fù)計(jì)數(shù)。數(shù)字鐘的譯碼及顯示單元電路

譯碼顯示采用共陰極LED八段數(shù)碼管和譯碼器74SL48組成。

其中七段共陰極數(shù)碼顯示管的3、8段均接地，a、b、c、d、e、f、g七段數(shù)碼顯示管分別對(duì)應(yīng)74LS48的相應(yīng)管腳，后將74LS48的3、4、5管腳均接高電平，使數(shù)碼顯示管既不滅靈也不試燈從而處于正常的顯示狀態(tài)。

4.整點(diǎn)報(bào)時(shí)電路

電路應(yīng)在整點(diǎn)前10秒鐘內(nèi)開始整點(diǎn)報(bào)時(shí)，即當(dāng)時(shí)間在59分50秒到59分59秒期間時(shí)，報(bào)時(shí)電路報(bào)時(shí)控制信號(hào)。

當(dāng)時(shí)間在59分50秒到59分59秒期間時(shí)，分十位、分個(gè)位和秒十位均保持不變，分別為5、9和5，因此可將分計(jì)數(shù)器十位的QC和QA、個(gè)位的QD和QA及秒計(jì)數(shù)器十位的QC和QA相與，從而產(chǎn)生報(bào)時(shí)控制信號(hào)。

顯然分十位、分個(gè)位和秒十位在整點(diǎn)報(bào)時(shí)電路中均保持不變，其中分十位始終為5，即0101，分個(gè)位始終為9，即1001，秒十位為5，即1001，所以有分十位中QC、QA 和分個(gè)位QD、QA以及秒十位QC和QA 始終為1，所以可以通過(guò)與門來(lái)實(shí)現(xiàn)邏輯。但因?yàn)閷?shí)際生活中四輸入與非門較多，所以實(shí)驗(yàn)采用74LS08四輸入與非門以及74LS00兩輸入與非門來(lái)實(shí)現(xiàn)邏輯。電路圖如上所示。

五、實(shí)驗(yàn)過(guò)程中遇到的問(wèn)題及解決方法

在實(shí)驗(yàn)過(guò)程中，我們遇到了很多問(wèn)題。雖然看起來(lái)實(shí)驗(yàn)沒有很困難，但在這其中，各種瑣碎的問(wèn)題讓我們學(xué)會(huì)了很多，也鍛煉了很多。

下面依次列舉一下我們所遇到的問(wèn)題。

首先要說(shuō)的是面包板的內(nèi)部連接導(dǎo)通區(qū)域問(wèn)題，在剛開始使用的過(guò)程中，因?yàn)槁犕瑢W(xué)說(shuō)面包板以中心對(duì)稱分為兩半分別導(dǎo)通，實(shí)則面包板的分界面不清，需要自己測(cè)試。導(dǎo)致芯片的無(wú)法正常供電，不知道問(wèn)題所在。

解決方法：用萬(wàn)用表對(duì)各個(gè)連接點(diǎn)進(jìn)行測(cè)試，利用萬(wàn)用表的導(dǎo)通可蜂鳴原理判斷是否導(dǎo)通，最終確定出原來(lái)不是所有面包板均對(duì)稱導(dǎo)通，且有面包板分三部分導(dǎo)通。由于面包板的老化以及內(nèi)部鏈接問(wèn)題，許多芯片按照相應(yīng)方式接入時(shí)并不能正常工作。如果只是盲目的查各個(gè)連接線，既費(fèi)時(shí)又費(fèi)力。

解決方法：我們采取了各個(gè)擊破的方法，挨個(gè)排查。為了檢查，我們特地將時(shí)分秒顯示部分拆成六個(gè)獨(dú)立的單元，分別進(jìn)行檢查，看其是否能夠?qū)崿F(xiàn)相應(yīng)的十進(jìn)制轉(zhuǎn)換和六進(jìn)制轉(zhuǎn)換。

首先，我們檢查并排除是否是電路連接有問(wèn)題。于是我們將原來(lái)面包板上利用74LS48譯碼和數(shù)碼顯示管部分和主電路分開，將主電路連接到實(shí)驗(yàn)箱上，發(fā)現(xiàn)仍不能正常工作。于是，我們認(rèn)真檢查了主電路的連接。經(jīng)檢查連接管教無(wú)誤后，用萬(wàn)用表挨著檢測(cè)相應(yīng)共地共電源端等相同端是否能使萬(wàn)用表蜂鳴，結(jié)果發(fā)現(xiàn)部分導(dǎo)線雖相應(yīng)連接了，但并不導(dǎo)通。最終確認(rèn)為有一部分是芯片壞了，還有一部分是面包板出現(xiàn)了問(wèn)題，有一些管腳已不導(dǎo)通。所以換了管腳接入處。

確認(rèn)電路連接無(wú)誤后，再連入電路，發(fā)現(xiàn)數(shù)碼顯示管大都可以正常的單獨(dú)顯示示數(shù)了，但還有一個(gè)仍然有問(wèn)題，后換了數(shù)碼管問(wèn)題解決，表明是數(shù)碼管壞了的緣故。

還有有時(shí)候會(huì)在做實(shí)驗(yàn)的測(cè)試過(guò)程中經(jīng)常會(huì)遇到導(dǎo)線有時(shí)候松動(dòng)了的問(wèn)題。經(jīng)過(guò)我們一次又一次的細(xì)心檢查，問(wèn)題一一得到了解決。雖然說(shuō)現(xiàn)在講起來(lái)不是那么困難，但實(shí)際上在這次課程設(shè)計(jì)過(guò)程中，我們遇到了很多問(wèn)題，以前做實(shí)驗(yàn)大都是在老師的指導(dǎo)下去完成解決問(wèn)題。經(jīng)過(guò)這次獨(dú)立的實(shí)驗(yàn)，我們發(fā)現(xiàn)了萬(wàn)用表的很大的作用和用處，尤其學(xué)會(huì)了用萬(wàn)用表檢查電路尋找電路問(wèn)題。更多的，我們學(xué)會(huì)了一種解決問(wèn)題的方式，學(xué)會(huì)了各個(gè)擊破有頭緒的去思考問(wèn)題，排除錯(cuò)誤。這種尋找問(wèn)題解決問(wèn)題的能力的養(yǎng)成，相信會(huì)給我們今后的學(xué)習(xí)帶來(lái)很大的幫助。

六、心得體會(huì)

通過(guò)這次對(duì)數(shù)字鐘的設(shè)計(jì)與制作，讓我們了解了設(shè)計(jì)電路的程序，也讓我們了解了數(shù)字鐘的原理和設(shè)計(jì)理念。要設(shè)計(jì)一個(gè)電路總要對(duì)著一個(gè)參考電路圖才可以連接，但是最后的成品卻不一定與想象的完全一樣，因?yàn)樵谑论E接線中有著各種各樣的條件制約，所以要合理布局這樣連出來(lái)的成品才比較美觀。設(shè)計(jì)過(guò)程中，在一次又一次的失敗面前，我們沒有退縮，而是勇敢的去面對(duì)，積極的去解決，充分運(yùn)用所學(xué)知識(shí)和他人的幫助，最終取得了成功。通過(guò)親自動(dòng)手連線，試驗(yàn)，遇到問(wèn)題，解決問(wèn)題，我們鞏固了書本的知識(shí)，同時(shí)也學(xué)到了新的學(xué)問(wèn)，明白了實(shí)踐的可貴性。動(dòng)手能力的提高，細(xì)心與耐心的培養(yǎng)，品嘗自己勞動(dòng)成果的喜悅，是我們?cè)谶@次課程設(shè)計(jì)中最大的收獲。

七、元器件

1．四連面包板1塊

2．鑷子1把

3．剪刀1把

4．共陽(yáng)八段數(shù)碼管7個(gè)

5．導(dǎo)線若干

6．74LS90 集成塊6塊

7．CD4060集成塊1塊

8．74LS247集成塊7塊

9．74LS20 集成塊1塊

10．74LS00 集成塊1塊 11．74LS08集成塊2塊

12．74LS32 集成塊 1塊 13．74LS04 集成塊 1塊 14 74LS74 集成塊 4塊 15．32.768k時(shí)鐘晶體1個(gè)

16．22pF和20pF可調(diào)電容各一個(gè) 17．三極管8050一個(gè)

18．300Ω7個(gè)

22MΩ一個(gè)

1KΩ一個(gè)

八、參考資料及文獻(xiàn)

參考資料：

《電子技術(shù)基礎(chǔ)（數(shù)字部分）（第四版）》 《電路及電子技術(shù)實(shí)驗(yàn)》

《電工電子技術(shù)實(shí)踐教材》

10KΩ一個(gè)

第二篇：EDA簡(jiǎn)易數(shù)字頻率計(jì)~課設(shè)報(bào)告

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

《EDA技術(shù)》課程設(shè)計(jì)報(bào)告

題目：簡(jiǎn)易數(shù)字頻率計(jì)

專業(yè)：

本組成員：

簡(jiǎn)述

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

隨著數(shù)字電子技術(shù)的發(fā)展，頻率測(cè)量成為一項(xiàng)越來(lái)越普遍的工作，因此測(cè)頻計(jì)常受到人們的青睞。目前許多高精度的數(shù)字頻率計(jì)都采用單片機(jī)加上外部的高速計(jì)數(shù)器來(lái)實(shí)現(xiàn)，然而單片機(jī)的時(shí)鐘頻率不高導(dǎo)致測(cè)頻速度比較慢，并且在這種設(shè)計(jì)中，由于PCB版的集成度不高，導(dǎo)致PCB板走線長(zhǎng)，因此難以提高計(jì)數(shù)器的工作頻率。為了克服這種缺點(diǎn)，大大提高測(cè)量精度和速度，我們可以設(shè)計(jì)一種可編程邏輯器件來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)。

EDA技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件語(yǔ)言為系統(tǒng)邏輯描述的主要方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計(jì)，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。其設(shè)計(jì)的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。以QUARTUSII軟件為設(shè)計(jì)平臺(tái)，采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。

EDA技術(shù)已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。電子設(shè)計(jì)自動(dòng)化是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā)展。EDA的一個(gè)重要特征就是使用硬件描述語(yǔ)言（HDL）來(lái)完成的設(shè)計(jì)文件，VHDL語(yǔ)言是經(jīng)IEEE確認(rèn)的標(biāo)準(zhǔn)硬件語(yǔ)言，在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。

1.設(shè)計(jì)概述

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

1.1設(shè)計(jì)原理

在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。

數(shù)字式頻率計(jì)的測(cè)量原理有兩類：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門的時(shí)間長(zhǎng)短在達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。

本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1s內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為1Hz~9999Hz。

1.2原理框圖

1.3 系統(tǒng)原理圖

系統(tǒng)原理圖仿真

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

分析說(shuō)明：clk為1HZ，待測(cè)信號(hào)sig為10HZ 1.5 引腳圖

2.設(shè)計(jì)思路

頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。這就要求測(cè)頻控制信號(hào)發(fā)生器testpl的計(jì)數(shù)使能信號(hào)tsten能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器cnt10的使能端en進(jìn)行同步控制。當(dāng)tsten為高電平“1”時(shí)，允許計(jì)數(shù)；為低電平“0”時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)load的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)16位鎖存器reg16b中。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)clr_cnt對(duì)計(jì)數(shù)器進(jìn)行清零，為下1 秒的計(jì)數(shù)操作做準(zhǔn)備。，然后由外部數(shù)碼管控制器ledcom控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。

3.模塊劃分

3.1 測(cè)頻控制信號(hào)發(fā)生器testpl模塊：

輸入端clk收到1Hz信號(hào)后，其輸出端testen控制各個(gè)cnt10的使能，clr_cnt控制各個(gè)cnt10的清零，load控制鎖存器內(nèi)數(shù)據(jù)的輸出。

仿真圖如下：

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

3.2 十進(jìn)制計(jì)數(shù)器cnt10模塊：

有一時(shí)鐘使能輸入端en，用于鎖定計(jì)數(shù)值。當(dāng)高電平“1”時(shí)計(jì)數(shù)允許計(jì)數(shù)，低電平“0”時(shí)禁止計(jì)數(shù)。多位十進(jìn)制計(jì)數(shù)器時(shí)，最低位的計(jì)數(shù)器的clk端輸入被測(cè)信號(hào)，各計(jì)數(shù)器的進(jìn)位輸出端c10將信號(hào)輸?shù)较乱晃皇M(jìn)制計(jì)數(shù)器cnt10的輸入端clk，最高位十進(jìn)制計(jì)數(shù)器cnt10的進(jìn)位輸出端c10不處理。

仿真圖如下：

3.3 16位鎖存器reg16b模塊：將已有16 位bcd碼存在于此模塊的輸入口din[15..0]，在信號(hào)load的上升沿后即被鎖存到寄存器reg16b的內(nèi)部，并由reg16b的輸出端dout[15..0]輸出，設(shè)置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。

仿真圖如下：

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

3.4 數(shù)碼管控制器ledcom模塊：兩個(gè)輸入端一個(gè)為datain[15..0]，另一個(gè)為數(shù)碼管顯示選擇的掃描頻率輸入端clk，輸出端為數(shù)碼管選擇信號(hào)com[3..0]和對(duì)應(yīng)顯示的數(shù)碼管的BCD碼信號(hào)端dataout[3..0]，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，實(shí)現(xiàn)穩(wěn)定顯示。

仿真圖如下：

3.5

譯碼器ymq模塊：輸入端d_in[3..0]將接收BCD碼信號(hào),譯碼后輸出端d_out[7..0]輸出8為7段數(shù)碼管信號(hào)，其中輸出的第8位均為高電平“1”可以使四個(gè)數(shù)碼管的小數(shù)點(diǎn)不顯示。經(jīng)譯碼器的處理輸出后數(shù)碼管顯示相應(yīng)的數(shù)值。

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

4.VHDL頂層文件：

library ieee;use ieee.std_logic_1164.all;entity lx is port(clk: in std_logic;led: out std_logic_vector(7 downto 0);ledc: out std_logic_vector(2 downto 0));end lx;architecture art of lx is--十進(jìn)制計(jì)數(shù)器

component cnt10--待調(diào)用的有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器端口定義

port(clk,clr,en: in std_logic;q: out std_logic_vector(3 downto 0);c10: out std_logic);end component;--16位鎖存器

component reg16b--待調(diào)用的32位鎖存器端口定義 port(load: in std_logic;din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end component;--測(cè)頻控制器

component testpl--待調(diào)用的測(cè)頻控制信號(hào)發(fā)生器端口定義 port(clk:in std_logic;

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end component;--數(shù)碼管選擇器

component ledcom--待調(diào)用的數(shù)碼管選擇器端口定義 port(clk:in std_logic;datain: in std_logic_vector(15 downto 0);dataout: out std_logic_vector(3 downto 0);sel: out std_logic_vector(2 downto 0));end component;--譯碼器

component ymq--待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0);d_out: out std_logic_vector(7 downto 0));end component;signal clk1,clk2,clk3: std_logic;--clk1為1Hz信號(hào),clk2為被測(cè)信號(hào),clk3為數(shù)碼管掃描信號(hào)

signal tsten,clr,load: std_logic;signal c1,c2,c3,c4: std_logic;signal qout,rout: std_logic_vector(15 downto 0);signal datao: std_logic_vector(3 downto 0);begin u0:testpl port map(clk1,tsten,clr,load);u1:cnt10 port map(clk2,clr,tsten,qout(3 downto 0),c1);u2:cnt10 port map(c1,clr,tsten,qout(7 downto 4),c2);u3:cnt10 port map(c2,clr,tsten,qout(11 downto 8),c3);u4:cnt10 port map(c3,clr,tsten,qout(15 downto 12),c4);u5:reg16b port map(load,qout(15 downto 0),rout);u6:ledcom port map(clk3,rout,datao,ledc);u8:ymq port map(datao,led);end art;

5.心得體會(huì)

這次課程設(shè)計(jì)中，我不僅復(fù)習(xí)鞏固了課堂所學(xué)的理論知識(shí)，提高

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

了對(duì)所學(xué)知識(shí)的綜合應(yīng)用能力，并從根本上了解了VHDL語(yǔ)言的一些基本用法，應(yīng)用了原來(lái)不會(huì)或者不熟練的句型，如if句，case句等，也學(xué)會(huì)了一些基本功能的實(shí)現(xiàn)方法，如分頻，狀態(tài)控制等等，從另外一個(gè)角度重新審視了上學(xué)期完全從硬件角度出發(fā)的電路設(shè)計(jì)，明白了軟硬件之間的交互。通過(guò)這個(gè)課題，對(duì)系統(tǒng)框圖、邏輯流程圖、狀態(tài)轉(zhuǎn)移圖的設(shè)計(jì)有了一定的了解。也懂得了系統(tǒng)的前期設(shè)計(jì)對(duì)于后續(xù)的編程和調(diào)試的重要性。

本課題采用了自下而上的設(shè)計(jì)方法，根據(jù)系統(tǒng)對(duì)硬件的要求，畫出系統(tǒng)控制流程圖；然后根據(jù)控制流程圖，分化模塊，利用模塊實(shí)現(xiàn)功能；最后進(jìn)行仿真和調(diào)試。

每個(gè)成功的背后都要面對(duì)無(wú)數(shù)次的失敗，這次課設(shè)也不例外。雖然遇到不少問(wèn)題與困難，但通過(guò)老師以及同學(xué)的幫助，都一一得到順利地解決。我想這必定會(huì)為將來(lái)的實(shí)踐積累寶貴的經(jīng)驗(yàn)和教訓(xùn)?？傊?，這次課設(shè)我們都受益匪淺。整個(gè)過(guò)程氛圍濃厚，本人也態(tài)度十分認(rèn)真，積極向老師和同學(xué)求教并在此過(guò)程中收獲良多，能夠進(jìn)一步了解和使用一門與硬件直接打交道的基本語(yǔ)言對(duì)我們將來(lái)的學(xué)習(xí)和工作都會(huì)十分有益。

6.五個(gè)模塊的程序源代碼

6.1 測(cè)頻控制信號(hào)發(fā)生器

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic;--1Hz信號(hào)

tsten:out std_logic;--計(jì)數(shù)器使能信號(hào) clr_cnt:out std_logic;--計(jì)數(shù)器清零信號(hào) load:out std_logic);--鎖存器輸出控制信號(hào) end testpl;architecture art of testpl is signal div2clk:std_logic;begin process(clk)begin if clk'event and clk='1'then div2clk<=not div2clk;--div2clk為2Hz end if;end process;process(clk ,div2clk)begin if(clk='0'and div2clk='0')then clr_cnt<='1';--當(dāng)div2clk與clk同時(shí)為零時(shí)計(jì)數(shù)器清零 else clr_cnt<='0';--當(dāng)div2clk處于的高電平時(shí)計(jì)數(shù)器計(jì)數(shù) end if;end process;load<=not div2clk;--鎖存器輸出與計(jì)數(shù)器使能信號(hào)反相 tsten<=div2clk;end art;

有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port(clk,clr,en: in std_logic;--clk:計(jì)數(shù)器時(shí)鐘，clr:清零信號(hào),en:計(jì)數(shù)使能信號(hào)

q: out std_logic_vector(3 downto 0);--q:4位計(jì)數(shù)結(jié)果輸出

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

c10: out std_logic);--計(jì)數(shù)進(jìn)位

end cnt10;architecture art of cnt10 is signal cqi: std_logic_vector(3 downto 0);begin process(clk,clr)begin if clr='1' then cqi<=“0000”;--當(dāng)輸入的clr_cnt為低電平0時(shí)清零

elsif clk'event and clk='1' then if en='1' then--當(dāng)輸入的tesen為高電平1時(shí)允許計(jì)數(shù)

if(cqi<9)then cqi<=cqi+1;else cqi<=“0000”;--等于9則計(jì)數(shù)器清零

end if;--當(dāng)輸入的tesen為低電平0時(shí)禁止計(jì)數(shù)，鎖定計(jì)數(shù)值 end if;end if;end process;--產(chǎn)生進(jìn)位 process(cqi)begin if cqi=“1001” then c10<='1';--當(dāng)加的9時(shí)產(chǎn)生進(jìn)位輸出 else c10<='0';end if;end process;q<=cqi;end art;

16位鎖存器

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port(load: in std_logic;--輸出鎖存控制信號(hào) din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end reg16b;

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

architecture art of reg16b is begin process(load,din)begin if load'event and load='1'then--load為高電平時(shí)teten為低電平，計(jì)數(shù)器禁止

dout<=din;--鎖存輸入的數(shù)據(jù) end if;end process;end art;

6.4 數(shù)碼管控制器

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ledcom is port(clk:in std_logic;--數(shù)碼管掃描頻率

datain: in std_logic_vector(15 downto 0);--鎖存器輸入的16位信號(hào) dataout: out std_logic_vector(3 downto 0);--輸出至譯碼器的4位信號(hào)

sel: buffer std_logic_vector(2 downto 0));--輸出數(shù)碼管選擇信號(hào) end ledcom;architecture art of ledcom is begin--sel同掃描頻率clk循環(huán)變化 process(clk)begin if rising_edge(clk)then if sel>=7 then

sel <=“000”;

else sel<=sel+1;end if;end if;

end process;--數(shù)碼管選擇 process(sel,datain)

begin case sel is when “000”=> dataout<=datain(3 downto 0);

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when “001”=> dataout<=datain(7 downto 4);when “010”=> dataout<=datain(11 downto 8);when “011”=> dataout<=datain(15 downto 12);when others =>NULL;end case;end process;end art;

七段數(shù)碼管的譯碼器

library IEEE;use IEEE.std_logic_1164.all;entity ymq is port(d_in: in std_logic_vector(3 downto 0);--數(shù)碼管控制器輸入四位信號(hào)

d_out: out std_logic_vector(6 downto 0));--輸出8位信號(hào)

end ymq;--第8位d_out[7]為逗號(hào) architecture art of ymq is begin process(d_in)begin case d_in is--第8位為1高電平逗號(hào)不顯示 when “0000” => d_out<=“1111110”;--0 when “0001” => d_out<=“0110000”;--1 when “0010” => d_out<=“1101101”;--2 when “0011” => d_out<=“1111001”;--3 when “0100” => d_out<=“0110010”;--4 when “0101” => d_out<=“1011011”;--5 when “0110” => d_out<=“1011111”;--6 when “0111” => d_out<=“1110000”;--7 when “1000” => d_out<=“1111111”;--8 when “1001” => d_out<=“1111011”;--9 when others =>NULL;end case;end process;end art;7.參考文獻(xiàn)

1、王小軍 主編.《VHDL簡(jiǎn)明教程》.清華大學(xué)出版社，1997

EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)

2、潘松、王國(guó)棟 主編.《VHDL應(yīng)用教程》電子科技大學(xué)出版社，2000

3、甘歷 主編.《VHDL應(yīng)用于開發(fā)實(shí)踐》科學(xué)出版社，2003

4、劉愛榮 主編.《EDA技術(shù)與CPLD/FPGA開發(fā)應(yīng)用簡(jiǎn)明教程》.清華大學(xué)出版社，2007

第三篇：液壓課設(shè)總結(jié)

液壓課程設(shè)計(jì)

總結(jié)

通過(guò)這段時(shí)間的設(shè)計(jì)，認(rèn)識(shí)到自己的很多不足，自己知識(shí)的很多盲點(diǎn)和漏洞知識(shí)和實(shí)踐的差距。比如這次的集成塊的設(shè)計(jì)，在做課程設(shè)計(jì)之前，我根本不知道什么是集成塊。通過(guò)的這次課程設(shè)計(jì)才知道液壓閥的組裝方法和控制系統(tǒng)的方法，以及液壓的系統(tǒng)的工作方式。這是液壓課本書上沒有的，所以我發(fā)現(xiàn)了自己的很多知識(shí)上的盲點(diǎn)和理解錯(cuò)誤。我的理論和實(shí)際聯(lián)系的能力還有待提高。

液壓系統(tǒng)是以電機(jī)提供動(dòng)力基礎(chǔ)，使用液壓泵將機(jī)械能轉(zhuǎn)化為壓力，推動(dòng)液壓油。通過(guò)控制各種閥門改變液壓油的流向，從而推動(dòng)液壓缸做出不同行程、不同方向的動(dòng)作。完成各種設(shè)備不同的動(dòng)作需要。液壓系統(tǒng)已經(jīng)在各個(gè)工業(yè)部門及農(nóng)林牧漁等許多部門得到愈來(lái)愈廣泛的應(yīng)用，而且愈先進(jìn)的設(shè)備，其應(yīng)用液壓系統(tǒng)的部分就愈多。所以像我們這樣的大學(xué)生學(xué)習(xí)和親手設(shè)計(jì)一個(gè)簡(jiǎn)單的液壓系統(tǒng)是非常有意義的。

本次設(shè)計(jì)涉及了液壓傳動(dòng)大部分知識(shí)，還有就是solidworks作圖.CAD作圖和word文檔的處理。也使我們很好的將課本上的知識(shí)與實(shí)際結(jié)合起來(lái)，收獲頗多，特別是手機(jī)資料和信息的能力。這也是我們大學(xué)期間一次難得的機(jī)會(huì)，總之是受益匪淺。

第四篇：Web課設(shè)總結(jié)

圖書添加

創(chuàng)建Web項(xiàng)目，通過(guò)JDBC實(shí)現(xiàn)圖書信息添加功能。(1)在數(shù)據(jù)庫(kù)中創(chuàng)建圖書信息表tb-books(2)創(chuàng)建名稱為Book的類，用于封裝圖書對(duì)象信息。關(guān)鍵代碼如下： package com.lyq.bean;public class Book { // 編號(hào)

private int id;// 圖書名稱

private String name;// 價(jià)格

private double price;// 數(shù)量

private int bookCount;// 作者

private String author;public int getId(){

return id;} public void setId(int id){

this.id = id;} public String getName(){

return name;} public void setName(String name){

this.name = name;} public double getPrice(){

return price;} public void setPrice(double price){

this.price = price;} public int getBookCount(){

return bookCount;} public void setBookCount(int bookCount){

this.bookCount = bookCount;} public String getAuthor(){

return author;} public void setAuthor(String author){

this.author = author;} }（3）創(chuàng)建index.jsp頁(yè)面，用于放置添加圖書信息所需的表單，該表單提交到AddBook.jsp頁(yè)面進(jìn)行處理。關(guān)鍵代碼如下： <%@ page language=“java” contentType=“text/html;charset=UTF-8” pageEncoding=“UTF-8”%>

第五篇：編譯原理課設(shè)總結(jié)（定稿）

董楠楠1006010101

經(jīng)過(guò)一個(gè)星期的編譯原理課程設(shè)計(jì)，在老師的指導(dǎo)以及小組同學(xué)的互相幫助下順利完成該課程設(shè)計(jì)。通過(guò)該課程設(shè)計(jì)，收獲很多。

此次課設(shè)，我們小組用的是java語(yǔ)言，在課設(shè)過(guò)程中，用到了以前開發(fā)過(guò)程中所沒有的探索過(guò)的很多新方法，最直接的影響就是讓我對(duì)java語(yǔ)言的認(rèn)識(shí)與理解更近一層。并且掌握了什么是編譯程序，編譯程序工作的基本過(guò)程及其各階段的基本任務(wù)，對(duì)課本上的知識(shí)有了更深的理解。

因?yàn)楸緦?shí)驗(yàn)用了java語(yǔ)言編寫，個(gè)人覺得相比C語(yǔ)言模塊更加清晰明了。在該詞法分析程序中，我們用了java中的split方法對(duì)輸入串進(jìn)行分割，簡(jiǎn)單易懂。其次，在字符匹配過(guò)程中，引進(jìn)了正則表達(dá)式，讓輸入串與之匹配，極大地縮減程序的繁瑣性。同時(shí)，java的面對(duì)對(duì)象的性質(zhì)在程序中得到充分的體現(xiàn)，在代碼的編寫過(guò)程中，將各種判定封裝為函數(shù)，主函數(shù)通過(guò)調(diào)用這些封裝函數(shù)完成功能，摒棄了C語(yǔ)言結(jié)構(gòu)化的繁瑣，使整個(gè)處理函數(shù)清晰可讀。在測(cè)試多個(gè)用例時(shí)，發(fā)現(xiàn)程序的很多小錯(cuò)誤，但最后都能夠一一解決，尤其在這個(gè)過(guò)程中，我也充分體會(huì)到了團(tuán)隊(duì)合作的力量。此次課設(shè)更加深了對(duì)java語(yǔ)言的認(rèn)識(shí)，并熟悉了java語(yǔ)言中正則表達(dá)式的用法。

通過(guò)該課程設(shè)計(jì)，全面系統(tǒng)的理解了編譯原理程序構(gòu)造的一般原理和基本實(shí)現(xiàn)方法。能夠把學(xué)過(guò)的計(jì)算機(jī)編譯原理的知識(shí)強(qiáng)化，并通過(guò)自己設(shè)計(jì)的程序表現(xiàn)出來(lái)，加深了對(duì)理論知識(shí)的理解，同時(shí)也激發(fā)了學(xué)習(xí)的積極性。課程設(shè)計(jì)中的第二個(gè)程序?qū)?jiǎn)單表達(dá)式文法構(gòu)造算符優(yōu)先分析器比較復(fù)雜，在調(diào)試時(shí)出現(xiàn)了很多問(wèn)題，經(jīng)過(guò)大量的修改和一遍又一遍地調(diào)試，最后把錯(cuò)誤全都改正沒有做到根據(jù)文法得到相應(yīng)的算符優(yōu)先表，而是在程序中直接給出，這是程序的一個(gè)小缺陷。