第一篇：機(jī)械識(shí)圖與EDA技術(shù)精品課程匯報(bào)提綱(定稿)

《機(jī)械識(shí)圖與EDA技術(shù)》精品課程整體設(shè)計(jì)

匯報(bào)人：

尊敬的各位評(píng)委：

您們好！我是來(lái)自**。下面我將從課程設(shè)置、教學(xué)內(nèi)容、教學(xué)手段和方法等七個(gè)方面來(lái)闡述我對(duì)這門(mén)課程建設(shè)的理解和認(rèn)識(shí)。

首先，我們來(lái)看課程設(shè)置主要包括課程定位、崗位職業(yè)能力、性質(zhì)和作用等內(nèi)容。

本課程設(shè)置符合博州二園一區(qū)等當(dāng)?shù)禺a(chǎn)業(yè)經(jīng)濟(jì)需要，按照中級(jí)維修電工和電氣設(shè)備安裝工的崗位職業(yè)能力要求，確定本課程模塊工作任務(wù)，符合專(zhuān)業(yè)定位方向，滿(mǎn)足本專(zhuān)業(yè)的素質(zhì)、知識(shí)、技能目標(biāo)。2010年,學(xué)校將原電工和電子技術(shù)應(yīng)用專(zhuān)業(yè)整合電氣運(yùn)行與控制復(fù)合專(zhuān)業(yè)，將《機(jī)械與電氣識(shí)圖》和《電工EDA》二門(mén)教材按任務(wù)驅(qū)動(dòng)法模式和適用夠用原則，重新融合原教學(xué)內(nèi)容，整合成《機(jī)械識(shí)圖與EDA技術(shù)》一門(mén)課程，更能適應(yīng)專(zhuān)業(yè)大類(lèi)模塊教學(xué)要求。

在電氣運(yùn)行與控制專(zhuān)業(yè)的課程體系中，本課程是電氣運(yùn)行與控制專(zhuān)業(yè)的一門(mén)技術(shù)基礎(chǔ)課程，其前導(dǎo)課程是公共課和部分專(zhuān)業(yè)技術(shù)基礎(chǔ)課，為后續(xù)的電氣設(shè)備維修、企業(yè)供電技術(shù)等專(zhuān)業(yè)課程學(xué)習(xí)服務(wù)，為提高綜合技能和學(xué)生畢業(yè)后的職業(yè)生涯發(fā)展奠定良好基礎(chǔ)。

根據(jù)電工類(lèi)崗位及其工作任務(wù)，重新構(gòu)建了制圖基本規(guī)定、三視圖等共12個(gè)模塊、34個(gè)任務(wù)為學(xué)習(xí)內(nèi)容，設(shè)置了工學(xué)結(jié)合的綜合技能。同時(shí)，在學(xué)習(xí)內(nèi)容和習(xí)題中適當(dāng)穿插了職業(yè)資格考試和電類(lèi)維修的新方法、新設(shè)備、新知識(shí)、新技能。

本課程的內(nèi)容表現(xiàn)形式豐富多樣，建設(shè)內(nèi)容非常繁重，一是編寫(xiě)任務(wù)驅(qū)動(dòng)式工學(xué)結(jié)合的校本教材，二是設(shè)計(jì)適應(yīng)技術(shù)發(fā)展的課程體系，三是加強(qiáng)豐富教學(xué)資源建設(shè)。（演示protel 錄像）加強(qiáng)課程建設(shè)所需要的的教材和教材參考書(shū)，教學(xué)輔導(dǎo)書(shū)等。下面以任務(wù)4機(jī)床電氣控制線路原理圖繪制為例，介紹教學(xué)內(nèi)容組織方法，以下達(dá)任務(wù)書(shū)、演示電動(dòng)機(jī)正反轉(zhuǎn)示教板、課件為資訊，按五個(gè)步驟進(jìn)行組織和實(shí)施。（演示超鏈接）

基于課程教學(xué)需要，主要采取了以模型、機(jī)床控制線路示教板等直觀教具導(dǎo)入為主，實(shí)施以任務(wù)為引領(lǐng)的“教、學(xué)、做”一體化的教學(xué)模式。

在教學(xué)過(guò)程中靈活應(yīng)用了任務(wù)驅(qū)動(dòng)（演示超鏈接）、分層教學(xué)、錄像視頻（演示視圖子任務(wù)超鏈接）、等多種教學(xué)手段，創(chuàng)設(shè)機(jī)電設(shè)備主要零部件識(shí)讀等實(shí)訓(xùn)環(huán)境，并對(duì)教學(xué)模塊進(jìn)行考核評(píng)價(jià)，由學(xué)生自評(píng)，教師評(píng)價(jià)組成，完成任務(wù)流程和標(biāo)準(zhǔn)與工作過(guò)程相對(duì)接。

這些是實(shí)訓(xùn)時(shí)所用的設(shè)備，如計(jì)算機(jī)輔助設(shè)計(jì)室提供平面、三維CAD模型，MsterCAM9模型，PROTEL DXP軟件應(yīng)用等，充分利用信息技術(shù)教學(xué)。

在教學(xué)團(tuán)隊(duì)中，借助于武漢職院博州分院、博州湖北職教園的機(jī)遇，提升教師素質(zhì)。“雙師”型教師占90%，平均年齡33歲，其中，1人有7年企業(yè)工作經(jīng)歷，3人次獲自治區(qū)級(jí)及以上綜合表彰，2名援疆教師。企業(yè)兼職教師2人，擔(dān)任電氣控制線路的實(shí)踐和DCS中控軟件教學(xué)工作，教師隊(duì)伍具體結(jié)構(gòu)如圖所示，完全能滿(mǎn)足教學(xué)需要。

這是課程負(fù)責(zé)人部分成果，曾獲人社部和區(qū)優(yōu)秀支教教師等榮譽(yù)。這是本課程現(xiàn)有的實(shí)訓(xùn)條件，如計(jì)算機(jī)輔助設(shè)計(jì)室提供平面、三維CAD模型，MsterCAM9模型，Protel dxp 2004軟件應(yīng)用等，并充分利用信息技術(shù)進(jìn)行教學(xué)。還有電工電子線路實(shí)訓(xùn)室、控制線路綜合實(shí)訓(xùn)室，基本能滿(mǎn)足制圖、電氣線路原理圖繪制、創(chuàng)新設(shè)計(jì)等操作技能訓(xùn)練要求。

我校實(shí)訓(xùn)基地主要是博州境內(nèi)的博蘭水泥、中博水泥、華寶鈣業(yè)、農(nóng)五師熱電公司等單位，為識(shí)讀機(jī)電設(shè)備零件、原理圖見(jiàn)習(xí)和實(shí)習(xí)提供了重要保障。課程建設(shè)的特色創(chuàng)新在于教學(xué)做一體化模式、五共培育的任務(wù)驅(qū)動(dòng)課程體系，并為其它單位或?qū)W校提供機(jī)床電氣控制線路原理圖元件庫(kù)。

學(xué)校高度重視精品課程建設(shè)，給予了制度、經(jīng)費(fèi)、設(shè)備設(shè)施等保障措施，同時(shí)，還采取了其它激勵(lì)措施。

當(dāng)然，本課程建設(shè)中還存在以下四個(gè)方面不足。

以上就是我對(duì)這門(mén)課程建設(shè)的闡述，不足之處，懇請(qǐng)?jiān)u委們批評(píng)指正！

第二篇：eda技術(shù)課程總結(jié)與心得

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個(gè)方面？未來(lái)的發(fā)展趨勢(shì)是什么？

ANS:

2、EDA技術(shù)的優(yōu)勢(shì)是什么？

ANS: EDA依賴(lài)功能強(qiáng)大的計(jì)算機(jī)在EDA工具軟件平臺(tái)上自動(dòng)的完成邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真等功能，直至實(shí)現(xiàn)既定性能的電子線路系統(tǒng)功能。EDA使得設(shè)計(jì)者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語(yǔ)言HDL和EDA工具軟件來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)

+ P 10

3、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？

ANS: ①設(shè)計(jì)輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時(shí)序仿真與功能門(mén)級(jí)仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測(cè)。

4、硬件描述語(yǔ)言的種類(lèi)有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？

ANS:

過(guò)程大部分由計(jì)算機(jī)完成，可植性強(qiáng)，便于系統(tǒng)的優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)的修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。

6、ip核可分為哪幾類(lèi)？

ANS: ①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

ANS:

IP就是將某些功能固化，而當(dāng)EDA設(shè)計(jì)也需要這些功能的時(shí)候，就可以直接將植入了此功能的IP拿過(guò)來(lái)直接用，而不用再重新設(shè)計(jì)。這樣既可以提高效率又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過(guò)程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后順序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一個(gè)完整的VHDL程序包括哪幾個(gè)部分？其作用是什么？ ANS: ①實(shí)體描述部分 ②結(jié)構(gòu)體描述部分

作用 略

2、VHDL中標(biāo)示符的命名規(guī)則是什么？

ANS: 標(biāo)識(shí)符是設(shè)計(jì)者在VHDL程序中自己定義的，用于標(biāo)識(shí)不同名稱(chēng)的詞語(yǔ)。例如實(shí)體名、端口名等。具體規(guī)則如下：

·有效的字符：包括26個(gè)大小寫(xiě)英文字母，數(shù)字包括0~9以及下劃線。

·任何標(biāo)識(shí)符必須以英文字母開(kāi)頭

·必須是單一的下劃線，且前后都要有字母或數(shù)字。·標(biāo)識(shí)符中的英文字母不區(qū)分大小寫(xiě)。

·允許包含圖形符號(hào)（如回車(chē)符、換行符等），也允許包含空格符。

3、端口模式有哪些？

ANS: ①I(mǎi)N

2、OUT

3、INOUT雙向端口

4、BUFFER 緩沖端口

4、VHDL中有哪些基本的數(shù)據(jù)類(lèi)型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布爾）、natural（自然數(shù)）、integer（整數(shù)）、signed（有符號(hào)）、unsigned（無(wú)符號(hào)）、array（數(shù)組類(lèi))、record（記錄類(lèi)型）、Subtype（子類(lèi)型）、用戶(hù)自定義類(lèi)型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、簡(jiǎn)述信號(hào)和變量的區(qū)別

ANS：比較對(duì)象

信號(hào)SIGNAL

變量VARIABLE

基本用法

用于作為電路中的信號(hào)連線

用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元

適用范圍

在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都適用

只能在所定義的進(jìn)程中使用

行為特性

在進(jìn)程最后才對(duì)信號(hào)賦值

立即賦值

簡(jiǎn)單的說(shuō),信號(hào)是全局的,用于結(jié)構(gòu)體中并行語(yǔ)句間數(shù)據(jù)流的傳遞;變量則是局部的,他主要用于單個(gè)進(jìn)程中中間變量的存儲(chǔ).2、進(jìn)程的特點(diǎn)是什么？

ANS：(1)進(jìn)程結(jié)構(gòu)內(nèi)部的所有語(yǔ)句都是順序執(zhí)行的。

(2)多進(jìn)程之間是并行執(zhí)行的，并可訪問(wèn)結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)。

(3)進(jìn)程的啟動(dòng)是由進(jìn)程標(biāo)識(shí)符PROCESS后的信號(hào)敏感表所標(biāo)明的信號(hào)來(lái)觸發(fā)的，也可以用WAIT語(yǔ)句等待一個(gè)觸發(fā)條件的成立。

(4)各進(jìn)程之間的通信是由信號(hào)來(lái)傳遞的。(5)進(jìn)程語(yǔ)句的順序性(6)進(jìn)程的啟動(dòng)與執(zhí)行過(guò)程

當(dāng)進(jìn)程中定義的任一敏感型號(hào)發(fā)生更新（變化）時(shí)，由順序語(yǔ)句定義的行為就要重復(fù)執(zhí)行一次。當(dāng)進(jìn)程中最后一個(gè)語(yǔ)句執(zhí)行完畢后，執(zhí)行過(guò)程將自動(dòng)返回到進(jìn)程的起始端，以等待下一次敏感信號(hào)的變化。

3、VHDL語(yǔ)言有哪幾種描述方式？

ANS: 行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

【第六章】

1、列舉5個(gè)宏功能模塊

ANS: ① 算數(shù)組件，包括累加器、加法器、乘法器和LPM算數(shù)函數(shù)等。

② 組合電路，包括多路選擇器、比較器和LPM門(mén)函數(shù)等。

③ I/O組件，包括時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）、鎖相環(huán)(PLL)等。

④ 存儲(chǔ)器編譯器件，包括FIFO Partitioner、RAM和ROM宏功能模塊等。

⑤ 存儲(chǔ)組件，包括存儲(chǔ)器、移位寄存器宏模塊和LPM存儲(chǔ)器函數(shù)等。

2、Quartus能夠接受的兩種RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、給出鎖相環(huán)的工作原理。

ANS: 鎖相環(huán)路是一個(gè)相位反饋?zhàn)詣?dòng)控制系統(tǒng)。它由以下三個(gè)基本部件組成：鑒相器（PD）、環(huán)路濾波器（LPF）和壓控振蕩器（VCO）。其組成方框圖如下所示。

鎖相環(huán)的工作原理：

? ? ? ? ?

4、已知實(shí)驗(yàn)板上有一個(gè)10MHZ的有源晶振，現(xiàn)在要產(chǎn)生1MHZ的正弦波，請(qǐng)?zhí)岢鲈O(shè)計(jì)方案

【第七章】

1、狀態(tài)機(jī)的優(yōu)點(diǎn)

ANS:① 高效的順序控制模型 ②容易利用現(xiàn)成的EDA優(yōu)化工具③性能穩(wěn)定④設(shè)計(jì)實(shí)現(xiàn)效率高⑤高速性能

2、一般的狀態(tài)機(jī)結(jié)構(gòu)包括哪幾個(gè)部分？各自的功能是什么？ ANS: ①說(shuō)明部分、說(shuō)明部分用tpye語(yǔ)句定義新的數(shù)據(jù)類(lèi)型，其元素通常用狀態(tài)機(jī)的狀態(tài)名來(lái)定義。狀態(tài)變量（即現(xiàn)態(tài)和次態(tài)）應(yīng)定義為信號(hào)，便于信息額傳遞，并將狀態(tài)變量的數(shù)據(jù)類(lèi)型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類(lèi)型。說(shuō)明部分一般放在architecture 和 begin之間。

②主控時(shí)序過(guò)程、所謂主控時(shí)序過(guò)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換。壓控振蕩器的輸出經(jīng)過(guò)采集并分頻； 和基準(zhǔn)信號(hào)同時(shí)輸入鑒相器；

鑒相器通過(guò)比較上述兩個(gè)信號(hào)的頻率差，然后輸出一個(gè)直流脈沖電壓； 控制VCO，使它的頻率改變；

這樣經(jīng)過(guò)一個(gè)很短的時(shí)間，VCO 的輸出就會(huì)穩(wěn)定于某一期望值。③主控組合過(guò)程、顧名思義，主控組合進(jìn)程也可稱(chēng)為狀態(tài)譯碼過(guò)程，其任務(wù)是根據(jù)外部輸入的控制信號(hào)，包括來(lái)自狀態(tài)機(jī)外部的信號(hào)和來(lái)自狀態(tài)機(jī)內(nèi)部其他非主控的組合或時(shí)序進(jìn)程的信號(hào)，以確定對(duì)外輸出或?qū)?nèi)部其他組合或時(shí)序進(jìn)程輸出信號(hào)的內(nèi)容。④輔助過(guò)程、輔助進(jìn)程用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程。

3、狀態(tài)機(jī)的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點(diǎn)是什么？

ANS：① 直接輸出型編碼

這種編碼最典型的應(yīng)用就是計(jì)數(shù)器。直接輸出型編碼方式就是所謂的用戶(hù)自定義編碼方式，它的優(yōu)點(diǎn)是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點(diǎn)是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器 4構(gòu)成的狀態(tài)機(jī)多，而且控制非法狀態(tài)出現(xiàn)的容錯(cuò)技術(shù)要求比較高。

②順序編碼

優(yōu)點(diǎn)是 這種編碼方式最為簡(jiǎn)單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)較為簡(jiǎn)單。缺點(diǎn)也很多，如常常會(huì)占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時(shí)涉及多個(gè)觸發(fā)器的同時(shí)狀態(tài)轉(zhuǎn)換，因此將耗費(fèi)更多的轉(zhuǎn)換時(shí)間，而且容易出現(xiàn)毛刺現(xiàn)象。

③一位熱碼狀態(tài)編碼

一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡(jiǎn)單的編碼方式大為簡(jiǎn)化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強(qiáng)了狀態(tài)機(jī)的工作穩(wěn)定性，這對(duì)于含有較多的時(shí)序邏輯資源、相對(duì)較少的組合邏輯資源的FPGA器件是最好的解決方案。

常用的去除毛刺的方法有哪幾種？

ANS： ①延時(shí)方式去毛刺

②邏輯方式去毛刺 ③ 定時(shí)方式去毛刺 P261

【第八章】

1、資源優(yōu)化可以通過(guò)哪幾種方式實(shí)現(xiàn) ANS：①資源共享 ②邏輯優(yōu)化 ③串行化

2、速度優(yōu)化可以通過(guò)哪幾種方式實(shí)現(xiàn)？

ANS：① 利用流水線設(shè)計(jì)技術(shù) ②寄存器配平③關(guān)鍵路徑法 ④乒乓操作法

【編程題】

1、用VHDL實(shí)現(xiàn)某一芯片的功能

2、計(jì)數(shù)并譯碼顯示

3、鍵盤(pán)掃描并顯示

第三篇：eda技術(shù)課程總結(jié)與心得--整理版

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個(gè)方面？未來(lái)的發(fā)展趨勢(shì)是什么？

(1)大容量、低電壓、低功耗(2)系統(tǒng)級(jí)高密度

(3)FPGA和ASIC出現(xiàn)相互融合。(4)動(dòng)態(tài)可重構(gòu)

2、EDA技術(shù)的優(yōu)勢(shì)是什么？

縮短開(kāi)發(fā)周期，有各類(lèi)庫(kù)的支持，簡(jiǎn)化邏輯設(shè)計(jì)，有利于設(shè)計(jì)文檔的管理，能仿真測(cè)試，開(kāi)發(fā)者有自主權(quán)，將所有開(kāi)發(fā)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)中，有效的利用了計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力。

3、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？

①設(shè)計(jì)輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時(shí)序仿真與功能仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測(cè)。

4、硬件描述語(yǔ)言的種類(lèi)有哪些？

VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？

過(guò)程大部分由計(jì)算機(jī)完成，可植性強(qiáng)，便于系統(tǒng)的優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)的修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。高效，高穩(wěn)定性，省時(shí)省力，成本較低。

6、ip核可分為哪幾類(lèi)？

①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

IP就是將某些功能固化，而當(dāng)EDA設(shè)計(jì)也需要這些功能的時(shí)候，就可以直接將植入了此功能的IP拿過(guò)來(lái)直接用，而不用再重新設(shè)計(jì)。這樣既可以提高效率又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過(guò)程？

PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA

2、FPGA的配置方式有哪些？

PS（被動(dòng)串行）、PPS（被動(dòng)并行同步）、PPA（被動(dòng)并行異步）、PSA（被動(dòng)串行異步）、JTAG模式、AS（主動(dòng)串行）

3、JTAG？

JTAG是英文“Joint Test Action Group（聯(lián)合測(cè)試行為組織）”的詞頭字母的簡(jiǎn)寫(xiě)。JTAG邊界掃描技術(shù)。

【第三章】

1、verilog中標(biāo)示符的命名規(guī)則是什么？

a.標(biāo)識(shí)符

Verilog HDL中的標(biāo)識(shí)符（Identifier）是由任意字母、數(shù)字、$符號(hào)和_（下劃線）符號(hào)的組成的字符序列，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。此外，標(biāo)識(shí)符是區(qū)分大小寫(xiě)的。

轉(zhuǎn)義表示符（Escaped Identifier）為在標(biāo)識(shí)符中包含任何可打印字符提供了一條途徑。轉(zhuǎn)義標(biāo)識(shí)符（反斜線）符號(hào)開(kāi)頭，以空白結(jié)尾（空白可以是空格、制表符或換行符）。在轉(zhuǎn)義標(biāo)識(shí)符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識(shí)符的一部分。

Verilog HDL語(yǔ)言中定義了一系列保留標(biāo)識(shí)符，叫做關(guān)鍵詞，僅用于表示特定的含義。注意只有小寫(xiě)的關(guān)鍵詞才是保留字。

指導(dǎo)原則：不能用大小寫(xiě)混用字符串表示關(guān)鍵詞，也不能把轉(zhuǎn)義的關(guān)鍵詞作為標(biāo)識(shí)別符。

b.注釋

在Verilog HDL中有2種形式的注釋?zhuān)?/p>

/*開(kāi)始，直到*/ //第二種形式：到本行結(jié)束為止

c.格式

Verilog HDL是大小寫(xiě)敏感的，也就是說(shuō)，字符相同而字體（大小寫(xiě)）不同的兩個(gè)標(biāo)識(shí)符是不同的。此外，Verilog HDL語(yǔ)句的格式很自由，即語(yǔ)句結(jié)構(gòu)既可以跨越多行編寫(xiě)，也可以在一行內(nèi)編寫(xiě)?？瞻祝瞻仔小⒅票矸涂崭瘢](méi)有特殊含義。指導(dǎo)原則：行的長(zhǎng)度必須小于132個(gè)字符。

2、端口模式有哪些？

1、INPUT

2、OUTPUT

3、INOUT雙向端口

3、Verilog中有哪些基本的數(shù)據(jù)類(lèi)型？

Reg，wire，parameters，integer

4、verilog中兩種基本的數(shù)據(jù)類(lèi)型net（wire）和reg的區(qū)別

兩者的區(qū)別是：即存器型數(shù)據(jù)保持最后一次的賦值，而線型數(shù)據(jù)需要持續(xù)的驅(qū)動(dòng)

輸入端口可以由net/reg驅(qū)動(dòng)，但輸入端口只能是net；輸出端口可以使net/reg類(lèi)型，輸出端口只能驅(qū)動(dòng)net；若輸出端口在過(guò)程塊中賦值則為reg型，若在過(guò)程塊外賦值則為net型 用關(guān)鍵詞inout聲明一個(gè)雙向端口, inout端口不能聲明為寄存器類(lèi)型，只能是net類(lèi)型。wire表示直通，即只要輸入有變化，輸出馬上無(wú)條件地反映(如與、非門(mén)等簡(jiǎn)單的連接)；reg表示一定要有觸發(fā)，輸出才會(huì)反映輸入。

不指定就默認(rèn)為1位wire類(lèi)型。專(zhuān)門(mén)指定出wire類(lèi)型，可能是多位或?yàn)槭钩绦蛞鬃x。wire只能被assign連續(xù)賦值，reg只能在initial和always中賦值。wire使用在連續(xù)賦值語(yǔ)句中，而reg使用在過(guò)程賦值語(yǔ)句中。

wire若無(wú)驅(qū)動(dòng)連接，其值為z，reg默認(rèn)初始值為不定值x。

reg表示一定要有觸發(fā)，沒(méi)有輸入的時(shí)候可以保持原來(lái)的值，但不直接與實(shí)際的硬件電路對(duì)應(yīng)。

5、verilog中的時(shí)鐘過(guò)程表述的特點(diǎn)和規(guī)律

1.某信號(hào)被定義成邊沿敏感時(shí)鐘信號(hào)，則posedge A或 negedge A放敏感表中，always結(jié)構(gòu)塊中不能再出現(xiàn)信 號(hào)A了。

2.若B被定義成對(duì)應(yīng)于時(shí)鐘的電平敏感異步控制信號(hào)，則除 posedge B或negedge B放敏感表中，always塊中必須 給出邏輯描述，即表述上是邊沿敏感，性能上是電平敏感。

3.若某信號(hào)對(duì)于時(shí)鐘同步，則不能出現(xiàn)在敏感信號(hào)表中。

4.敏感表中邊沿敏感信號(hào)和電平敏感信號(hào)不能同時(shí)出現(xiàn)。

【第五章】

1、簡(jiǎn)述阻塞式賦值和非阻塞式賦值的區(qū)別

=，立即；<=過(guò)程結(jié)束

（1）同一個(gè)塊程序中：阻塞賦值語(yǔ)句是順序執(zhí)行的；非阻塞賦值語(yǔ)句是并行執(zhí)行的。

（2）在組合邏輯建模中應(yīng)使用阻塞賦值；在時(shí)序邏輯建模中應(yīng)使用非阻塞賦值。

（3）無(wú)論是阻塞賦值語(yǔ)句還是非阻塞賦值語(yǔ)句，若在該語(yǔ)句之前對(duì)其值進(jìn)行應(yīng)用，則只能引用其上一個(gè)時(shí)鐘周期賦于的舊值。

2、verilog語(yǔ)言有哪幾種描述風(fēng)格？

RTL描述、行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

3、簡(jiǎn)述任務(wù)和函數(shù)語(yǔ)句的區(qū)別

a.任務(wù)可以有input、output和inout,數(shù)量不限,函數(shù)只有input參數(shù),且至少有一個(gè)input;b.任務(wù)可以包含有時(shí)序控制(如延時(shí)等),函數(shù)不能包含有任何延遲,仿真時(shí)間為0;c.任務(wù)可以用disable中斷,函數(shù)不允許disable、wait語(yǔ)句;d.任務(wù)可以通過(guò)I/O端口實(shí)現(xiàn)值傳遞,函數(shù)名即輸出變量名,通過(guò)函數(shù)返回值;e.任務(wù)可以調(diào)用其他任務(wù)和函數(shù),函數(shù)只能調(diào)用其他函數(shù),不能調(diào)用任務(wù);f.任務(wù)可以定義自己的仿真時(shí)間單位,函數(shù)只能與主模塊共用一個(gè)仿真時(shí)間單位；

g.函數(shù)通過(guò)一個(gè)返回一個(gè)值來(lái)響應(yīng)輸入信號(hào)的值,任務(wù)卻能支持多種目的,能計(jì)算多個(gè)結(jié)果值，結(jié)果值只能通過(guò)被調(diào)用的任務(wù)的輸出端口輸出或總線端口送出;另外在函數(shù)中不能有wire型變量.任務(wù)定義語(yǔ)法：

task <任務(wù)名>;

<端口及數(shù)據(jù)類(lèi)型聲明語(yǔ)句>

<語(yǔ)句1>......endtask

函數(shù)定義的語(yǔ)法: function <返回值類(lèi)型或范圍>(函數(shù)名)

<端口說(shuō)明語(yǔ)句>

<變量類(lèi)型說(shuō)明語(yǔ)句>

begin

<語(yǔ)句>......end endfunction

【第八章】

1、狀態(tài)機(jī)的優(yōu)點(diǎn)

①高效的順序控制模型

②容易利用現(xiàn)成的EDA優(yōu)化工具 ③性能穩(wěn)定

④設(shè)計(jì)實(shí)現(xiàn)效率高 ⑤高速性能

2、狀態(tài)機(jī)的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點(diǎn)是什么？

① 直接輸出型編碼：這種編碼最典型的應(yīng)用就是計(jì)數(shù)器。直接輸出型編碼方式就是所謂的用戶(hù)自定義編碼方式，它的優(yōu)點(diǎn)是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點(diǎn)是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器構(gòu)成的狀態(tài)機(jī)多，而且控制非法狀態(tài)出現(xiàn)的容錯(cuò)技術(shù)要求比較高。

②順序編碼：優(yōu)點(diǎn)是這種編碼方式最為簡(jiǎn)單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)較為簡(jiǎn)單。缺點(diǎn)也很多，如常常會(huì)占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時(shí)涉及多個(gè)觸發(fā)器的同時(shí)狀態(tài)轉(zhuǎn)換，因此將耗費(fèi)更多的轉(zhuǎn)換時(shí)間，而且容易出現(xiàn)毛刺現(xiàn)象。③一位熱碼狀態(tài)編碼：一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡(jiǎn)單的編碼方式大為簡(jiǎn)化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強(qiáng)了狀態(tài)機(jī)的工作穩(wěn)定性，這對(duì)于含有較多的時(shí)序邏輯資源、相對(duì)較少的組合邏輯資源的FPGA器件是最好的解決方案。

3、常用的去除毛刺的方法有哪幾種？

①延時(shí)方式去毛刺

②邏輯方式去毛刺 ③ 定時(shí)方式去毛刺

第四篇：中職機(jī)械識(shí)圖課程有效教學(xué)探究

【摘 要】以教學(xué)實(shí)踐為例，從整合教材內(nèi)容、創(chuàng)設(shè)探究式教學(xué)情境、教學(xué)做合一、借助現(xiàn)代教育技術(shù)四個(gè)方面探究中職《機(jī)械識(shí)圖》課程教學(xué)有效性問(wèn)題。

【關(guān)鍵詞】中職 機(jī)械識(shí)圖 教學(xué) 有效性

【中圖分類(lèi)號(hào)】g 【文獻(xiàn)標(biāo)識(shí)碼】a

【文章編號(hào)】0450-9889（2016）05b-0063-02

2013年秋季我們學(xué)校新增了一個(gè)專(zhuān)業(yè)――機(jī)械工程專(zhuān)業(yè)，學(xué)校安排筆者授這個(gè)專(zhuān)業(yè)的《機(jī)械識(shí)圖》課。在教學(xué)過(guò)程中，為了調(diào)動(dòng)學(xué)生學(xué)習(xí)的積極性，筆者結(jié)合學(xué)生的知識(shí)基礎(chǔ)、年齡特征以及專(zhuān)業(yè)需求，在改進(jìn)教學(xué)方法和整合教材內(nèi)容上進(jìn)行了初步償試，教學(xué)取得了一定的成效。之后筆者又帶2014級(jí)的課，繼續(xù)采用教2013級(jí)時(shí)所用的許多方法，也取得了同樣好的效果。筆者把這些做法整理出來(lái)，意與《機(jī)械識(shí)圖》的授課老師們分享。

一、整合教材內(nèi)容，滿(mǎn)足學(xué)生的就業(yè)需求

中職學(xué)校的課程建設(shè)正處于轉(zhuǎn)變模式、建立特色、與時(shí)俱進(jìn)的重要時(shí)期，教育工作者任重道遠(yuǎn)。中職教育的根本任務(wù)是要培養(yǎng)生產(chǎn)、服務(wù)第一線的操作型和應(yīng)用型的技術(shù)人才，如何把復(fù)雜、深?yuàn)W的理論知識(shí)，簡(jiǎn)單、直接地呈現(xiàn)給學(xué)生，使其在實(shí)踐操作中運(yùn)用自如，是中職教師深思和探索的課題?！稒C(jī)械識(shí)圖》是中職機(jī)械類(lèi)專(zhuān)業(yè)的基礎(chǔ)課程，在教學(xué)中也同樣要服從和服務(wù)于培養(yǎng)生產(chǎn)一線所需要的人才目標(biāo)。筆者曾在企業(yè)實(shí)習(xí)和工作五年，筆者認(rèn)為該課程的教學(xué)目標(biāo)應(yīng)該是突出畫(huà)圖和看圖能力的培養(yǎng)。如何讓學(xué)生會(huì)看圖、看懂圖是本課程的核心任務(wù)。因此，在教學(xué)過(guò)程中，筆者將本課程定位在提高學(xué)生識(shí)讀圖樣的能力，在精準(zhǔn)理解圖樣的內(nèi)涵上，要求學(xué)生能快速看懂零件圖上尺寸標(biāo)注的含義和加工的技術(shù)要求等，精準(zhǔn)理解設(shè)計(jì)者意圖，忠實(shí)執(zhí)行圖樣要求。圖樣本是設(shè)計(jì)者與操作加工者之間交流溝通的語(yǔ)言?，F(xiàn)行的《機(jī)械識(shí)圖》課程教材，其內(nèi)容側(cè)重于難度較大的“制圖”，難度、深度基本與高等教育的教材相似，這與中職學(xué)生的現(xiàn)狀是極不相符的。就中職學(xué)生而言，“識(shí)圖”應(yīng)重于“制圖”。因?yàn)樵趯?shí)際工作中，并不需要他們進(jìn)行圖紙的設(shè)計(jì)和修改。筆者在教學(xué)中，將教材分為兩個(gè)模塊，即識(shí)圖基礎(chǔ)和識(shí)圖技能。在整個(gè)教學(xué)過(guò)程中突出任務(wù)引領(lǐng)，側(cè)重基礎(chǔ)知識(shí)和常用知識(shí)的訓(xùn)練，將每個(gè)章節(jié)貫以任務(wù)驅(qū)動(dòng)。筆者從教材、網(wǎng)絡(luò)和企業(yè)收集大量的圖樣，由簡(jiǎn)至繁，引領(lǐng)學(xué)生識(shí)讀，將知識(shí)點(diǎn)穿插到任務(wù)實(shí)施過(guò)程，讓學(xué)生在識(shí)圖過(guò)程掌握本專(zhuān)業(yè)的相關(guān)知識(shí)，構(gòu)建知識(shí)體系，達(dá)到預(yù)期的能力目標(biāo)和感情目標(biāo)。

二、創(chuàng)設(shè)探究式教學(xué)情境，激發(fā)學(xué)生的探究欲望

認(rèn)知心理學(xué)原理告訴我們，人之所以會(huì)積極動(dòng)手、動(dòng)腦、動(dòng)口常常是因?yàn)橛龅絾?wèn)題引起的。因此，教師如何巧妙地設(shè)計(jì)一個(gè)奇妙的案例或現(xiàn)象，以吸引學(xué)生注意力，激發(fā)學(xué)生探究的欲望就尤為重要。而在這個(gè)過(guò)程中如何讓學(xué)生扮演主角，圍繞探究的目標(biāo)進(jìn)行觀察、驗(yàn)證，發(fā)現(xiàn)問(wèn)題、解決問(wèn)題，體驗(yàn)“發(fā)現(xiàn)”和“成功”的樂(lè)趣更是一種藝術(shù)。在《機(jī)械識(shí)圖》教學(xué)過(guò)程中，學(xué)生普遍認(rèn)為立體空間是一個(gè)很抽象的概念，不知如何進(jìn)行立體空間思維。在學(xué)習(xí)三視圖時(shí)，大部分的學(xué)生很難接受和掌握這種思維形式，而這又是該課程的重點(diǎn)內(nèi)容。筆者是這樣講授這個(gè)章節(jié)的：教師根據(jù)教材準(zhǔn)備好三個(gè)不同形狀的幾何體（可用白色硬泡沫板切割做成，另準(zhǔn)備足夠此材料給學(xué)生），教師逐個(gè)演示物體的單面投影（如圖所示）：

學(xué)生發(fā)現(xiàn)：這三個(gè)完全不同形狀的物體，它們?cè)谕队懊嫔纤玫降耐队皡s是一樣的。此時(shí)，教師再啟發(fā)學(xué)生，還有什么樣的形狀也可得到這樣的投影呢？讓學(xué)生動(dòng)手，用之前老師準(zhǔn)備好的泡沫板進(jìn)行切割，不一會(huì)，就切出十幾種不同形狀的物體（此時(shí)學(xué)生小有成功的體驗(yàn)了）。面對(duì)學(xué)生自己的“作品”，教師引導(dǎo)學(xué)生思考問(wèn)題：怎樣才能真實(shí)、準(zhǔn)確、完整地表達(dá)一個(gè)物體或零件呢？讓同學(xué)們進(jìn)行分組討論。通過(guò)仔細(xì)觀察、分析，同學(xué)們發(fā)現(xiàn)，只有一個(gè)投影面上的投影，是不能完全確定物體的形狀的。若要反映物體的完整形狀，就得將長(zhǎng)、寬、高三個(gè)方向的尺寸與形狀都反映出來(lái)，需要多取幾個(gè)投影面上的投影互相補(bǔ)充，才能把物體的整個(gè)形狀表達(dá)清楚。通過(guò)實(shí)踐，學(xué)生得出結(jié)論：用三個(gè)投影面足夠表達(dá)物體的形狀和大小。三投影面體系形成了，三視圖就建立起來(lái)了。接下來(lái)同學(xué)們自己就能總結(jié)出“長(zhǎng)對(duì)正、高平齊、寬相等”九字口決。這一過(guò)程，若用傳統(tǒng)的講授法，哪怕老師在臺(tái)上講得口干舌燥，學(xué)生也未必聽(tīng)懂。

三、踐行“教學(xué)做合一”思想，提高學(xué)生的動(dòng)手能力

我國(guó)著名教育家陶行知先生的“教學(xué)做合一”的思想是：“教學(xué)做是一件事，不是三件事。我們要在做上教，在做上學(xué)。在做上教的是先生，在做上學(xué)的是學(xué)生。從先生對(duì)學(xué)生的關(guān)系來(lái)說(shuō)，做便是教；從學(xué)生對(duì)先生的關(guān)系來(lái)說(shuō)，做便是學(xué)；先生拿做來(lái)教，乃是真教；學(xué)生拿做來(lái)學(xué)，方是實(shí)學(xué)。不在做上用工夫，教固不成教，學(xué)也不成為學(xué)?！?做就是要?jiǎng)邮?，根?jù)《機(jī)械識(shí)圖》學(xué)科特點(diǎn)，對(duì)抽象思維有一定的要求。大多數(shù)中職學(xué)生空間思維較薄弱，他們只能以具體物體作為思維對(duì)象。但他們動(dòng)手能力強(qiáng)，我們可以從動(dòng)手開(kāi)始，以形象思維為突破口，訓(xùn)練學(xué)生對(duì)空間與平面之間的聯(lián)系思維，訓(xùn)練在平面與三維空間之間快速轉(zhuǎn)換的能力。如，在學(xué)習(xí)“圓柱體的截交線”時(shí)，讓學(xué)生利用橡皮泥做道具，用截平面截切圓柱體，以三種不同的位置截平面分別進(jìn)行切割，通過(guò)實(shí)物觀察，觀察截平面的形狀和截交線的形狀，得出不同的三視圖。另，如根據(jù)三視圖徒手作立體圖，必須要讓學(xué)生動(dòng)手去畫(huà)，由簡(jiǎn)單到復(fù)雜訓(xùn)練學(xué)生的畫(huà)圖能力。要求學(xué)生根據(jù)三視圖，畫(huà)出立體圖。通過(guò)反復(fù)訓(xùn)練，學(xué)生就能掌握要領(lǐng)，畫(huà)得得心應(yīng)手，提高在平面與三維空間之間轉(zhuǎn)換的能力，實(shí)現(xiàn)“教學(xué)做合一”的教學(xué)思想。讓學(xué)生在做中學(xué)，體驗(yàn)學(xué)習(xí)過(guò)程，并獲得成功的快樂(lè)。

四、借助現(xiàn)代教育技術(shù)，調(diào)動(dòng)學(xué)生學(xué)習(xí)的積極性

教學(xué)方法改革，是教學(xué)研究永恒的課題，是提高教育教學(xué)質(zhì)量的關(guān)鍵。教學(xué)方法與教學(xué)手段改革要本著“先進(jìn)性”的原則，教師可借助先進(jìn)的多媒體技術(shù)與教學(xué)軟件支持教育改革和促進(jìn)教育發(fā)展。多媒體以其自身無(wú)可替代的優(yōu)勢(shì)在中職學(xué)校教學(xué)中被廣泛使用。作為新時(shí)代的中職教師掌握現(xiàn)代信息化教學(xué)是一項(xiàng)必備的技能。在《機(jī)械識(shí)圖》課程教學(xué)中，傳統(tǒng)的用實(shí)物和掛圖進(jìn)行講解，已很難被學(xué)生接受了。若把caxa應(yīng)用于該課程的教學(xué)，效果就非同一般。caxa實(shí)體設(shè)計(jì)軟件是集工程設(shè)計(jì)、創(chuàng)新設(shè)計(jì)和工程圖于一體的新一代三維cad軟件系統(tǒng)，其最大的特點(diǎn)是具有更好的直觀性，易學(xué)易用、快速設(shè)計(jì)和兼容協(xié)同，用于教學(xué)可起到很好的輔助作用。例如，在組合體、復(fù)雜零件圖及裝配圖等教學(xué)過(guò)程中，教師只需拖動(dòng)可視的操作手柄，即可實(shí)現(xiàn)在基本體上的任意疊加或切割演示，可觀察到曲面或平面立體的表面相貫線或平面截交線的形狀。學(xué)生可以很直觀地理解組合體的組合形式，讓學(xué)生感覺(jué)到這不過(guò)是搭積木般簡(jiǎn)單的組合過(guò)程。即便是畫(huà)復(fù)雜的三視圖，也不會(huì)出現(xiàn)錯(cuò)畫(huà)、漏畫(huà)、多畫(huà)的現(xiàn)象。又如，簡(jiǎn)單裝配圖和復(fù)雜的裝配圖在傳統(tǒng)的掛圖講授中很不好講解清楚，需要花大量的時(shí)間和精力來(lái)講解，但其效果也難如人愿。而在caxa實(shí)體中，只需鼠標(biāo)拖放就能得到諸如緊固件、軸承、齒輪等標(biāo)準(zhǔn)件，在國(guó)標(biāo)零件庫(kù)能非常方便地使用墊圈、螺母、螺栓等，動(dòng)態(tài)地顯示所有零部件的裝配過(guò)程。整個(gè)教學(xué)過(guò)程直觀，且圖文并茂，聲像字畫(huà)動(dòng)態(tài)顯示，使抽象概念具體化、微觀概念宏觀化，讓枯燥的內(nèi)容變得生動(dòng)形象。這種借助現(xiàn)代教育技術(shù)，以動(dòng)漫形式的教學(xué)，不僅能夠調(diào)動(dòng)學(xué)生的學(xué)習(xí)積極性，而且更能有效地提高學(xué)生思維能力、增加學(xué)生的空間想象能力和創(chuàng)新能力，進(jìn)行有效教學(xué)。

雖然“教學(xué)有法，但無(wú)定法”。但只要教師善于反思，善于總結(jié)，就能找到適合學(xué)生，適合自己的教學(xué)方法，中職《機(jī)械識(shí)圖》課程有效教學(xué)就能得以實(shí)現(xiàn)。

第五篇：習(xí)題課-《EDA技術(shù)》課程考試大綱

《EDA 技術(shù)》課程考試大綱

第一部分 考核說(shuō)明

一、學(xué)習(xí)目的和任務(wù)

電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)是九十年代電子信息技術(shù)發(fā)展的重要成果，它使大規(guī)模集成電路的設(shè)計(jì)與制作進(jìn) 入自動(dòng)化階段，是目前工業(yè)界廣泛才應(yīng)用的設(shè)計(jì)技術(shù)，而未來(lái)電子電路設(shè)計(jì)將是 EDA 的時(shí)代。學(xué)習(xí)本課程的目 的是使學(xué)生：系統(tǒng)地掌握 EDA 技術(shù)的基本概念和基本實(shí)踐技能；具備通過(guò)可編程器件設(shè)計(jì)數(shù)字系統(tǒng)的本領(lǐng)；具 備學(xué)習(xí)后續(xù)相關(guān)課程的能力。通過(guò)本課程的學(xué)習(xí)使學(xué)生掌握可編程器件、EDA 開(kāi)發(fā)系統(tǒng)軟件、硬件描述語(yǔ)言和電子線路設(shè)計(jì)與技能訓(xùn)練等 各方面知識(shí)；提高工程實(shí)踐能力；學(xué)會(huì)應(yīng)用 EDA 技術(shù)解決一些簡(jiǎn)單的電子設(shè)計(jì)問(wèn)題。

本課程主要任務(wù)是：

1、使學(xué)生掌握 EDA 開(kāi)發(fā)工具 QUARTUSII 的常用工具的使用。

2、使學(xué)生掌握 EDA 設(shè)計(jì)流程及輸入方法。

3、使學(xué)生掌握的硬件描述語(yǔ)言 VERILOG HDL 的基本應(yīng)用。

4、使學(xué)生掌握原理圖輸入、VERILOG HDL 文本輸入等硬件設(shè)計(jì)方法。

5、使學(xué)生掌握電路的仿真測(cè)試和硬件測(cè)試的方法，驗(yàn)證實(shí)際設(shè)計(jì)電路的。

二、教學(xué)內(nèi)容及要求

總述：

1．EDA 技術(shù)基本概念 EDA 技術(shù)的內(nèi)涵、實(shí)現(xiàn)目標(biāo)，綜合的概念，自頂向下的設(shè)計(jì)方法，EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較。

2．EDA 設(shè)計(jì)流程及工具 FPGA/CPLD 設(shè)計(jì)流程，ASIC 設(shè)計(jì)流程，常用的 EDA 工具，IP 核的概念，QUARTUSⅡ的使用。

3．VERILOG HDL 硬件描述語(yǔ)言 VERILOG HDL 程序的結(jié)構(gòu)與要素（包括 VERILOG HDL 程序的基本結(jié)構(gòu)、結(jié)構(gòu)體、文字規(guī)則、數(shù)據(jù)類(lèi)型、操作符等），VERILOG HDL 的基本語(yǔ)句（包括順序語(yǔ)句和并行語(yǔ)句），VERILOG HDL 子程序，VERILOG HDL 程序庫(kù)和包，VERILOG HDL 的描述風(fēng)格。狀態(tài) 機(jī)的設(shè)計(jì)方法。

具體內(nèi)容：

第一章 概述

教學(xué)內(nèi)容： EDA 技術(shù)及其發(fā)展；EDA 技術(shù)實(shí)現(xiàn)目標(biāo)；硬件描述語(yǔ)言 VERILOG HDL 介紹；VERILOG HDL 綜合介紹；基于 VERILOG HDL 的自頂向下 設(shè)計(jì)方法；EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較；EDA 的發(fā)展趨勢(shì)。

教學(xué)要求： 掌握：EDA 較傳統(tǒng)電子設(shè)計(jì)方法的優(yōu)越性。了解EDA 技術(shù)及其發(fā)展方向。

第二章 EDA 設(shè)計(jì)流程及其工具

教學(xué)內(nèi)容： FPGACPLD 設(shè)計(jì)流程；設(shè)計(jì)輸入（原理圖HDL 文本編輯）；VERILOG HDL 綜合流程學(xué)習(xí)（適配；時(shí)序仿真與功能仿真； 編程下載；硬件測(cè)試等）；ASIC 及其設(shè)計(jì)流程（ASIC 設(shè)計(jì)方法；一般 ASIC 設(shè)計(jì)的流程）；常用 EDA 工具（設(shè) 計(jì)輸入編輯器；HDL 綜合器；仿真器；適配器(布局布線器)；下載器）QUARTUSII 概述；IP 核介紹。

教學(xué)要求： 熟練掌握：FPGACPLD 設(shè)計(jì)流程；QUARTUSII 操作界面及熟練使用。掌握：EDA 設(shè)計(jì)流程中硬件設(shè)備的正確使用，從而能完成更多的實(shí)驗(yàn)和開(kāi)發(fā)項(xiàng)目。了解：IP 核。

第三章 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用

教學(xué)內(nèi)容： 簡(jiǎn)單 PLD 原理；CPLD 結(jié)構(gòu)與工作原理；FPGA 結(jié)構(gòu)與工作原理；FPGACPLD 測(cè)試技術(shù)；FPGA/CPLD 測(cè)試技 術(shù)； CPLD 和 FPGA 的編程與配置。

教學(xué)要求： 掌握：FPGACPLD 測(cè)試技術(shù)；CPLD 和 FPGA 的編程與配置方法。了解：CPLD/FPGA 結(jié)構(gòu)與工作原理。

第四章 VERILOG HDL 設(shè)計(jì)初步

教學(xué)內(nèi)容： 多路選擇器 VERILOG HDL 描述（2 選 1 多路選擇器的 VERILOG HDL 描述；VERILOG HDL 相關(guān)語(yǔ)句說(shuō)明；VERILOG HDL 設(shè)計(jì)的基本概念和語(yǔ) 句小節(jié)）；寄存器描述及其 VERILOG HDL 語(yǔ)言現(xiàn)象（D 觸發(fā)器 VERILOG HDL 描述；D 觸發(fā)器 VERILOG HDL 描述的語(yǔ)言現(xiàn)象說(shuō)明；實(shí)現(xiàn) 時(shí)序電路的 VERILOG HDL 不同表達(dá)方式；異步時(shí)序電路設(shè)計(jì)；VERILOG HDL 設(shè)計(jì)基本概念和語(yǔ)言現(xiàn)象小節(jié)）1 位二進(jìn)制全加 ； 器的 VERILOG HDL 設(shè)計(jì)（半加器描述和 CASE 語(yǔ)句；全加器描述和例化語(yǔ)句）；VERILOG HDL 文本輸入設(shè)計(jì)方法初步（編輯輸入并保存

VERILOG HDL 源文件；將當(dāng)前設(shè)計(jì)設(shè)定為工程；選擇FPGA/CPLD器件，編譯、綜合和排錯(cuò)；時(shí)序仿真；硬件測(cè)試）。

教學(xué)要求： 熟練掌握： 理解掌握 VERILOG HDL 硬件描述語(yǔ)言的基本語(yǔ)句；4 選 1 多路選擇器的 VERILOG HDL 描述程序設(shè)計(jì)； 觸發(fā)器 VERILOG HDL描述程序設(shè)計(jì)。掌握：同步時(shí)序電路設(shè)計(jì)，全加器描述和例化語(yǔ)句。了解：異步時(shí)序電路設(shè)計(jì)。

第五章 VERILOG HDL 設(shè)計(jì)進(jìn)階

教學(xué)內(nèi)容： 4 位加法數(shù)器的 VERILOG HDL 描述；不同工作方式的時(shí)序電路設(shè)計(jì)；雙向電路和三態(tài)控制電路設(shè)計(jì)；進(jìn)程語(yǔ)句結(jié)構(gòu)；仿真。

教學(xué)要求： 掌握：4 位加法數(shù)器的 VERILOG HDL 描述。了解：進(jìn)程語(yǔ)句結(jié)構(gòu)。

第六章 原理圖輸入設(shè)計(jì)方法

教學(xué)內(nèi)容： 1 位全加器設(shè)計(jì)向?qū)В? 位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)（設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器；頻率計(jì)主結(jié)構(gòu)電路設(shè) 計(jì)；測(cè)頻時(shí)序控制電路設(shè)計(jì)；頻率計(jì)頂層電路設(shè)計(jì)）；設(shè)計(jì)項(xiàng)目的其他信息和資源配置；參數(shù)可設(shè)置 LPM 兆功能 塊（基于 LPM_COUNTER 的數(shù)控分頻器設(shè)計(jì)；基于 LPM_ROM 的 4 位乘法器設(shè)計(jì)）；波形輸入設(shè)計(jì)方法。

教學(xué)要求： 熟練掌握：1 位全加器原理圖輸入設(shè)計(jì)；參數(shù)可設(shè)置 LPM 兆功能塊的設(shè)計(jì)方式。掌握：2 位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)；波形輸入設(shè)計(jì)方法。了解：設(shè)計(jì)項(xiàng)目的其他信息和資源配置

第七章 有限狀態(tài)機(jī)設(shè)計(jì)

教學(xué)內(nèi)容： 一般有限狀態(tài)機(jī)的設(shè)計(jì)；Moore 型有限狀態(tài)機(jī)的設(shè)計(jì)；Mealy 型有限狀態(tài)機(jī)的設(shè)計(jì)；狀態(tài)編碼；狀態(tài)機(jī)剩余狀態(tài) 處理；LPM 模塊的 VERILOG HDL 文本方式調(diào)用。

教學(xué)要求： 熟練掌握：Moore 型有限狀態(tài)機(jī)的設(shè)計(jì)；Mealy 型有限狀態(tài)機(jī)的設(shè)計(jì)。掌握：一般有限狀態(tài)機(jī)的設(shè)計(jì)； 了解：LPM 模塊的 VERILOG HDL 文本方式調(diào)用。

第八章 VERILOG HDL 結(jié)構(gòu)與要素

教學(xué)內(nèi)容： VERILOG HDL 文字規(guī)則；數(shù)據(jù)類(lèi)型；VERILOG HDL 操作符；LPM 的 VERILOG HDL 文本方式調(diào)用。教學(xué)要求： 掌握：LPM 的 VERILOG HDL 文本方式調(diào)用。了解：VERILOG HDL 文字規(guī)則；VERILOG HDL 操作符。

第九章 VERILOG HDL 基本語(yǔ)句

內(nèi)容： VERILOG HDL 可綜合的基本語(yǔ)句（順序語(yǔ)句、并行語(yǔ)句）及其結(jié)構(gòu)與用法

教學(xué)要求： 掌握：VERILOG HDL 基本語(yǔ)句：順序語(yǔ)句、并行語(yǔ)句及其結(jié)構(gòu)與用法

重要內(nèi)容：

一）EDA 基礎(chǔ)知識(shí)

1． EDA 技術(shù)概念

2． EDA 技術(shù)發(fā)展的 3 個(gè)階段（CAD，CAE，EDA）

3． EDA 技術(shù)實(shí)現(xiàn)目標(biāo)

4． EDA 技術(shù)實(shí)現(xiàn)目標(biāo)的途徑

5． 硬件描述語(yǔ)言

6． VERILOG HDL的發(fā)展過(guò)程（1）含義（2）創(chuàng)建時(shí)間（3）特點(diǎn)

7． VERILOG HDL 綜合，含義，內(nèi)容

8． VERILOG HDL 的設(shè)計(jì)方法，分為哪幾個(gè)階段

9． 自頂向下，自底向上方法比較

10． FPGA/CPLD 設(shè)計(jì)流程 設(shè)計(jì)輸入；功能仿真；綜合；適配；時(shí)序仿真；編程下載

11． FPGA/CPLD 結(jié)構(gòu)特點(diǎn)

12． ASIC 設(shè)計(jì)方法

13． ASIC 設(shè)計(jì)流程

14． 常用 EDA 工具及功能

15． IP 核概念

16． 常用縮寫(xiě)的含義：EDA，CAD，CAE，CAM，ASIC，PLD，F(xiàn)PGA/CPLD，VERILOG HDL，IP，SOC，SOPC，RTL，ISP，IEEE 等

二）VERILOG HDL 語(yǔ)言

1． VERILOG HDL 設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)，配置： 各部分的組成、功能

2． VERILOG HDL 語(yǔ)言要素（格式、使用方法、適用范圍）1）VERILOG HDL 文字規(guī)則 ：數(shù)字，字符串，標(biāo)識(shí)名，下標(biāo)名 2）VERILOG HDL 數(shù)據(jù)對(duì)象 ：信號(hào)，變量，常數(shù) 3）VERILOG HDL 數(shù)據(jù)類(lèi)型（預(yù)定義，用戶(hù)自定義）標(biāo)量類(lèi)型，復(fù)合類(lèi)型，存取類(lèi)型，文件類(lèi)型 4）VERILOG HDL 操作符：邏輯操作符，關(guān)系操作符，算術(shù)操作符，重載操作符

3． VERILOG HDL 語(yǔ)言的主要描述語(yǔ)句（組成、格式、使用方法、適用范圍）

1）順序語(yǔ)句：賦值語(yǔ)句；轉(zhuǎn)向語(yǔ)句（IF，CASE，LOOP，NEXT，EXIT，WAIT）；子程序調(diào)用 2）并行語(yǔ)句：進(jìn)程，元件例化，并行過(guò)程調(diào)用，并行信號(hào)賦值

三）QUARTUS II 工具軟件

1． QUARTUS II 的特點(diǎn)

2． 原理圖輸入設(shè)計(jì)法的基本操作：編程、編譯、生成元件符號(hào)、功能仿真、引腳鎖定、編程下載、硬件調(diào)試

3． 原理圖輸入的層次化設(shè)計(jì)

四）程序的分析與編程

（一）基本邏輯電路的設(shè)計(jì) 1． 組合邏輯電路 1）門(mén)電路：與門(mén) AND；或門(mén) OR；非門(mén) NOT；異或門(mén) XOR。例 4-18 三態(tài)門(mén) 例 5-13 2）比較器：一位比較器

例 4-10 四位二進(jìn)制比較器 例 8-17，8-18 3）數(shù)據(jù)選擇器：2 選 1 多路選擇器 例 4-1，4-2，4-3 4 選 1 多路選擇器 例 5-11

4）半加器 例 4-19 例 4-20 例 4-21 5）全加器 例 4-22 6）譯碼器：3-8 線譯碼器 例 8-23、7 段顯示譯碼器 例 5-21 例 8-12 7）奇偶校驗(yàn)邏輯電路 例 9-4 9-30 8）編碼器 8-3 優(yōu)先編碼器 例 5-19 2． 時(shí)序電路 1）觸發(fā)器：D 觸發(fā)器 例 4-7；JK 觸發(fā)器；RS 觸發(fā)器 例 9-16 2）計(jì)數(shù)器：二進(jìn)制 例 5-2 例 9-28；十進(jìn)制 例 5-3 3）寄存器：鎖存寄存器 例 9-26 9-27；移位寄存器 例 5-4 4）（數(shù)控）分頻器 例 5-23 5）頻率計(jì) 例 5-24-27

(二）有限狀態(tài)機(jī) 1． MOORE 型 例 7-2 2． MEALY 型 例 7-6 例 7-5

三、考試內(nèi)容 大綱要求的熟練掌握及要求掌握的內(nèi)容，其覆蓋面應(yīng) 90%以上，理解的內(nèi)容要覆蓋其全部的 60%以上，要求 了解的內(nèi)容其覆蓋面要占其全部的 30%以上。EDA 技術(shù)的基本概念與可編程器件的基本原理占全部?jī)?nèi)容的 30%，EDA 開(kāi)發(fā)工具軟件占全部?jī)?nèi)容的 20%，硬件描述語(yǔ)言占全部?jī)?nèi)容的 50%。試卷結(jié)構(gòu)及題型及綜合成績(jī) 綜合成績(jī)依據(jù)

四、試卷結(jié)構(gòu)及題型及綜合成績(jī)依據(jù)

1．試卷結(jié)構(gòu) 基本題 50%左右，綜合題 40%左右，提高題 10%左右。

2．題型 包括填空題、單項(xiàng)選擇題、簡(jiǎn)答題（包括名詞解釋?zhuān)?、程序分析（包括改錯(cuò)、程序填空、程序解釋、運(yùn)行結(jié) 果分析等）及編程題（時(shí)序邏輯電路、組合邏輯電路）。填空題、單項(xiàng)選擇題、名詞解釋、簡(jiǎn)答題以對(duì)基本概念的理解和硬件的內(nèi)部結(jié)構(gòu)，考核內(nèi)容包括：應(yīng)掌握的 基本概念、定義和基本計(jì)算及分析方法，理解和了解的內(nèi)容也以此形式出題。程序分析、改錯(cuò)題及編程題以重點(diǎn)掌握 VERILOG HDL 語(yǔ)言的結(jié)構(gòu)和使用方法為主，考核內(nèi)容包括：VERILOG HDL 語(yǔ)言的基 本結(jié)構(gòu)，庫(kù)和程序包的應(yīng)用，基本順序語(yǔ)句的使用，并行語(yǔ)句(進(jìn)程語(yǔ)句和元件例化語(yǔ)句)的使用，狀態(tài)機(jī)設(shè)計(jì)方 法分析，對(duì)組合邏輯電路和時(shí)序邏輯電路的設(shè)計(jì)和編程。

3．綜合成績(jī)依據(jù)

綜合成績(jī)根據(jù)期末考試成績(jī)、平時(shí)綜合(平時(shí)成績(jī)和實(shí)驗(yàn))綜合評(píng)定。平時(shí)成績(jī)包括：作業(yè)、考勤、測(cè)驗(yàn)、實(shí) 驗(yàn)。

綜合成績(jī)=考試 70%+平時(shí) 15 %+實(shí)驗(yàn) 15 %。

五、考試方式 采用閉卷考試（筆試）形式，同時(shí)出 A、B 兩套試題，其份量及難易程度大體相當(dāng)。

六、試題數(shù)量及時(shí)間安排 試卷涵蓋教學(xué)大綱規(guī)定內(nèi)容的 90%以上，根據(jù)題

型，單項(xiàng)選擇題 5 至 10 個(gè)、填空題 10 至 20 個(gè)空，簡(jiǎn)答題 3-5 個(gè)，程序分析 1-3 道，設(shè)計(jì)題 1-3 道。各個(gè)題型的分?jǐn)?shù)比例如下：

1、單項(xiàng)選擇題 10%

2、填空題 20%

3、簡(jiǎn)答題 20%

4、分析題 30%

5、編程題 20% 考試時(shí)間 120 分鐘，考試日期一般安排在12~13周內(nèi)進(jìn)行。

七、答題要求 要求學(xué)生正確運(yùn)用所學(xué)知識(shí)，答題過(guò)程完整，步驟清晰，描述準(zhǔn)確，程序結(jié)構(gòu)清晰。