第一篇：EDA技術(shù)教學總結(jié)與反思

EDA技術(shù)教學總結(jié)與反思

熊碧虎

EDA技術(shù)是機電專業(yè)學生偏電方向必備的專業(yè)技能，是培養(yǎng)學生實踐能力的重要課程之一。但要學好、掌握這項技術(shù)并不是件容易的事，因為這既要技術(shù)，又要創(chuàng)造力。這學期我首次接手16（20）班這門課程教學，通過一學期的教學實踐和探索，我認為要想上好這門課，全面落實職業(yè)教育，高效、快速地提高實訓教學質(zhì)量，應注意以下幾個問題：

一、明確學習目標。激發(fā)學習興趣

作為職業(yè)類技術(shù)學校，機電專業(yè)學生在校期間還需學習文化課、專業(yè)課等其他課程，進行EDA實訓的時間畢竟有限。再加上職業(yè)學校學生的成績相對較差，素質(zhì)普遍不高，自我控制能力一般不強。而EDA又是通過電腦操作來達到學習目的的，對計算機的使用要求高，所以學生很容易產(chǎn)生厭學情緒。這樣下去，達不到實訓的目的和要求。

因此在實踐教學中首先應讓學生了解EDA技術(shù)的重要性。讓他們清楚專業(yè)技能是其區(qū)別于普通學校學生的特征，同時讓他們知道練好專業(yè)技能，具備較高實際動手操作能力，對其今后的工作有著不可代替的重要意義，使學生真正在內(nèi)心覺得有必要學好EDA技術(shù)。

二、切實加強基本功訓練。

EDA的基本操作技能主要有設計方案、繪制原理圖，創(chuàng)建PCB版圖等。其中的設計原理圖和PCB是非常重要的基本功，這些操作技能要通過大量的練習才能形成。在這個過程中，教師要加強指導，及時發(fā)現(xiàn)學生中出現(xiàn)的錯誤和各種具體問題并予以糾正。

三、培養(yǎng)學生動腦習慣。提高工藝分析能力

PCB制造工藝分析是非常重要的，它直接關系到電路板是否能保質(zhì)保時完成。對于某些電路板來說，如果加工次序顛倒，既使技能基礎再好，也無法達到技術(shù)要求，因此在學生初學時，教師要針對圖紙要求，進行工藝分析，同時要引導學生把所學理論知識用到工藝分析中來。隨著實習的深入和學生認知水平的提高，可以讓學生自己編排一些簡單的工藝，逐漸過渡到由學生自己分析討論，教師歸納總結(jié)，這樣有利于培養(yǎng)學生的獨立工藝分析能力。

四、加強職業(yè)道德教育

職業(yè)道德教育也是EDA技術(shù)實訓所不可忽視的一個重要方面。我們要將良好的德育教育貫穿于實訓的全過程。從每天準點到達實訓室，不曠課，不早退，遵守6S管理。另外，德育教育也是一個潛移默化的結(jié)果，它需要教師注重教書育人、為人師表，以嚴肅、科學的工作態(tài)度給學生一個良好的工作環(huán)境。從而使他們養(yǎng)成愛護勞動工具和成果，遵守勞動紀律的工作習慣，培養(yǎng)學生良好的職業(yè)道德觀念和嚴謹細致的工作作風，促進學生身心健康發(fā)展。

今后的EDA技術(shù)實訓教學中，本人會多學習、多總結(jié)、多反思不斷的加強自己的的專業(yè)水平，從而為以后的教學打下堅實的基礎，當然，自己也有很多不足的地方，以后會努力克服自己的缺點，認真做好教學。

第二篇：eda技術(shù)課程總結(jié)與心得

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個方面？未來的發(fā)展趨勢是什么？

ANS:

2、EDA技術(shù)的優(yōu)勢是什么？

ANS: EDA依賴功能強大的計算機在EDA工具軟件平臺上自動的完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真等功能，直至實現(xiàn)既定性能的電子線路系統(tǒng)功能。EDA使得設計者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言HDL和EDA工具軟件來完成對系統(tǒng)硬件功能的實現(xiàn)

+ P 10

3、EDA的設計流程包括哪幾個環(huán)節(jié)？

ANS: ①設計輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時序仿真與功能門級仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測。

4、硬件描述語言的種類有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設計方法的優(yōu)點是什么？

ANS:

過程大部分由計算機完成，可植性強，便于系統(tǒng)的優(yōu)化和升級，以及對模型進行及時的修改，以改進系統(tǒng)或子系統(tǒng)的功能，更正設計錯誤，提高目標系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應用中，自頂向下的設計方法，就是在整個設計流程中各設計環(huán)節(jié)逐步求精的過程。

6、ip核可分為哪幾類？

ANS: ①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應用和發(fā)展中的意義是什么？

ANS:

IP就是將某些功能固化，而當EDA設計也需要這些功能的時候，就可以直接將植入了此功能的IP拿過來直接用，而不用再重新設計。這樣既可以提高效率又可以減少設計風險。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后順序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一個完整的VHDL程序包括哪幾個部分？其作用是什么？ ANS: ①實體描述部分 ②結(jié)構(gòu)體描述部分

作用 略

2、VHDL中標示符的命名規(guī)則是什么？

ANS: 標識符是設計者在VHDL程序中自己定義的，用于標識不同名稱的詞語。例如實體名、端口名等。具體規(guī)則如下：

·有效的字符：包括26個大小寫英文字母，數(shù)字包括0~9以及下劃線。

·任何標識符必須以英文字母開頭

·必須是單一的下劃線，且前后都要有字母或數(shù)字。·標識符中的英文字母不區(qū)分大小寫。

·允許包含圖形符號（如回車符、換行符等），也允許包含空格符。

3、端口模式有哪些？

ANS: ①IN

2、OUT

3、INOUT雙向端口

4、BUFFER 緩沖端口

4、VHDL中有哪些基本的數(shù)據(jù)類型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布爾）、natural（自然數(shù)）、integer（整數(shù)）、signed（有符號）、unsigned（無符號）、array（數(shù)組類)、record（記錄類型）、Subtype（子類型）、用戶自定義類型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、簡述信號和變量的區(qū)別

ANS：比較對象

信號SIGNAL

變量VARIABLE

基本用法

用于作為電路中的信號連線

用于作為進程中局部數(shù)據(jù)存儲單元

適用范圍

在整個結(jié)構(gòu)體內(nèi)的任何地方都適用

只能在所定義的進程中使用

行為特性

在進程最后才對信號賦值

立即賦值

簡單的說,信號是全局的,用于結(jié)構(gòu)體中并行語句間數(shù)據(jù)流的傳遞;變量則是局部的,他主要用于單個進程中中間變量的存儲.2、進程的特點是什么？

ANS：(1)進程結(jié)構(gòu)內(nèi)部的所有語句都是順序執(zhí)行的。

(2)多進程之間是并行執(zhí)行的，并可訪問結(jié)構(gòu)體或?qū)嶓w中所定義的信號。

(3)進程的啟動是由進程標識符PROCESS后的信號敏感表所標明的信號來觸發(fā)的，也可以用WAIT語句等待一個觸發(fā)條件的成立。

(4)各進程之間的通信是由信號來傳遞的。(5)進程語句的順序性(6)進程的啟動與執(zhí)行過程

當進程中定義的任一敏感型號發(fā)生更新（變化）時，由順序語句定義的行為就要重復執(zhí)行一次。當進程中最后一個語句執(zhí)行完畢后，執(zhí)行過程將自動返回到進程的起始端，以等待下一次敏感信號的變化。

3、VHDL語言有哪幾種描述方式？

ANS: 行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

【第六章】

1、列舉5個宏功能模塊

ANS: ① 算數(shù)組件，包括累加器、加法器、乘法器和LPM算數(shù)函數(shù)等。

② 組合電路，包括多路選擇器、比較器和LPM門函數(shù)等。

③ I/O組件，包括時鐘數(shù)據(jù)恢復（CDR）、鎖相環(huán)(PLL)等。

④ 存儲器編譯器件，包括FIFO Partitioner、RAM和ROM宏功能模塊等。

⑤ 存儲組件，包括存儲器、移位寄存器宏模塊和LPM存儲器函數(shù)等。

2、Quartus能夠接受的兩種RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、給出鎖相環(huán)的工作原理。

ANS: 鎖相環(huán)路是一個相位反饋自動控制系統(tǒng)。它由以下三個基本部件組成：鑒相器（PD）、環(huán)路濾波器（LPF）和壓控振蕩器（VCO）。其組成方框圖如下所示。

鎖相環(huán)的工作原理：

? ? ? ? ?

4、已知實驗板上有一個10MHZ的有源晶振，現(xiàn)在要產(chǎn)生1MHZ的正弦波，請?zhí)岢鲈O計方案

【第七章】

1、狀態(tài)機的優(yōu)點

ANS:① 高效的順序控制模型 ②容易利用現(xiàn)成的EDA優(yōu)化工具③性能穩(wěn)定④設計實現(xiàn)效率高⑤高速性能

2、一般的狀態(tài)機結(jié)構(gòu)包括哪幾個部分？各自的功能是什么？ ANS: ①說明部分、說明部分用tpye語句定義新的數(shù)據(jù)類型，其元素通常用狀態(tài)機的狀態(tài)名來定義。狀態(tài)變量（即現(xiàn)態(tài)和次態(tài)）應定義為信號，便于信息額傳遞，并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。說明部分一般放在architecture 和 begin之間。

②主控時序過程、所謂主控時序過程是指負責狀態(tài)機運轉(zhuǎn)和在時鐘驅(qū)動下負責狀態(tài)轉(zhuǎn)換。壓控振蕩器的輸出經(jīng)過采集并分頻； 和基準信號同時輸入鑒相器；

鑒相器通過比較上述兩個信號的頻率差，然后輸出一個直流脈沖電壓； 控制VCO，使它的頻率改變；

這樣經(jīng)過一個很短的時間，VCO 的輸出就會穩(wěn)定于某一期望值。③主控組合過程、顧名思義，主控組合進程也可稱為狀態(tài)譯碼過程，其任務是根據(jù)外部輸入的控制信號，包括來自狀態(tài)機外部的信號和來自狀態(tài)機內(nèi)部其他非主控的組合或時序進程的信號，以確定對外輸出或?qū)?nèi)部其他組合或時序進程輸出信號的內(nèi)容。④輔助過程、輔助進程用于配合狀態(tài)機工作的組合進程或時序進程。

3、狀態(tài)機的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點是什么？

ANS：① 直接輸出型編碼

這種編碼最典型的應用就是計數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器 4構(gòu)成的狀態(tài)機多，而且控制非法狀態(tài)出現(xiàn)的容錯技術(shù)要求比較高。

②順序編碼

優(yōu)點是 這種編碼方式最為簡單，在傳統(tǒng)設計技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯技術(shù)較為簡單。缺點也很多，如常常會占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時涉及多個觸發(fā)器的同時狀態(tài)轉(zhuǎn)換，因此將耗費更多的轉(zhuǎn)換時間，而且容易出現(xiàn)毛刺現(xiàn)象。

③一位熱碼狀態(tài)編碼

一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡單的編碼方式大為簡化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強了狀態(tài)機的工作穩(wěn)定性，這對于含有較多的時序邏輯資源、相對較少的組合邏輯資源的FPGA器件是最好的解決方案。

常用的去除毛刺的方法有哪幾種？

ANS： ①延時方式去毛刺

②邏輯方式去毛刺 ③ 定時方式去毛刺 P261

【第八章】

1、資源優(yōu)化可以通過哪幾種方式實現(xiàn) ANS：①資源共享 ②邏輯優(yōu)化 ③串行化

2、速度優(yōu)化可以通過哪幾種方式實現(xiàn)？

ANS：① 利用流水線設計技術(shù) ②寄存器配平③關鍵路徑法 ④乒乓操作法

【編程題】

1、用VHDL實現(xiàn)某一芯片的功能

2、計數(shù)并譯碼顯示

3、鍵盤掃描并顯示

第三篇：eda技術(shù)課程總結(jié)與心得--整理版

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個方面？未來的發(fā)展趨勢是什么？

(1)大容量、低電壓、低功耗(2)系統(tǒng)級高密度

(3)FPGA和ASIC出現(xiàn)相互融合。(4)動態(tài)可重構(gòu)

2、EDA技術(shù)的優(yōu)勢是什么？

縮短開發(fā)周期，有各類庫的支持，簡化邏輯設計，有利于設計文檔的管理，能仿真測試，開發(fā)者有自主權(quán)，將所有開發(fā)環(huán)節(jié)納入統(tǒng)一的自頂向下的設計中，有效的利用了計算機的自動設計能力。

3、EDA的設計流程包括哪幾個環(huán)節(jié)？

①設計輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時序仿真與功能仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測。

4、硬件描述語言的種類有哪些？

VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設計方法的優(yōu)點是什么？

過程大部分由計算機完成，可植性強，便于系統(tǒng)的優(yōu)化和升級，以及對模型進行及時的修改，以改進系統(tǒng)或子系統(tǒng)的功能，更正設計錯誤，提高目標系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應用中，自頂向下的設計方法，就是在整個設計流程中各設計環(huán)節(jié)逐步求精的過程。高效，高穩(wěn)定性，省時省力，成本較低。

6、ip核可分為哪幾類？

①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應用和發(fā)展中的意義是什么？

IP就是將某些功能固化，而當EDA設計也需要這些功能的時候，就可以直接將植入了此功能的IP拿過來直接用，而不用再重新設計。這樣既可以提高效率又可以減少設計風險。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過程？

PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA

2、FPGA的配置方式有哪些？

PS（被動串行）、PPS（被動并行同步）、PPA（被動并行異步）、PSA（被動串行異步）、JTAG模式、AS（主動串行）

3、JTAG？

JTAG是英文“Joint Test Action Group（聯(lián)合測試行為組織）”的詞頭字母的簡寫。JTAG邊界掃描技術(shù)。

【第三章】

1、verilog中標示符的命名規(guī)則是什么？

a.標識符

Verilog HDL中的標識符（Identifier）是由任意字母、數(shù)字、$符號和_（下劃線）符號的組成的字符序列，但標識符的第一個字符必須是字母或者下劃線。此外，標識符是區(qū)分大小寫的。

轉(zhuǎn)義表示符（Escaped Identifier）為在標識符中包含任何可打印字符提供了一條途徑。轉(zhuǎn)義標識符（反斜線）符號開頭，以空白結(jié)尾（空白可以是空格、制表符或換行符）。在轉(zhuǎn)義標識符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標識符的一部分。

Verilog HDL語言中定義了一系列保留標識符，叫做關鍵詞，僅用于表示特定的含義。注意只有小寫的關鍵詞才是保留字。

指導原則：不能用大小寫混用字符串表示關鍵詞，也不能把轉(zhuǎn)義的關鍵詞作為標識別符。

b.注釋

在Verilog HDL中有2種形式的注釋：

/*開始，直到*/ //第二種形式：到本行結(jié)束為止

c.格式

Verilog HDL是大小寫敏感的，也就是說，字符相同而字體（大小寫）不同的兩個標識符是不同的。此外，Verilog HDL語句的格式很自由，即語句結(jié)構(gòu)既可以跨越多行編寫，也可以在一行內(nèi)編寫。空白（空白行、制表符和空格）沒有特殊含義。指導原則：行的長度必須小于132個字符。

2、端口模式有哪些？

1、INPUT

2、OUTPUT

3、INOUT雙向端口

3、Verilog中有哪些基本的數(shù)據(jù)類型？

Reg，wire，parameters，integer

4、verilog中兩種基本的數(shù)據(jù)類型net（wire）和reg的區(qū)別

兩者的區(qū)別是：即存器型數(shù)據(jù)保持最后一次的賦值，而線型數(shù)據(jù)需要持續(xù)的驅(qū)動

輸入端口可以由net/reg驅(qū)動，但輸入端口只能是net；輸出端口可以使net/reg類型，輸出端口只能驅(qū)動net；若輸出端口在過程塊中賦值則為reg型，若在過程塊外賦值則為net型 用關鍵詞inout聲明一個雙向端口, inout端口不能聲明為寄存器類型，只能是net類型。wire表示直通，即只要輸入有變化，輸出馬上無條件地反映(如與、非門等簡單的連接)；reg表示一定要有觸發(fā)，輸出才會反映輸入。

不指定就默認為1位wire類型。專門指定出wire類型，可能是多位或為使程序易讀。wire只能被assign連續(xù)賦值，reg只能在initial和always中賦值。wire使用在連續(xù)賦值語句中，而reg使用在過程賦值語句中。

wire若無驅(qū)動連接，其值為z，reg默認初始值為不定值x。

reg表示一定要有觸發(fā)，沒有輸入的時候可以保持原來的值，但不直接與實際的硬件電路對應。

5、verilog中的時鐘過程表述的特點和規(guī)律

1.某信號被定義成邊沿敏感時鐘信號，則posedge A或 negedge A放敏感表中，always結(jié)構(gòu)塊中不能再出現(xiàn)信 號A了。

2.若B被定義成對應于時鐘的電平敏感異步控制信號，則除 posedge B或negedge B放敏感表中，always塊中必須 給出邏輯描述，即表述上是邊沿敏感，性能上是電平敏感。

3.若某信號對于時鐘同步，則不能出現(xiàn)在敏感信號表中。

4.敏感表中邊沿敏感信號和電平敏感信號不能同時出現(xiàn)。

【第五章】

1、簡述阻塞式賦值和非阻塞式賦值的區(qū)別

=，立即；<=過程結(jié)束

（1）同一個塊程序中：阻塞賦值語句是順序執(zhí)行的；非阻塞賦值語句是并行執(zhí)行的。

（2）在組合邏輯建模中應使用阻塞賦值；在時序邏輯建模中應使用非阻塞賦值。

（3）無論是阻塞賦值語句還是非阻塞賦值語句，若在該語句之前對其值進行應用，則只能引用其上一個時鐘周期賦于的舊值。

2、verilog語言有哪幾種描述風格？

RTL描述、行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

3、簡述任務和函數(shù)語句的區(qū)別

a.任務可以有input、output和inout,數(shù)量不限,函數(shù)只有input參數(shù),且至少有一個input;b.任務可以包含有時序控制(如延時等),函數(shù)不能包含有任何延遲,仿真時間為0;c.任務可以用disable中斷,函數(shù)不允許disable、wait語句;d.任務可以通過I/O端口實現(xiàn)值傳遞,函數(shù)名即輸出變量名,通過函數(shù)返回值;e.任務可以調(diào)用其他任務和函數(shù),函數(shù)只能調(diào)用其他函數(shù),不能調(diào)用任務;f.任務可以定義自己的仿真時間單位,函數(shù)只能與主模塊共用一個仿真時間單位；

g.函數(shù)通過一個返回一個值來響應輸入信號的值,任務卻能支持多種目的,能計算多個結(jié)果值，結(jié)果值只能通過被調(diào)用的任務的輸出端口輸出或總線端口送出;另外在函數(shù)中不能有wire型變量.任務定義語法：

task <任務名>;

<端口及數(shù)據(jù)類型聲明語句>

<語句1>......endtask

函數(shù)定義的語法: function <返回值類型或范圍>(函數(shù)名)

<端口說明語句>

<變量類型說明語句>

begin

<語句>......end endfunction

【第八章】

1、狀態(tài)機的優(yōu)點

①高效的順序控制模型

②容易利用現(xiàn)成的EDA優(yōu)化工具 ③性能穩(wěn)定

④設計實現(xiàn)效率高 ⑤高速性能

2、狀態(tài)機的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點是什么？

① 直接輸出型編碼：這種編碼最典型的應用就是計數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器構(gòu)成的狀態(tài)機多，而且控制非法狀態(tài)出現(xiàn)的容錯技術(shù)要求比較高。

②順序編碼：優(yōu)點是這種編碼方式最為簡單，在傳統(tǒng)設計技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯技術(shù)較為簡單。缺點也很多，如常常會占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時涉及多個觸發(fā)器的同時狀態(tài)轉(zhuǎn)換，因此將耗費更多的轉(zhuǎn)換時間，而且容易出現(xiàn)毛刺現(xiàn)象。③一位熱碼狀態(tài)編碼：一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡單的編碼方式大為簡化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強了狀態(tài)機的工作穩(wěn)定性，這對于含有較多的時序邏輯資源、相對較少的組合邏輯資源的FPGA器件是最好的解決方案。

3、常用的去除毛刺的方法有哪幾種？

①延時方式去毛刺

②邏輯方式去毛刺 ③ 定時方式去毛刺

第四篇：集成電路EDA技術(shù)

題

目

可編程邏輯器件與集成電路設計

姓

名

**

所在學院

理學院

專業(yè)班級

思源0901

學

號

09274027

指導教師

**

日

期

20**

年

**

月

日

可編程邏輯器件與集成電路設計

摘要：本文簡述了集成電路的傳統(tǒng)設計方法和現(xiàn)代設計方法，并對兩者的區(qū)別進行了比較，以實例為基礎介紹了集成電路的設計過程。對可編程邏輯器件的定義、分類、功能等進行詳盡的闡述，介紹了可編程邏輯器件的設計過程，以可編程邏輯器件軟件設計平臺QuartusII為例，介紹了可編程邏輯器件軟件設計平臺的功能及使用方法，并對其他種類軟件平臺作出比較。對國內(nèi)外集成電路設計公司作簡要介紹，分析了PLD和FPGA芯片上的文字信息。

關鍵字:集成電路設計；可編程邏輯器件；軟件設計平臺；QuartusII；PLD；FPGA

1.集成電路的設計方法

1.1手工傳統(tǒng)設計方法

傳統(tǒng)的集成電路設計方法是指20世紀50-60年代的手工設計時代。

傳統(tǒng)的集成電路設計方法的基本步驟是1.根據(jù)設計要求劃分功能模塊；2.確定輸入和輸出的關系，畫出真值表，寫出邏輯表達式；4.利用公式或卡諾圖進行人工化簡；5.根據(jù)化簡后的邏輯表達式畫出電路原理圖；6.在面包板上進行實驗，驗證電路的正確性；7.若無錯誤，再在透明薄膜上用貼圖符號貼PCB圖；8.檢查后送制板廠制板；9.對PCB板進行安裝、調(diào)試，若有大的錯誤，修改設計，重復以上過程，重新制板。

傳統(tǒng)集成電路設計方法的特點是采用自下而上（Bottom

Up）的設計方法，采用通用型邏輯器件搭積木式的方式，在系統(tǒng)硬件設計的后期進行仿真和調(diào)試，主要設計文件是電路原理圖。

圖1

1.2

EDA技術(shù)與現(xiàn)代設計方法

計算機出現(xiàn)后，人們可以借助計算機進行集成電路的輔助設計，這樣就進入了20世紀70-80年代的CAD（計算機輔助）時代，利用計算機及其圖形設備幫助集成電路設計人員進行設計工作，大大減少了手工設計時代的工作量，提高了集成電路的設計效率。到了80年代后期，CAD技術(shù)日漸成熟，集成電路的設計真正跨越到了EDA（電子設計自動化）的現(xiàn)代設計方法時代。

20世紀90年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術(shù)設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了EDA技術(shù)的迅速發(fā)展。

EDA技術(shù)就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。

EDA技術(shù)為電子系統(tǒng)設計帶來了很大的變化：設計效率提高，設計周期縮短；設計質(zhì)量提高；設計成本降低；能更充分地發(fā)揮設計人員的創(chuàng)造性；設計成果的重用性大大提高，省去了不必要的重復勞動。

現(xiàn)代的數(shù)字系統(tǒng)設計采用PLD，利用EDA開發(fā)工具，通過芯片設計來實現(xiàn)系統(tǒng)功能。普遍使用自頂向下(Top—Down)的設計方法，這里的“頂”就是指系統(tǒng)的功能；“向下”就是指將系統(tǒng)由大到小、由粗到精進行分解，直至可用基本模塊實現(xiàn)。自頂向下設計方法的一般過程大致上可以分為四步，如下圖所示。

Top－Down設計圖

明確系統(tǒng)功能

確定總體方案

子系統(tǒng)具體實現(xiàn)

系統(tǒng)仿真實現(xiàn)

圖2

明確系統(tǒng)功能：對要設計的系統(tǒng)的任務、要求、原理以及使用環(huán)境等進行充分調(diào)研，進而明確設計目標、確定系統(tǒng)功能，是一件至關重要的事。因為只有把它做好了，后面的設計工作才有意義，才有效率。

確定總體方案：明確了設計目標、確定系統(tǒng)功能之后，接下來要做的工作就是根據(jù)系統(tǒng)功能確定出系統(tǒng)設計的總體方案。

系統(tǒng)具體實現(xiàn)：系統(tǒng)方案確定以后．再從結(jié)構(gòu)上對系統(tǒng)進行邏輯劃分，導出系統(tǒng)的結(jié)構(gòu)框圖。一般把系統(tǒng)從邏輯上劃分為數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)兩部分。然后，再將各自劃分為多個子系統(tǒng)模塊，各模塊的輸入、輸出信號要明確，有利于團隊工作。這些子系統(tǒng)就可以依據(jù)基礎的數(shù)字設計確定具體電路實現(xiàn)。系統(tǒng)如果有控制算法也包括選擇控制算法及實現(xiàn)。

系統(tǒng)仿真實現(xiàn)：系統(tǒng)設計完成之后，最好先采用EDA軟什對所設計的系統(tǒng)進行仿真后再用具體器件搭電路．以保證系統(tǒng)設計的正確性和可靠性。電路實現(xiàn)時，一般按自底向上的順序進行。這樣做不僅行利于單個電路的調(diào)試，而且也利于整個系統(tǒng)的聯(lián)調(diào)。

因此，嚴格地講，現(xiàn)代數(shù)字系統(tǒng)的完整設計過程應該是“自頂向下設計。自底向上集成”。

1.3從傳統(tǒng)到現(xiàn)代設計方法的區(qū)別

從傳統(tǒng)設計方法到現(xiàn)代設計方法，集成電路設計技術(shù)有了長足的進步。傳統(tǒng)的集成電路設計方法，從根據(jù)設計目標得到真值表，到最后完成系統(tǒng)后的測試與調(diào)試，所有的工作均需人工完成。可以想象，隨著數(shù)字集成電路的發(fā)展，從小規(guī)模集成電路（SSI）的小于10個邏輯門，到中規(guī)模集成電路（MSI）的幾百個邏輯門，再到大規(guī)模集成電路的（LSI）幾萬門，最后甚至到超大規(guī)模集成電路（VLSI），甚大規(guī)模集成電路（ULSI）的幾十萬、幾百萬門電路，集成電路迅速的大規(guī)?；?，使得傳統(tǒng)設計方法根本無法完成得到真值表畫出卡諾圖等工作。它表現(xiàn)出了效率低下，一切手工完成，設計周期很長；容易出錯；芯片種類多，數(shù)量大，受市場的限制；設計靈活性差；產(chǎn)品體積大等缺點。同時后續(xù)的電路調(diào)試和設計也需要很高的電路布局和布線的技巧，總而言之，這樣的設計對于復雜數(shù)字系統(tǒng)來講效率太低了。

現(xiàn)代的設計方法，自頂向下，可以實現(xiàn)具體任務的分工完成，并且用軟件的方式設計硬件，從軟件設計的硬件系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由EDA軟件自動完成的，設計過程中可用軟件進行各種仿真，現(xiàn)場可編程，在線升級，而且整個系統(tǒng)集成在一塊兒很小的芯片上，體積小，功耗低，可靠性高，容易檢查錯誤，便于修改，設計周期短、成功率很高，這些優(yōu)點都是傳統(tǒng)方法無法比擬的，大大提高了集成電路設計的效率。

所以說從傳統(tǒng)方法到現(xiàn)代方法，集成電路的設計有了一個很大的跨越。

表1

2.可編程邏輯器件

2.1可編程邏輯器件定義

可編程邏輯器件英文全稱為：programmable

logic

device

即

PLD。PLD是做為一種通用集成電路產(chǎn)生的，他的邏輯功能按照用戶對器件編程來確定。一般的PLD的集成度很高，足以滿足設計一般的數(shù)字系統(tǒng)的需要。這樣就可以由設計人員自行編程而把一個數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請芯片制造廠商設計和制作專用的集成電路芯片了。

圖3

PLD的基本結(jié)構(gòu)如上圖所示，圖中與陣列和或陣列是PLD的主體。與陣列用以產(chǎn)生有關與項，或陣列把所有與項構(gòu)成與或形式的邏輯函數(shù)。任何組合邏輯函數(shù)均可表示為與或表達式，因而用與門-或門兩級電路可實現(xiàn)任何組合電路，又因為任何時序電路是由組合電路加上存儲元件構(gòu)成的，因而PLD的與或結(jié)構(gòu)對實現(xiàn)數(shù)字電路具有普遍的意義。

2.2可編程邏輯器件分類及功能

可編程邏輯器件按集成度分類如下圖。

圖4

簡單可編程邏輯器件有PROM、PLA、PAL、GAL。

PROM：與陣列固定，或陣列可編程的邏輯器件，最主要特征是只允許數(shù)據(jù)寫入一次，如果數(shù)據(jù)輸入錯誤只能報廢。

PLA：

與或陣列均可編程，在可編程邏輯器件中，它的靈活性最高。由于它

具有與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，只需形成所需的乘機項，使這列規(guī)模比輸入數(shù)相同的與陣列固定、或陣列可編程的PROM小得多。但是目前PLA的編程缺少高質(zhì)量的支持軟件和編程工具，且器件價格偏高，門的利用率不高，因而未得到廣泛應用。

PAL、GAL：與陣列可編程，或陣列固定的代表器件。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出

。PAL和GAL門陣列結(jié)構(gòu)把PROM器件的成本低、速度高、編程容易以及PLA器件的靈活性等優(yōu)點結(jié)合在一起，成為早起實現(xiàn)可編程ASIC的主要器件

復雜可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。

FPGA：提供了最高的邏輯密度、最豐富的特性和最高的性能。

現(xiàn)在最新的FPGA器件，可提供八百萬“系統(tǒng)門”（相對邏輯密度）。

這些先進的器件還提供諸如內(nèi)建的硬連線處理器、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件信號技術(shù)。

FPGA被應用于范圍廣泛的應用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。

CPLD：提供的邏輯資源少得多，最高約1萬門。

但是，CPLD提供了非常好的可預測性，因此對于關鍵的控制應用非常理想。

而且CPLD器件需要的功耗極低。

2.3可編程邏輯器件設計過程

采用自頂向下(Top—Down)的設計方法確定各個子系統(tǒng)后，就需要借助于EDA軟件進行系統(tǒng)設計實現(xiàn)。下圖是基于EDA軟件的PLD開發(fā)流程框圖，由框圖可見設計主要包括設計輸入、設計處理、功能仿真和時序仿真、器件編程或下載和系統(tǒng)測試五個部分

FPGA

/

CPLD設計流程

設計準備

設計輸入

?

圖形輸入

?

硬件描述語言HDL

設計處理

?

編譯、優(yōu)化綜合?

適配、分割

?

布局、布線

器件編程（下載）

系統(tǒng)測試

時序仿真

功能仿真

HDL：

VHDL（IEEE）

Verilog

（IEEE）

AHDL

ABEL

EDA工具自動實現(xiàn)

對CPLD產(chǎn)生Pof文件

對FPGA產(chǎn)生Sof文件

圖5

設計輸入：采用原理圖或硬件描述語言（HDL），描述出輸入和輸出的邏輯關系，將整個原理圖或程序輸入到計算機中。

設計處理：EDA工具可自動進行邏輯綜合，將功能描述轉(zhuǎn)換為門級描述，或轉(zhuǎn)換成具體PLD的網(wǎng)表文件，將網(wǎng)表文件自動適配到具體芯片中進行布局布線。

功能仿真和時序仿真：在軟件平臺進行硬件仿真。

編程下載：到實際芯片中，在實驗臺上進行驗證；

系統(tǒng)測試：測試成型系統(tǒng)，在每一階段若有問題，可在計算機上直接修改設計，重復以上過程。

3.可編程邏輯器件軟件設計平臺

可編程邏輯器件的軟件平臺，都是由PLD/FPGA芯片廠家提供,基本都可以完成所有的設計輸入（原理圖或HDL),仿真,綜合,布線,下載等工作。

3.1常用可編程邏輯器件軟件設計平臺比較

Altera公司：

QuartusII軟件平臺：

Quartus

II

是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

MaxplusII

E+MAX：免費PLD開發(fā)軟件，界面與標準版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器件，本身支持不復雜的VHDL和Verilog綜合。

MaxplusII

Baseline：免費PLD開發(fā)軟件，界面與標準版的MaxplusII完全一樣，但需要通過使用MAX+PLUSII

Advanced

Synthsis插件才能支持VHDL/Verilog。支持MAX7000/3000和部分FLEX/ACEX芯片。

Xilinx公司

ISE軟件平臺：　ISE是使用XILINX的FPGA的必備的設計工具，它可以完成FPGA開發(fā)的全部流程，包括設計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強大。

WebFITTER：免費PLD開發(fā)軟件,不需下載，可在線編譯，結(jié)果用e-mail發(fā)送到信箱。使用簡單，但要求較快的聯(lián)網(wǎng)速度。支持XC9500

和

CoolRunner系列。

WebPACK

ISE：免費PLD開發(fā)軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件。

Lattice公司

ispDesignEXPERT：PLD開發(fā)軟件,目前最新軟件改名為：ispLEVER

ispLEVER

Starter：免費PLD開發(fā)軟件,支持600個宏單元以下的Lattice芯片的設計。

3.2

QuartusII軟件設計平臺簡介

QuartusII是美國Altera公司自行設計的第四代PLD開發(fā)軟件可以完成PLD的設計輸入、邏輯綜合、布局與布線、仿真、時序分析、器件編程的全過程，同時還支持SOPC（可編程片上系統(tǒng)）設計開發(fā)。

QuartusⅡ提供了方便的設計輸入方式、快速的編譯和直接易懂的器件編程。能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。QuartusⅡ支持的器件有：Stratix

Ⅱ、Stratix

GX、Stratix、Mercury、MAX3000A、MAX

7000B、MAX

7000S、MAX

7000AE、MAX

Ⅱ、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone

Ⅱ、APEX

Ⅱ、APEX20KC、APEX20KE和ACEX1K系列。QuartusⅡ軟件包的編程器是系統(tǒng)的核心，提供功能強大的設計處理，設計者可以添加特定的約束條件來提高芯片的利用率。

Quartus

II軟件的設計過程主要包括：

1．建立項目；

2．輸入設計電路；

3．設計編譯；

4．設計仿真

5．設計下載

其中QuartusII的輸入可以有三種方式，（1）原理圖輸入方式：適用于對系統(tǒng)及各部分電路很熟悉的場合。（2）硬件描述語言輸入方式：硬件描述語言是用文本方式描述設計，硬件描述語言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成為IEEE標準。（3）波形輸入方式

當在Quartus

Ⅱ中完成設計后，就應當將所設計的電路下載到CPLD芯片中，結(jié)合用戶系統(tǒng)進行統(tǒng)一的調(diào)試。CPLD編程下載的方式較多，按計算機的接口可分為：串口下載（BitBlaster或MasterBlaster）、并口下載（ByteBlaster）、USB接口下載（MasterBlaster或APU）等方式。按器件可分為：CPLD編程（MAX3000、MAX5000、MAX7000、MAX

9000），F(xiàn)PGA下載（FLEX6000、FLEX8000、FLEX

10K、ACEX

1K、APEX

20K），存儲器編程EPC1、EPC2等。

4.集成電路設計公司簡介

4.1國內(nèi)集成電路設計公司介紹

大唐微電子技術(shù)有限公司：作為目前國內(nèi)規(guī)模最大的集成電路設計企業(yè)之一，大唐微電子積累了豐富的集成電路設計經(jīng)驗。多年來，公司在移動通信智能卡領域中，憑借獨具特色的產(chǎn)品與服務，引領了中國國內(nèi)移動通信智能卡市場穩(wěn)健、快速的發(fā)展。大唐微電子是目前全球智能卡領域中生產(chǎn)規(guī)模最大、產(chǎn)業(yè)鏈最完整、生產(chǎn)設備最先進的智能卡企業(yè)之一；是全球唯一一家能夠同時在芯片級、模塊級、卡片級向客戶提供全方位產(chǎn)品、服務與解決方案的企業(yè)；也是國家指定的中國第二代居民身份證專用集成電路設計和模塊加工企業(yè)。目前，公司模塊年生產(chǎn)能力達4億枚，智能卡年發(fā)行能力超過2億張。

炬力集成電路設計有限公司：是一家致力于集成電路設計與制造的大型半導體技術(shù)集團，美國的納斯達克上市公司，總部設在環(huán)境優(yōu)美的海濱城市珠海，旗下?lián)碛腥易庸尽媪呻娐吩O計有限公司、炬才微電子（深圳）有限公司、北京炬力北方微電子有限公司。公司目前共有700多人，其中本科以上研發(fā)人員占80%以

4.2國外集成電路設計公司介紹

Xilinx(賽靈思)：是全球領先的可編程邏輯完整解決方案的供應商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設計工具以及作為預定義系統(tǒng)級功能的IP（Intellectual

Property）核?？蛻羰褂肵ilinx及其合作伙伴的自動化軟件工具和IP核對器件進行編程，從而完成特定的邏輯操作。Xilinx公司成立于

1984年，Xilinx首創(chuàng)了現(xiàn)場可編程邏輯陣列（FPGA）這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。目前Xilinx滿足了全世界對

FPGA產(chǎn)品一半以上的需求。Xilinx產(chǎn)品線還包括復雜可編程邏輯器件（CPLD）。在某些控制應用方面CPLD通常比FPGA速度快，但其提供的邏輯資源較少。

Xlinx主要FPGA產(chǎn)品：Xilinx的主流FPGA分為兩大類，一種側(cè)重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Spartan系列；還有一種側(cè)重于高性能應用，容量大，性能能滿足各類高端應用，如Virtex系列，用戶可以根據(jù)自己實際應用要求進行選擇。

在性能可以滿足的情況下，優(yōu)先選擇低成本器件。

*

Spartan-3/3L:

新一代FPGA產(chǎn)品，結(jié)構(gòu)與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內(nèi)核，于2003年開始陸續(xù)推出。

*

Spartan-3E：基于Spartan-3/3L，對性能和成本進一步優(yōu)化

*

Spartan-6：xilinx最新推出的低成本FPGA

*

Virtex-II:2002年推出，0.15um工藝，1.5v內(nèi)核，大規(guī)模高端FPGA產(chǎn)品

*

Virtex-II

pro:

基于VirtexII的結(jié)構(gòu)，內(nèi)部集成CPU和高速接口的FPGA產(chǎn)品

*

Virtex-4:

xilinx最新一代高端FPGA產(chǎn)品，包含三個子系列：LX，SX，F(xiàn)X

*

Virtex-5：65nm工藝的產(chǎn)品

*

Virtex-6：最新的高性能FPGA產(chǎn)品，45nm

*

Virtex-7：20**年推出的超高端FPGA產(chǎn)品。

Altera：自二十年前發(fā)明世界上第一個可編程邏輯器件開始，Altera公司秉承了創(chuàng)新的傳統(tǒng)，是世界上“可編程芯片系統(tǒng)”（SOPC）解決方案倡導者。Altera結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識產(chǎn)權(quán)（IP）和技術(shù)服務，在世界范圍內(nèi)為14,000多個客戶提供高質(zhì)量的可編程解決方案。新產(chǎn)品系列將可編程邏輯的內(nèi)在優(yōu)勢——靈活性、產(chǎn)品及時面市——和更高級性能以及集成化結(jié)合在一起，專為滿足當今大范圍的系統(tǒng)需求而開發(fā)設計。

Altera可編程解決方案包括：業(yè)內(nèi)最先進的FPGA、CPLD和結(jié)構(gòu)化ASIC技術(shù)；全面內(nèi)嵌的軟件開發(fā)工具；最佳的IP內(nèi)核；可定制嵌入式處理器；現(xiàn)成的開發(fā)包；專家設計服務。

Altera主要FPGA產(chǎn)品：Altera的主流FPGA分為兩大類，一種側(cè)重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Cyclone，CycloneII；還有一種側(cè)重于高性能應用，容量大，性能能滿足各類高端應用，如Startix，StratixII等，用戶可以根據(jù)自己實際應用要求進行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。

*

Cyclone（颶風）：Altera中等規(guī)模FPGA，2003年推出，0.13um工藝,1.5v內(nèi)核供電，與Stratix結(jié)構(gòu)類似，是一種低成本FPGA系列，是目前主流產(chǎn)品，其配置芯片也改用全新的產(chǎn)品。

*

CycloneII：Cyclone的下一代產(chǎn)品，2005年開始推出，90nm工藝，1.2v內(nèi)核供電，屬于低成本FPGA，性能和Cyclone相當，提供了硬件乘法器單元

*

Stratix

：altera大規(guī)模高端FPGA,2002年中期推出，0.13um工藝，1.5v內(nèi)核供電。集成硬件乘加器,芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。

*

StratixII:

Stratix的下一代產(chǎn)品，2004年中期推出，90nm工藝，1.2v內(nèi)核供電，大容量高性能FPGA。

*StrtratixV為altera目前的高端產(chǎn)品，采用28-nm工藝，提供了28G的收發(fā)器件，適合高端的FPGA產(chǎn)品開發(fā)

5.PLD及FPGA片上文字信息分析

圖6

如上圖FPGA芯片，左上角XILINX文字為設計生產(chǎn)該芯片的公司名稱，KINTEX-7為芯片型號，Kintex-7

系列是賽靈思公司一種新型

FPGA，能以不到

Virtex-6

系列一半的價格實現(xiàn)與其相當性能，性價比提高了一倍，功耗降低了一半。下邊文字為此芯片的具體型號等，最下方TAIWAN為芯片的產(chǎn)地。

參考文獻

【1】

侯建軍

《數(shù)字電子技術(shù)基礎》高等教育出版社，2007年

【2】

朱明程

《可編程邏輯器件及應用》

西安電子科技大學出版社，2004年

【3】

百度百科

《PLD》

《FPGA》

《Xilinx》

《Altera》

【4】

陳忠平、高金定、高見芳

《基于Quartus

II的FPGA/CPLD設計與實踐》

電子工業(yè)出版社

2007年

第五篇：eda技術(shù)教案

EDA技術(shù)教案 第一次課 內(nèi)容：

介紹EDA技術(shù)的涵義、發(fā)展歷程和應用領域； 介紹EDA技術(shù)的主要內(nèi)容； 介紹EDA的工程設計流程； 說明本課程的特點與學習方法。教學目的：

通過介紹EDA技術(shù)的涵義、發(fā)展歷程和應用領域，使學生了解本課程的實際應用很大，調(diào)動學生學習這門課程的積極性

通過介紹EDA技術(shù)的主要內(nèi)容，使學生了解這門課程要學習什么。在此基礎上說明本課程的特點與學習方法。

說明各種通信系統(tǒng)的組成，了解它們的優(yōu)缺點，出現(xiàn)背景。重點說明數(shù)字通信系統(tǒng)的特定和優(yōu)點。

介紹EDA的工程設計流程，說明當前EDA設計的特點，用軟件方式設計硬件，用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關開發(fā)軟件自動完成的，因此類似軟件編程，不需太多的低層硬件知識，使學生克服畏難情緒。教學重點、難點：

EDA技術(shù)的三個發(fā)展階段以及各階段的特點； EDA的定義和EDA技術(shù)的主要內(nèi)容； EDA的工程設計流程。教學方法：

比較、舉例、圖解。教學過程：

（一）自我介紹，說明課時安排、成績評定方法、課程定位、教學網(wǎng)站的進入。

（二）講授新課

課堂教學實施過程共分六步。介紹EDA技術(shù)的涵義。

說明EDA技術(shù)的發(fā)展背景，說明EDA技術(shù)的三個發(fā)展階段，比較三個階段的各解決了什么問題，在此基礎上理解各階段的特點。

在第二步理解EDA技術(shù)進行電子系統(tǒng)設計的特點的基礎上引出并詳細說明EDA的定義，加深對EDA技術(shù)的涵義的理解。

在第三步詳細說明EDA的定義的基礎上，引出EDA技術(shù)的4個主要內(nèi)容：硬件描述語言：設計的主要表達手段；大規(guī)?？删幊踢壿嬈骷涸O計的載體；軟件開發(fā)工具：設計的工具；實驗開發(fā)系統(tǒng)：下載工具及硬件驗證工具。再分別介紹EDA技術(shù)的4個主要內(nèi)容：了解常用的硬件描述語言VHDL和Verilog；了解兩種常用的大規(guī)?？删幊踢壿嬈骷﨔PGA和CPLD以及它們各自的特點；了解主流EDA工具軟件；了解本課程使用的西安唐都公司的TD-EAD實驗系統(tǒng)

說明課程要求：通過學習這門課程要掌握運用EDA開發(fā)工具設計開發(fā)電子系統(tǒng)，引出這門課程的特點：實踐性強，說明我們的學習方法：抓住一個重點：VHDL的編程；掌握兩個工具： Quartus II 和 TD-EAD實驗系統(tǒng)；運用三種手段：通過案例分析、應用設計和上機實踐，實現(xiàn)理論與實踐相結(jié)合，邊學邊用，邊用邊學。用設計一個簡單電子系統(tǒng)為例，引出EDA的工程設計流程。說明當前EDA技術(shù)發(fā)展的特點：用軟件方式設計硬件；用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關開發(fā)軟件自動完成的；設計過程中可用有關軟件進行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高?，F(xiàn)代EDA設計類似軟件編程，不需太多的低層硬件知識，使學生克服畏難情緒。同時這里又回顧復習了使用EDA技術(shù)進行電子系統(tǒng)設計的特點。最后圖解說明EDA的工程設計流程。第二次課

內(nèi)容：安裝 Quartus Ⅱ，VHDL 與 Quartus Ⅱ初體驗 教學目的：

理解VHDL語言的特點。

了解主流EDA工具Quartus Ⅱ，掌握其安裝方法。掌握使用 Quartus Ⅱ進行FPGA設計的基本流程。

教學重點、難點：使用Quartus Ⅱ進行FPGA設計的基本流程。教學方法： 舉例、演示。教學過程：

課堂教學實施過程共分兩步。

回顧上節(jié)課所講的EDA的主要內(nèi)容。在此基礎上引出VHDL語言的特點，并介紹主流EDA開發(fā)工具Quartus Ⅱ，說明它的不同版本的特點。重點介紹PC破解版的安裝步驟。演示安裝過程，在演示是重點提醒學生注意容易出錯的幾個地方。

回顧上節(jié)課所講的當前EDA技術(shù)發(fā)展的特點，EDA的工程設計流程。在此基礎上說明使用 Quartus Ⅱ進行FPGA設計的基本流程，并通過實際演示設計一個簡單的電子系統(tǒng)：與非門，說明使用 Quartus Ⅱ和VHDL開發(fā)電子系統(tǒng)的基本流程。在演示過程中重點提醒學生注意容易出錯的幾個地方，并給出一些初學者的小竅門。第三次課

內(nèi)容：VHDL 程序基本結(jié)構(gòu)，VHDL 基本數(shù)據(jù)類型，VHDL 數(shù)據(jù)對象 教學目的：

掌握VHDL語言程序的基本結(jié)構(gòu)，特別是實體和結(jié)構(gòu)體。

掌握VHDL語言的語言要素，包括VHDL語言的基本數(shù)據(jù)類型、數(shù)據(jù)對象和VHDL 運算符，理解信號和變量的區(qū)別。

教學重點、難點：VHDL語言程序的基本結(jié)構(gòu)，VHDL語言的語言要素。教學方法：舉例、演示、歸納、比較。教學過程：

課堂教學實施過程共分三步。1)VHDL 程序基本結(jié)構(gòu)

回顧上節(jié)課設計與非門的例子，引出設計與非門的設計思想：先確定系統(tǒng)功能和接口，再進行內(nèi)部電路設計，由此引出VHDL程序的基本結(jié)構(gòu)：實體：對應系統(tǒng)接口，結(jié)構(gòu)體：對應系統(tǒng)內(nèi)部電路。從與非門的VHDL程序中可以直觀的看到它的三部分：庫、程序包的調(diào)用，實體聲明，結(jié)構(gòu)體定義。

以與非門的VHDL程序為例說明庫、程序包的調(diào)用的作用。說明調(diào)用語法，介紹常用的三個庫、程序包。

以與非門的VHDL程序為例說明實體聲明的語法，各項的意義。提醒學生注意初學者容易出錯的地方，如：實體名必須與文件名相同，否則編譯會出錯；最后一條端口聲明語句不可加分號等。并通過演示出錯情況，加深學生的印象。最后通過圖解歸納實體聲明的格式，容易出錯的地方，并對初學者進行相應的建議：使用范例，在Edit—> Insert Template 中選擇范例。Quartus 進行編譯時，要求關聯(lián)文件文件名相同，建議采用 Quartus 默認文件名，不要自己更改文件名。

以與非門的VHDL程序為例說明結(jié)構(gòu)體的語法，各項的意義。提醒學生注意初學者容易出錯的地方。并通過演示出錯情況，加深學生的印象。最后通過圖解歸納結(jié)構(gòu)體的格式，應注意的地方。

2)VHDL 基本數(shù)據(jù)類型

回到與非門的VHDL程序的實體聲明部分，引出VHDL的數(shù)據(jù)類型。介紹各種數(shù)據(jù)類型，重點介紹最常用的標準邏輯位、標準邏輯位矢量。提醒學生注意使用標準邏輯位矢量時必須注明數(shù)組中元素個數(shù)和排列方向，并舉例說明。最后比較VHDL和C語言中使用數(shù)據(jù)類型的異同點：VHDL同 C 語言一樣，必須先聲明端口和信號，然后才能使用，在聲明中必須定義它們的數(shù)據(jù)類型；與 C 語言不同，VHDL是強類型語言，只有相同數(shù)據(jù)類型的端口、信號和操作數(shù)才能相互作用。3)VHDL 數(shù)據(jù)對象

介紹VHDL的數(shù)據(jù)對象：信號、變量和常量。以與非門的VHDL程序為例，通過圖解比較說明信號和端口的異同點。說信號聲明的格式和信號賦值語句的格式。重點說明矢量賦值，通過舉例說明在矢量賦值要特別注意兩矢量之間的元素對應關系。

說明定義變量的語法格式、變量賦值的語法格式。比較信號和變量的區(qū)別。最后介紹定義常量的語法格式。第四次課

內(nèi)容：VHDL 運算符、VHDL 并行信號賦值語句。

教學目的：

掌握VHDL 運算符。

掌握VHDL語言的并行信號賦值語句，特別是選擇信號賦值語句和條件信號賦值語句，理解條件信號賦值語句的各賦值子句的優(yōu)先級差別。教學重點、難點：并置運算符“&”、選擇信號賦值語句、條件信號賦值語句。教學方法：舉例、演示、圖解。教學過程：

課堂教學實施過程共分四步。

分別介紹VHDL的四種運算符：算術(shù)運算符、并置運算符、關系運算符、邏輯運算符。對算術(shù)運算符重點說明能支持的數(shù)據(jù)類型和不能支持的數(shù)據(jù)類型。并置運算符是本課程的一個難點，通過一個電路設計，舉例說明并置運算符的應用。關系運算符重點說明能支持的數(shù)據(jù)類型。提醒學生注意：“<=”在條件語句中出現(xiàn)為小于等于，其它情況為信號賦值。邏輯運算符重點說明其優(yōu)先級關系。

并行語句是硬件描述語言區(qū)別于一般軟件程序語言的最顯著的特點之一。通過圖解說明常用并行語句特點，從圖中直觀的看到：并行語句之間是并行執(zhí)行，但并行語句內(nèi)部的執(zhí)行可以是順序的(進程語句)，也可以是并行的(塊語句)。

介紹并行信號賦值語句：簡單信號賦值語句、選擇信號賦值語句、條件信號賦值語句。給出選擇信號賦值語句格式，并通過設計3-8 線譯碼器，說明如何使用選擇信號賦值語句。提醒學生注意容易出錯的幾點：“選擇值”一定要覆蓋所有可能情況，若不可能一一指定，則要借助 others為其它情況找個“出口”。因此強烈建議初學者使用 with ? select 語句時，最后都帶上 when ?

others。“選擇值”必須互斥，不能出現(xiàn)條件重復或重疊的情況。給元素賦常數(shù)值，用單引號；給矢量賦常數(shù)值，用雙引號。通過演示出錯情況，加深學生的印象。

給出條件信號賦值語句格式，并通過設計8-3 線優(yōu)先編碼器，說明如何使用條件信號賦值語句。提醒學生注意容易：在執(zhí)行 When ?

Else 語句時，賦值條件按書寫的先后順序逐項測試，一旦發(fā)現(xiàn)某一賦值條件得到滿足，即將相應表達式的值賦給目標信號，并不再測試下面的賦值條件。即各賦值子句有優(yōu)先級的差別，按書寫的先后順序從高到低排列。通過觀察仿真結(jié)果，直觀的看到賦值優(yōu)先級，加深學生的印象。第五次課

內(nèi)容：進程語句、VHDL語言的順序語句。教學目的：

掌握進程語句，掌握進程的工作原理和特點，理解進程與時鐘的關系。

掌握VHDL語言的順序語句，特別是IF 語句和CASE語句，理解IF、CASE語句和選擇信號賦值語句、條件信號賦值語句的區(qū)別。

教學重點、難點：進程的工作原理和特點，進程與時鐘的關系。IF 語句和CASE語句，IF 語句和CASE語句的嵌套。

教學方法：圖解、舉例、總結(jié)。教學過程：

課堂教學實施過程共分四步。

介紹進程語句的特點、格式，說明各項意義。圖解說明進程工作原理，通過該圖直觀的理解進程的特點：進程本身是并行語句，單其內(nèi)部是順序語句；進程只有在特定的時刻（敏感信號發(fā)生變化）才會被激活。在此基礎上說明進程與時鐘的關系。通過圖解說明時鐘上升沿驅(qū)動進程語句，使學生較好的理解了進程的時鐘和進程是一種隱形的循環(huán)。給出時鐘沿的VHDL描述，通過幾個寄存器的設計，說明如何使用進程語句，通過觀察波形仿真圖，加深學生對進程與時鐘的關系的理解。最后總結(jié)進程的要點和容易出錯的幾個地方。介紹順序語句，提醒學生注意進程在激活的一瞬間就執(zhí)行完進程中所有語句。重點介紹IF 語句和CASE 語句。給出IF 語句的三種格式，說明它們的特點。在此基礎上總結(jié)使用 IF 語句注意的要點。最后通過設計串行輸入并行輸出的移位寄存器和并行輸入串行輸出的移位寄存器，加深學生對IF語句、IF語句嵌套的理解。

給出CASE 語句的格式，說明CASE 語句使用要點。最后通過設計帶使能端的 2-4 譯碼器，加深學生對IF語句、IF語句嵌套的理解。介紹LOOP語句和空語句。第六次課

內(nèi)容：層次化設計概念、在Quartus II 中實現(xiàn)層次化設計 教學目的：

理解層次化設計的優(yōu)點。

理解層次化設計的核心思想：模塊化、元件重用。

掌握在 Quartus II 中采用圖形法與文本法結(jié)合的混合輸入方法實現(xiàn)元件重用和系統(tǒng)的層次化設計。

教學重點、難點：在Quartus II 中實現(xiàn)層次化設計。教學方法：圖解、舉例、演示。教學過程：

課堂教學實施過程共分三步。

說明層次化設計的優(yōu)點。圖解說明層次化設計的核心思想：模塊化、元件重用。加深對層次化設計的優(yōu)點的理解。

圖解說明在 Quartus II 中實現(xiàn)系統(tǒng)層次化設計的主要步驟：首先按自頂向下的設計方法，設計系統(tǒng)，劃分和定義系統(tǒng)子模塊，形成系統(tǒng)層次化設計圖。其次用 VHDL 語言設計底層子模塊，并生成相應的元件符號。最后調(diào)用下層元件，完成上層模塊的設計，并生成相應的元件符號。這樣從底層元件開始，自底向上完成系統(tǒng)的設計。

通過實際演示時鐘選擇器的設計過程，說明如何在Quartus II 中實現(xiàn)系統(tǒng)層次化設計，主要包括模塊劃分、元件設計文件的建立、元件符號的生成、元件調(diào)用、LPM宏模塊的調(diào)用與參數(shù)配置、頂層電路原理圖的建立。第七次課

內(nèi)容：系統(tǒng)層次化設計進階

教學目的：理解元件例化、程序包和類屬映射。教學重點、難點：略 教學方法：圖解、舉例。教學過程：

課堂教學實施過程共分四步。

回顧上節(jié)課的內(nèi)容：在Quartus II 中實現(xiàn)層次化設計，并引出新問題：如何用 VHDL 語言而不是元件符號來調(diào)用已設計的元件，實現(xiàn)系統(tǒng)層次化設計。由此引出元件例化、程序包和類屬映射這幾個層次化設計中最重要的VHDL語句。

說明什么是元件例化：將以前設計的實體當作本設計的一個元件(元件定義)，然后再調(diào)用這個元件，即用VHDL語言將各元件之間的連接關系描述出來(元件映射)。介紹元件例化中的元件定義和元件映射的語法格式，說明各項意義。通過一個例子引用2分頻電路，來說明如何使用元件例化。

通過圖解說明元件例化語句的缺點：如果在一個實體中用到多個元件，那么在其結(jié)構(gòu)體中要用大量篇幅定義元件。元件定義在結(jié)構(gòu)體中，只有這個實體能調(diào)用該元件，如果有多個實體用到同一個元件，那么在這多個實體中都要對該元件進行定義。通過對該問題的解決，引出程序包：將數(shù)據(jù)類型、元件定義、子程序等收集到一個VHDL程序包中，只要在設計實體中用USE語句調(diào)用該程序包，就可以使用這些預定義的數(shù)據(jù)類型、元件定義、子程序。說明程序包的語法格式，通過舉例說明如何在程序包中進行元件定義以及如何應用程序包。提醒學生注意容易出錯的地方：程序包設計文件應保存為同名的VHDL文件并編譯。只有編譯過的程序包才能被其它設計實體調(diào)用。

通過一個常見的實際問題：設計一個帶參數(shù)的電子系統(tǒng)，使其應用范圍更廣，引出類屬映射語句。通過設計帶參數(shù)的分頻器，說明如何用 VHDL 語言設計和調(diào)用帶參數(shù)的元件。第八次課

內(nèi)容：Moore 狀態(tài)機的 VHDL 描述、Mealy 狀態(tài)機的 VHDL 描述。

教學目的：理解什么是Moore 狀態(tài)機和Mealy 狀態(tài)機，掌握Moore 狀態(tài)機和Mealy 狀態(tài)機的 VHDL 描述。

教學重點、難點：Moore 狀態(tài)機和Mealy 狀態(tài)機的 VHDL 描述。教學方法：圖解、舉例、類比。教學過程：

課堂教學實施過程共分三步。說明組合邏輯和時序邏輯的區(qū)別。用老式按鈕風扇類比組合邏輯，空調(diào)遙控器類比時序邏輯，形象的說明了組合電路的輸出只與當前輸入有關。時序邏輯電路的輸出不僅與當前輸入有關，還與過去的一系列輸入有關。由此引出狀態(tài)機：輸出由當前狀態(tài)和當前輸入決定，是一種廣義的時序電路。狀態(tài)機分Moore與Mealy型。說明這兩種狀態(tài)機的特點：Moore型輸出僅取決于其所處狀態(tài)，Mealy型輸出不僅與當前狀態(tài)有關，也與當前輸入有關，更常見。舉例說明Moore 型狀態(tài)機，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖加強Moore型輸出僅取決于其所處狀態(tài)的理解。舉例說明Mealy型狀態(tài)機，并畫出其狀態(tài)轉(zhuǎn)移圖，通過狀態(tài)轉(zhuǎn)移圖說明Mealy型輸出不僅與當前狀態(tài)有關，也與當前輸入有關的特點。

以Moore狀態(tài)機的狀態(tài)轉(zhuǎn)換圖說明如何用VHDL來描述Moore狀態(tài)機，分為兩個進程：確定狀態(tài)轉(zhuǎn)移的進程 Chang_State，決定輸出值的進程 Output_Process。狀態(tài)轉(zhuǎn)移進程：Moore 狀態(tài)機狀態(tài)轉(zhuǎn)移與輸出 Dout 無關。當S0狀態(tài)輸入0時，仍然還在S0狀態(tài)，沒有進行狀態(tài)轉(zhuǎn)移，因此也與這種自環(huán)與狀態(tài)轉(zhuǎn)移無關。狀態(tài)轉(zhuǎn)移進程由去掉輸出和自環(huán)后的狀態(tài)轉(zhuǎn)移圖決定。根據(jù)化簡后的狀態(tài)圖寫出狀態(tài)轉(zhuǎn)移進程。CASE語句嵌套IF語句，CASE語句表示當前狀態(tài)，IF語句表示在當前狀態(tài)下，根據(jù)當前輸入決定狀態(tài)轉(zhuǎn)移。提醒學生注意：一定要有狀態(tài)機開始工作的條件，否則狀態(tài)機永遠不會工作。輸出進程：在Moore狀態(tài)機中輸出只與當前狀態(tài)相關，用一個CASE語句完成。

在上一步的基礎上，對比Moore狀態(tài)機的VHDL實現(xiàn)，說明Mealy狀態(tài)機的實現(xiàn)，仍分為兩個進程：確定狀態(tài)轉(zhuǎn)移的進程Chang_State，決定輸出值的進程 Output_Process。由于Mealy狀態(tài)機與Moore狀態(tài)機的區(qū)別只在輸出 Dout 同時與當前狀態(tài) Si 和當前輸入有關。因此Chang_State進程的實現(xiàn)與Moore機相同。輸出由當前狀態(tài)和當前輸入共同決定，因此輸出進程 Output_Process也是CASE嵌套IF的格式，與狀態(tài)轉(zhuǎn)移進程類似。第九次課

內(nèi)容：用狀態(tài)機實現(xiàn)交通燈控制器

教學目的：掌握使用狀態(tài)機實現(xiàn)數(shù)字系統(tǒng)設計的方法。教學重點、難點：在 Quartus II 中狀態(tài)機的實現(xiàn)方法。教學方法：圖解、舉例、演示。教學過程：

課堂教學實施過程共分四步。

說明任務與要求，進行系統(tǒng)分析設計，在此基礎上畫出系統(tǒng)框圖，確定元件模塊和元件接口與連接?；仡櫾赒uartus II 中實現(xiàn)層次化設計過程，用VHDL語言實現(xiàn)底層模塊：計數(shù)器和控制器的設計。

重點介紹如何用狀態(tài)機設計控制器，確定狀態(tài)和狀態(tài)轉(zhuǎn)移條件，畫出狀態(tài)轉(zhuǎn)移圖，發(fā)現(xiàn)這是個Moore狀態(tài)機?；仡橫oore狀態(tài)機的VHDL實現(xiàn)，完成對控制器的設計。完成計數(shù)器和控制器的設計后，生成相應的計數(shù)器和控制器元件符號。按系統(tǒng)框圖建立頂層電路圖，編譯工程。第十次課

教學內(nèi)容：Protel2004項目文件的管理和編輯

（一）教學目標：

1、學會在Protel2004軟件中創(chuàng)建相應的各種文件

2、學會在Protel2004文件中創(chuàng)建相應的項目

3、學會在Protel2004文件中創(chuàng)建相應的設計工作區(qū) 教學重點：

對Protel2004軟件中各種層級，各種種類繁多的文件的識別和創(chuàng)建 教學方法：演示操作法 課時安排：1課時 教學過程：

一、Protel2004包含了三級文件管理模式，分別是設計工作區(qū)，項目和文件，級別依次從高到低。而文件有分為好多種類有原理圖文件，PCB封裝文件，庫文件，腳本文件，混合信號仿真文件，又如項目文件中有包含不同項目對應得不同文件。我們只是建立幾個常用的文件

二、在Protel2004工作環(huán)境中創(chuàng)建原理圖文件

1、打開文件/創(chuàng)建/原理圖，創(chuàng)建一個原理圖文件，并保存。注意器保存位置和保存的文件名稱，類型擴展名。

2、打開文件/創(chuàng)建/PCB文件，創(chuàng)建一個PCB文件，并保存。注意器保存位置和保存的文件名稱，類型擴展名。

三、在Protel2004工作環(huán)境中創(chuàng)建項目文件

打開文件/創(chuàng)建/項目/PCB項目，創(chuàng)建一個PCB項目文件，并保存。注意器保存位置和保存的文件名稱，類型擴展名。

四、在Protel2004工作環(huán)境中創(chuàng)建項目文件

打開文件/創(chuàng)建/設計工作區(qū)，創(chuàng)建一個設計工作區(qū)文件，并保存。注意器保存的方法、位置和保存的文件名稱，類型擴展名。

以上在保存文件的，項目級工作區(qū)的時候有幾種不同的方法：

1、在相應的文件上點擊右鍵保存，或另存為

2、在菜單欄中文件中找出相應命令執(zhí)行保存操作

五、打開工作面板projects.查看他們的結(jié)構(gòu)關系。教學反思于總結(jié)：

在演示教學的同時要注意教學的節(jié)奏，應反復演示，是學生能看清楚每一個操作步驟。要求學生對于常用的文件類型的擴展名，圖形符號有所了解。第十一次課

教學內(nèi)容：原理圖的設計基礎 教學目標：

1、掌握原理圖的一般設計步驟

2、熟悉Protel2004原理圖設計工具欄

3、熟練操作原理圖的圖樣的放大于縮小 教學難點：

掌握原理圖圖樣的放大于縮小的操作方法，牢記器快捷鍵操作。教學方法：講授法和演示操作法 課時安排：1課時 教學過程：

一、原理圖的一般設計步驟（講授法）原理圖的設計流程如下：

1、啟動Protel2004原理圖編輯器

新建一個原理圖文件或打開一個原理圖文件，都可以啟動原理圖編輯器，進入原理圖設計工作。

這里我們打開Protel2004自帶示例中的一個原理圖文件。

2、設置原理圖圖樣的大小及版面

3、在圖樣上放置元器件

4、對所放置元器件進行布局、布線

5、對布局、布線后的元器件進行調(diào)整

二、Protel2004 原理圖設計工具欄

這里我們打開Protel2004自帶示例中的一個原理圖文件。

Protel2004為設計者提供了方便快捷的原理圖繪制工具，分類放置在不同的工具欄中。這些工具欄，可以通過執(zhí)行選單命令“視圖/工具欄”的下拉菜單進行打開和關閉。

三、圖樣的放大于縮小：

1、在視圖菜單中有一系列的圖樣于縮小命令，分別執(zhí)行這些命令，觀察圖樣的變化，并記憶理解這些命令的含義和作用。熟練掌握這些命令的快捷鍵執(zhí)行方式。

2、利用鍵盤實現(xiàn)圖樣的放大于縮小。教學反思于總結(jié)：

關于原理圖設計的一般步驟，學生只要有個大致的了解就可以了，這個過程會在以后的操作中逐漸的熟練起來。兒本節(jié)課中第三部分是重點難點。需要學生對于各個命令逐條的反復的操作，觀察器變化，這個操作過程是枯燥的，應該盡可能的提高這節(jié)課的趣味性。讓學生更積極的投入進去。第十二講

教學內(nèi)容：連接線路

（一）教學目標：

1、能夠熟練的連接導線

2、學會放置線路節(jié)點

3、掌握設置網(wǎng)絡標號 教學重點：

1、熟練的在電路中連接導線

2、理解網(wǎng)絡標號的含義并能夠正確而且熟練的放置網(wǎng)絡標號 教學方法：演示教學法，任務完成法 課時安排：2課時 教學過程：

一、連接導線

當所有電路元器件、電源和其他對象放置完畢后，就可以進行原理圖中個對象的連線。連線的主要目的是按照電路設計的要求建立網(wǎng)絡的實際連通性。打開任一原理圖電路，對所教授內(nèi)容進行演示。

連線的方法：執(zhí)行“放置/導線命令”命令，或左鍵單擊wring工具欄中的連接導線命令。此時光標變?yōu)槭譅?，進入連線狀態(tài)。當光標到達電氣引腳是，會自動出現(xiàn)一個紅色的“×”，單擊鼠標左鍵，確定導線的起點，拖動鼠標到終點處，單擊鼠標左鍵，一根導線結(jié)束。再次單擊開始畫第二條導線，也可單擊鼠標右鍵退出連線狀態(tài)。

Protel2004為設計者提供了四種導線模式：90度走線、45度走線、任意角度走線和自動布線。在畫導線過程中，按下shift+space鍵，可以在各種走線模式間循環(huán)切換。

二、放置線路結(jié)點

所謂線路結(jié)點，是指當兩條導線交叉時相連的狀況。如果沒有結(jié)點存在，則認為該兩條導線在電氣上是不連通的。反之，則連通。

Protel2004是設計者在繪制導線時，將在T字連線處自動產(chǎn)生結(jié)點，而在十字處不會自動產(chǎn)生結(jié)點，若設計者需要結(jié)點則必須由手工放置。

三、設置網(wǎng)絡標號

網(wǎng)絡標號是實際電氣連接的導線的序號。具有相同的網(wǎng)絡標號的導線，不管圖上是否連在一起，都被看做是同一條導線。它多用于多層次電路或多重式電路的各個模塊電路之間的連接，這個功能在繪制印制電路板時十分重要。

放置網(wǎng)絡標簽的方法：執(zhí)行“放置/網(wǎng)絡標簽”命令，光標變成十字狀當網(wǎng)絡標簽于導線或引腳連接狀態(tài)時，會出現(xiàn)紅色的“×”標志，單擊鼠標左鍵，完成放置。同時對網(wǎng)絡標簽進行設置。

繪制下列電路圖，完成對所學內(nèi)容的練習

教學反思與總結(jié)：

本次課中，導線和網(wǎng)絡標簽的使用在繪制原理圖的過程中是經(jīng)常使用的，尤其是連接導線，需要反復的練習才能夠熟練的掌握。有的學生在連接導線是的終點和下一段導線的起點操作不正確，將單擊變?yōu)榱穗p擊，會造成元器件短路（如下圖示例）。還有就是網(wǎng)絡標簽的放置位置不正確，沒有注意到紅色小叉的標記，隨讓標簽也是放置在了導線或者元件的附近，但是并未形成成功的連接。第十三講

教學內(nèi)容：原理圖的繪制 教學目標：

1、通過實際的大量的練習熟悉并掌握原理圖文件的設計步驟

2、通過實際的大量的練習教學重點：

熟悉并掌握原理圖的繪畫技巧 教學方法：任務式教學法 課時安排：1課時 教學過程：

繪制下面的原理圖，進行練習：

教學反思與總結(jié)：

注意I/O端口、總線、網(wǎng)絡標簽的繪制細節(jié)。