第一篇：IC設(shè)計(jì)經(jīng)驗(yàn)總結(jié)
IC設(shè)計(jì)經(jīng)驗(yàn)總結(jié)
一、芯片設(shè)計(jì)之前準(zhǔn)備工作：
1)根據(jù)具體項(xiàng)目的時(shí)間要求預(yù)訂MPW班次，這個(gè)可以多種途徑完成。
（1）：一方面可以跟中科院EDA中心秦毅等老師聯(lián)系，了解各個(gè)工藝以及各個(gè)班次的時(shí)間。半導(dǎo)體所是EDA中心的會(huì)員單位，他們會(huì)很熱心的幫助完成。
（2）：另一方面可以和具體項(xiàng)目合作的單位如清華等，根據(jù)他們的流片時(shí)間來制定自己的流片計(jì)劃。
2)仔細(xì)核對(duì)設(shè)計(jì)庫(kù)的版本更新情況，包括PDK、Spectre Model以及RuleDecks。這些信息可以直接可以從中科院EDA中心獲得，或者從相應(yīng)的合作單位進(jìn)行溝通統(tǒng)一。這一點(diǎn)對(duì)后續(xù)的設(shè)計(jì)很重要，請(qǐng)務(wù)必要引起重視。
3)得到新的工藝庫(kù)必須整體的熟悉一下，好好的查看里面的Document以及Userguide之類的，里面的很多信息對(duì)實(shí)際設(shè)計(jì)很有幫助。安裝工藝庫(kù)的過程會(huì)根據(jù)具體設(shè)計(jì)要求做出一些選著。如TSMC65nm工藝庫(kù)在安裝過程中會(huì)提示是否選著RF工藝、電感是否使用厚層金屬、MIM電容的單位面積電容值等之類的。
4)制定TapeOut的具體Schedule.這個(gè)Schedule的制訂必須請(qǐng)相關(guān)有經(jīng)驗(yàn)的人來核實(shí)，第一次TapeOut的人往往缺乏實(shí)際經(jīng)驗(yàn)，對(duì)時(shí)間的安排可能會(huì)不合理。一旦Schedule制訂好后，必須嚴(yán)格按照這個(gè)時(shí)間表執(zhí)行。當(dāng)然必須趕早不趕晚！
二、芯片設(shè)計(jì)基本系統(tǒng)框圖一 芯片系統(tǒng)設(shè)計(jì)Matlab/C++/ADS/VerilogA等Cadence/Synopsis/Modesim/NC-Verilog等NO模擬電路芯片NO模擬電路驗(yàn)證Yes數(shù)字電路芯片數(shù)字電路驗(yàn)證SpetreVerilog/Ultrusim-VerilogNOVirtuoso/SoC encounterNO版圖驗(yàn)證數(shù)?；旌戏抡鍺O符合要求Yes版圖設(shè)計(jì)(模擬/數(shù)字)NOYes寄生提取仿真驗(yàn)證NO符合要求Calibre(DRC/LVS)Calibre(LPE)Yes設(shè)計(jì)完成TapeOut封裝測(cè)試NO符合性能Yes設(shè)計(jì)徹底完成
圖一
三、模擬IC設(shè)計(jì)基本流程
3.1)設(shè)計(jì)框圖如下圖二
電路樣式選擇電路結(jié)構(gòu)確定參數(shù)的選定以及仿真優(yōu)化以及可靠性仿真
圖二 3.2電路的式樣確定
這個(gè)主要是根據(jù)系統(tǒng)設(shè)計(jì)結(jié)果，分析和確定模擬電路的詳細(xì)的式樣。3.3電路的結(jié)構(gòu)確定
根據(jù)單元模塊電路的功耗、代價(jià)等各個(gè)指標(biāo)的折中分析，確定各個(gè)單元模塊的具體實(shí)現(xiàn)電路形式，如濾波器是無源濾波器還是有源濾波器，有正交VCO產(chǎn)生I/Q信號(hào)還是通過/2分頻器來實(shí)現(xiàn)I/Q信號(hào)，用差分形式還是用單路形式等等。在具體電路的選取過程中，我們需要查閱了大量的IEEE文獻(xiàn)，從中選取了比較成熟的，應(yīng)用較廣的電路結(jié)構(gòu)來進(jìn)行我們的設(shè)計(jì)工作。有時(shí)候可能會(huì)發(fā)現(xiàn)所確定的結(jié)構(gòu)很難或者根本不可能滿足技術(shù)指標(biāo)的要求，這就需要改進(jìn)結(jié)構(gòu)或者查閱文獻(xiàn)，設(shè)法滿足要求。3.4參數(shù)的選取和仿真
電路參數(shù)的選定與電路的仿真是分不開的。在比較重要的設(shè)計(jì)任務(wù)中，手算可以在20%的時(shí)間內(nèi)完成80%的設(shè)計(jì)工作量，剩下的20%卻需要花80％的時(shí)間來做。通過手算確定的參數(shù)是近似的，有時(shí)候會(huì)引錯(cuò)方向。但是它可以了解到參數(shù)的變化對(duì)設(shè)計(jì)會(huì)有多大的影響，是很有必要的。而采用計(jì)算機(jī)的反復(fù)迭代會(huì)使設(shè)計(jì)者對(duì)設(shè)計(jì)體會(huì)不深，不是明智的辦法。
俗話說“公欲善其事，必先利其器”。目前，在公司內(nèi)部可以使用多種EDA工具進(jìn)行電路仿真。對(duì)于EDA工具的使用不在于多，能夠精通常用的一類或者幾類就行。最主要的時(shí)候能夠靈活的進(jìn)行仿真規(guī)劃，知道什么樣的電路適合用什么樣的仿真工具。
－HSPICE；對(duì)于低頻電路設(shè)計(jì)來說，HSPICE是一種最靈活方便的工具，而且其仿真精度也比較高，后來被SYNOPSYS收購(gòu)，好像也正是因?yàn)檫@個(gè)原因使得如今的Hspice仿真速度以及精度都可以跟Cadence產(chǎn)出的仿真器相媲美了。業(yè)界使用Hspice作為仿真軟件的也挺多，原先是avanti公司的，－Spectre；是Cadence的仿真器，由于其是圖形界面，所以很直觀。－SpectreRF：對(duì)于射頻電路設(shè)計(jì)，SpectreRF是一種不錯(cuò)的選擇。
－UltraSim：相比于Spertre而言，在仿真精度損失3%的情況下，可以加速10~100倍的仿真速度。而且進(jìn)行整體芯片后仿真時(shí)候，我們可以根據(jù)其不用的精度要求來設(shè)置各個(gè)模塊的仿真精度。UltraSim Full-Chip Simulatorfor faster convergence on goals andsignoff of post-layout designs at thechip level.具體UltraSim的使用可以參考《Virtuoso? UltraSim Simulator User Guide》、《ADE/UltraSim Integration Tutorial》等。在網(wǎng)上相關(guān)資料很多，可以根據(jù)要求自己下載學(xué)習(xí)。－APS：Accelerated Parallel Simulatordelivers high-precision SPICE andscalable multi-core simulationperformance for complex and large preandpost-layout of analog and RF ICdesigns.這種仿真器是現(xiàn)在業(yè)界最快的仿真器，如今實(shí)驗(yàn)室已經(jīng)成功啟動(dòng)APS進(jìn)行大規(guī)模的是芯片整體驗(yàn)證仿真。在整體芯片規(guī)模越大，越能體現(xiàn)出優(yōu)勢(shì)。(對(duì)應(yīng)的Cadence版本5.10.41.5,安裝相應(yīng)的MMSim72)－SpectreVerilog：能夠進(jìn)行數(shù)?；旌戏抡娴墓ぞ?。
－UltraSim-Verilog：進(jìn)行數(shù)?；旌戏抡娴墓ぞ撸抡嫠俣缺萐pectreVerilog快。實(shí)驗(yàn)室在使用中較多的用在數(shù)字模塊的后仿驗(yàn)證。
－StarSim：高于HSPICE10倍的速度，對(duì)于大規(guī)模的晶體管級(jí)的仿真是不錯(cuò)的選擇，可以進(jìn)行tran分析。
－ADS：對(duì)于系統(tǒng)級(jí)的仿真，ADS是最好的選擇。對(duì)于電路級(jí)的仿真，功能也很強(qiáng)大，而且如今已經(jīng)有一個(gè)RFDE環(huán)境，可以將ADS嵌入在Cadence中，很方便的進(jìn)行使用。
在電路參數(shù)的選定及電路仿真的工作開始之前，最好能夠閱讀一遍廠家提供的Model庫(kù)及其文件，從中可能會(huì)得到意想不到的東西。
電路參數(shù)的選定及電路的仿真需要有良好的IC設(shè)計(jì)的基本知識(shí)。而這些知識(shí)的獲得則需要個(gè)人的不斷努力，不斷的積累。3.5優(yōu)化和可靠性仿真
由于實(shí)際工藝的都存在不確定性，會(huì)偏離設(shè)計(jì)的初衷，如器件尺寸的偏離，參雜濃度的改變等，都會(huì)影響到電路的性能，所以設(shè)計(jì)的時(shí)候應(yīng)具有一定的魯棒性，因此需要可靠性仿真，確保芯片在工藝偏離的情況下，性能仍然符合要求。
對(duì)各種參數(shù)要求較嚴(yán)格的電路，需要做蒙特卡羅分析，以前章琦做過簡(jiǎn)單的蒙特卡羅分析仿真方法的仿真，希望大家能夠相互學(xué)習(xí)這種方法，做芯片電路設(shè)計(jì)的全面仿真。還有工藝Corner分析至關(guān)重要，另外敏感性分析和溫度分析也應(yīng)該引起重視，特別是對(duì)某些特定電路的設(shè)計(jì)。
我們對(duì)工藝角Corner分析應(yīng)至少包括：全部模型的SS，TT，F(xiàn)F角。如有時(shí)間的話，可以進(jìn)一步細(xì)化，如N型晶體管和P型晶體管趨向于兩種不同的工藝角SS和FF等，晶體管和其他的電阻和電容等的工藝角不同等?？偠灾瑧?yīng)使用組合的方法，盡可能的涵蓋一切可能出現(xiàn)的工藝角情況。
就應(yīng)用的溫度而言對(duì)其進(jìn)行溫度范圍的仿真，一般而言，應(yīng)該覆蓋-20~100的溫度，取特征值如-20,27,100度等三個(gè)溫度點(diǎn)進(jìn)行仿真即可。溫度應(yīng)配合工藝角聯(lián)合進(jìn)行仿真，比如仿真在100度，SS工藝角的情況下芯片的性能。
分析可能的失配情況，尤其是匹配的對(duì)管，人為的進(jìn)行失配調(diào)整，如對(duì)管的尺寸失配5%等，仿真在這種情況下芯片的性能。還有就是考慮電源電壓的波動(dòng)，一般電壓電壓波動(dòng)范圍設(shè)置在+-10%的范圍。仿真過程中應(yīng)該應(yīng)該考慮到足夠的電壓欲度，使得在波動(dòng)范圍內(nèi)任然正常工作。
總而言之，優(yōu)化和可靠性仿真是必須的，它確保芯片在工藝偏離的情況下，性能仍然符合要求。
四、模擬IC設(shè)計(jì)一些經(jīng)驗(yàn)總結(jié)
4.1、設(shè)計(jì)庫(kù)的管理，各個(gè)電路圖以及電路端口命名需要規(guī)范，養(yǎng)成一個(gè)好習(xí)慣。這樣既方便于自己對(duì)電路模塊的調(diào)用，也方便于以后的師弟、師妹的學(xué)習(xí)理解。
4.2、模擬IC最基礎(chǔ)的一個(gè)模塊就是OPA，可以說它在模擬IC中到處使用，如ADC/DAC/PLL/DC-DC/LDO/Bandgap/PGA/VGA等等。所以大家在抽空時(shí)間里面需要對(duì)OPA基本設(shè)計(jì)理論，各個(gè)性能指標(biāo)的意義做好充分的了解?？梢蚤喿x參考書籍，也可向有OPA設(shè)計(jì)經(jīng)驗(yàn)的師兄弟請(qǐng)教、學(xué)習(xí)。有時(shí)間的話可以根據(jù)特定的應(yīng)用，設(shè)計(jì)一個(gè)相應(yīng)的OPA，這樣一方面掌握OPA以及模擬電路的基本設(shè)計(jì)方法，另一方面可以很好的學(xué)習(xí)Cadence等的軟件的仿真流程(準(zhǔn)對(duì)初學(xué)模擬IC設(shè)計(jì)者)。
4.3、仿真軟件的使用技巧。首先不可太依賴于仿真工具，仿真只是一種驗(yàn)證手段，只是用來驗(yàn)證你的設(shè)計(jì)想法是否正確。設(shè)計(jì)過程中必須多思考、多交流。
4.4、電路設(shè)計(jì)過程可以說是一個(gè)不斷迭代收斂的過程，千萬(wàn)不要害怕迭代次數(shù)較多。整個(gè)設(shè)計(jì)過程原本就是各個(gè)參數(shù)之間的Tade-Off過程。如LC-VCO的設(shè)計(jì)中我們要考慮Phase-Nosie、中心頻率、頻率調(diào)諧范圍、功耗、調(diào)諧曲線的Overlap、Kvco等。不斷的進(jìn)行參數(shù)設(shè)計(jì)調(diào)整，使得最后達(dá)到設(shè)計(jì)要求。
4.6、設(shè)計(jì)中電阻一般較常使用，在電阻采用絕對(duì)值的時(shí)，一般將電阻的W選取>2um,這樣在芯片加工過程中相應(yīng)的偏差就會(huì)減小。
五、仿真工具配合仿真方法幾點(diǎn)簡(jiǎn)單說明： 【1】Ultrasim的簡(jiǎn)單使用說明：
準(zhǔn)對(duì)不同的電路仿真，可以使用7種Simulation Mode：(1)S: Spice(2)A: Analog(3)AMR: Analog Multi Rate(4)DA: Digital Accurat(5)MS: Mixed Signal(6)DF: Digital Fast(7)DX:
一般其中DF/DA模式適用于數(shù)字電路（數(shù)字邏輯電路、門電路、觸發(fā)器、ROM、RAM等）仿真,不要把這兩種模式用于模擬電路仿真。
如果在option沒有設(shè)置,默認(rèn)是MS模式,兼顧精度與速度。AMR模式不能“本地化”(local)使用,就是說AMR模式只能用于整個(gè)電路而不能針對(duì)某一個(gè)模塊使用。
公差容忍度設(shè)置: speed可以設(shè)置總的公差容忍度tol（tol也可以單獨(dú)設(shè)置）,tol包括電壓、電流等所有的公差容忍度之和。
.usim_opt speed=2 設(shè)置tol=0.001,比較高的精度！
.usim_opt speed=1 #vco 對(duì)vco cell使用0.0001的tol speed＝1,2,3,4,5,6,7,8對(duì)應(yīng)的tol分別是0.0001 ,0.001,0.0025,0.005,0.02,0.02,0.04,0.07,精度以此降低。
通常,如果精度要求不是很高,可以采用默認(rèn)設(shè)置,而無需設(shè)置這一項(xiàng)。tol還與解矩陣方程的收斂性有關(guān),然而,我還從來沒有碰到ultrasim不收斂的時(shí)候！
再?gòu)?qiáng)調(diào)一點(diǎn)：精度設(shè)置的越高,相應(yīng)的速度越低！
Simulation Modes
Virtuoso UltraSim Simulation Modes Overview
一般使用過程中我們比較多的關(guān)注仿真模式、仿真速度、仿真精度的設(shè)置。其余一些詳細(xì)的設(shè)置可以參考《Virtuoso? UltraSim Simulator User Guide》 下面以使用Ultrasim仿真PLL的例子簡(jiǎn)單熟悉Ultrasim的設(shè)置
PLL模塊中既有高頻模塊VCO，Divider,也有低頻模擬模塊Charge-Pump,LPF，還有數(shù)字模塊Digital,所以這是比較復(fù)雜的系統(tǒng)，包含了數(shù)字、模擬、射頻。往往這樣的系統(tǒng)仿真速度和精度個(gè)大問題。VCO的仿真需要小的步長(zhǎng)，較高的精度，但是數(shù)字模塊可以采用較大的仿真步長(zhǎng)，精度要求不高。如果整體系統(tǒng)都是按照VCO的仿真精度來設(shè)置的話，仿真速度會(huì)很慢，特別是有模塊進(jìn)行后仿真的時(shí)候，速度就會(huì)成為更大的問題。而UltraSim的仿真可以分模塊很好處理這個(gè)問題，加快仿真速度，但也不損失仿真精度。1)啟動(dòng)Cadence icfb&,打開已經(jīng)建立好的Config(這樣的仿真務(wù)必建成Config形式)
2)設(shè)置各個(gè)模塊的仿真模式以及仿真精度。有兩種方法可以使用：第一直接所提取網(wǎng)標(biāo)中加入命令形式：如usim_opt sim_mode=a speed=2 subckt=[vco2phase]
usim_opt sim_mode=a speed=2 inst=[I19.I19.I0] 以上說明第一個(gè)是以子電路形式表示，vco2phase的仿真模式為a，仿真速度為2，第二個(gè)是以instances形式表示的。多列舉兩個(gè)理解一下：
.usim_opt sim_mode=da xi1 xi2 #dff.usim_opt sim_mode=a xi5 #driver @pmos2.usim_opt wf_format=wdf.usim_opt作為options,前面的3個(gè)option分別表示：把子電路xi1 xi2 和cell（名稱為dff的所有子電路）dff設(shè)置為DA仿真模式;把xi5、cell driver、model pmos2（用到模型名稱為pmos2的的mos管）設(shè)置為a模式;而生成的波形文件格式wdf。usim_opt sim_mode=a speed=2 maxstep_window=[0 10p 10n 1e20] subckt=[vco2phase] 設(shè)置vcophase的最大仿真步長(zhǎng)。另外一種通過界面化操作。打開Hierarchy Editor window如下
可以在vco2phase一欄處右擊來設(shè)置相應(yīng)的仿真模式、以及仿真速度。設(shè)置完成后點(diǎn)擊File >>>Save按鈕。
3)[Cadence hierarchy editor window] View >>>>>Tree
可以設(shè)置各個(gè)instance的view to use.(如veriloga/schematic/av_RC/extracted)。選定相應(yīng)的view后[Cadence hierarchy editor window] View >>>Update(必須)。更新后點(diǎn)擊Design>>>Hierarchy>>>>Return to Top.這個(gè)設(shè)置就相對(duì)很靈活，對(duì)模塊選著性的進(jìn)行后仿真處理??！
4)點(diǎn)擊：[Analog Circuit Design Environment] Simulation>>>>Options >>>Analog
進(jìn)行仿真設(shè)置：
Simulator選著UltraSim;
瞬態(tài)仿真，設(shè)置仿真時(shí)間長(zhǎng)度(如400ns)；
下面的設(shè)置是后仿真情況下給出的：(不同的仿真可以設(shè)置不同模式)Simulation Mode：Mixed Signal(MS);Speed=4;DC method:Complete DC(1)post-layout method :(Liberal RCR(3))postl=3.DC method 4中選著, e Skip DC(0), Complete DC(1), Fast DC(2), spectre DC(3).默認(rèn)情況 Complete DC(1).5)產(chǎn)生網(wǎng)標(biāo)查看UltraSim設(shè)置
點(diǎn)擊[Analog Circuit Design Environment] Simulation >>>Netlist >>>Recreate 這樣的話可以看到各個(gè)模塊設(shè)置情況，在后仿真時(shí)候也可看到提取的N多RC寄生。6)最后[Analog Circuit Design Environment] Simulation >>>Run就可以了。然后再根據(jù)不同的要求對(duì)電路進(jìn)行設(shè)置仿真。
其實(shí)UltraSim仿真設(shè)置還有很多，大家可以參考Virtuoso? UltraSim Simulator User Guide！!【2】APS仿真設(shè)置：
(1)建立Config File---New----Cell View 選擇Hierarchy-Editor,此時(shí)View Name 變成config, 然后點(diǎn)OK
彈出 New Configuration 對(duì)話框
點(diǎn)擊 Browse，彈出Choose the Top Cell 對(duì)話框，然后選中schematic，點(diǎn)擊OK。
New Configuration 變成如下圖示。
然后點(diǎn)擊Use Template…
Name 中選中 spectre(只進(jìn)行模擬仿真驗(yàn)證)，或者選中spectreVerilog(進(jìn)行數(shù)?；旌戏抡骝?yàn)證)，選中后點(diǎn)擊OK，回到New Configuration再點(diǎn)擊OK就完成了Config的建立。
(2)進(jìn)行仿真驗(yàn)證 在Library Manager的View中打開Config
在hierarchy editor中，View to Use 欄中點(diǎn)擊右擊相應(yīng)模塊的仿真模式(一般后仿真選中calibre，前仿真的話是選擇schematic)。
設(shè)置完后，進(jìn)入ADE仿真環(huán)境。(點(diǎn)擊Tools----Analog Envirment)
在ADE仿真環(huán)境中點(diǎn)擊 Setup---High-Performance Simulation….彈出High-Performance Simulation Options對(duì)話框:
Simulation Performance Mode 一欄包括Spectre、Turbo以及APS 對(duì)于規(guī)模比較大，而精度要求不是很高的電路來說，第二欄 Override Accuracy(Errpreset)Defaults 可以設(shè)置為L(zhǎng)iberal，而對(duì)于高精度的設(shè)計(jì)則需要設(shè)置為moderate 或者conservative The default settings for Multithreading for Spectre, Turbo and APS simulators are as given below:
在仿真過程中根據(jù)電路規(guī)模(Device 的多少)設(shè)置合理的仿真器
Cells marked with the symbol√ in the above table indicate the recommended tool to use for designs of a particular size.The following general rules apply: ■If the design is very small, say with less than 100 devices, Spectre L or Spectre Turbo single thread are the best choice.There is no additional performance gain using Spectre Turbo multi-thread or APS.■In designs with up to 5K devices, Spectre Turbo becomes the tool of choice and additional performance gain can be obtained by enabling multi-threading with Spectre Turbo.■As the device size continues to grow, APS provides additional value with its multithreading option.■For designs with more than 50K devices, APS provides significant performance gain using both single-thread and multi-thread.■APS is recommended for any post-layout design(dominated by parasitic elements).APS is targeted at transient, DC, AC and RF analysis including interactive features like alter, altergroup, sweep, and Monte Carlo.In case of AC analysis, the simulation is fully parallelized, resulting in significant performanance gain on large and post-layout designs.Typically AC analyses are not long simulations.Other analyses are not supported.The following recommendations allow you to achieve best performance with APS: ■APS with the +errpreset=liberal command line option provides sufficient accuracy for the majority of designs.Only high precision designs may require the use of the moderateor conservative setting for the +errpreset option.其余的設(shè)置與常規(guī)的Spectre仿真環(huán)境設(shè)置類似，在此不再累述。
【3】 Calibre對(duì)射頻版圖IC后仿真注意：
點(diǎn)擊 Run PEX，啟動(dòng)Calibre xRC 的GUI，如圖下圖所示。Outputs 菜單中的Extraction Type 里，第一項(xiàng)通常選擇Transistor Level 或Gate Level，分別代表晶體管級(jí)提取和門級(jí)提取。第二項(xiàng)可以選擇R+C+CC，R+C，R，C+CC，其中R代表寄生電阻，C 代表本征寄生電容，CC 代表耦合電容。第三項(xiàng)可以選擇NoInductance，L 或L+M，分別代表不提取電感，只提取自感和提取自感與互感。這些設(shè)置由電路圖的規(guī)模和提取的精度而定。在Format 一欄中，可以選擇SPECTRE，ELDO，HSPICE 等網(wǎng)表形式，也可以選擇Calibre xRC 提供的CALIBREVIEW 形式。本文中選擇CALIBREVIEW 形式。UseNames From 可以根據(jù)需要選擇SCHEMATIC 或LAYOUT。
設(shè)置完畢后，點(diǎn)擊 Run PEX，開始寄生參量提取。通常，Calibre xRC 先執(zhí)行LVS，之后提取寄生參量，最后將電路圖中的原有的器件和提取出的寄生電容，電阻和電感反饋到一新生成的帶寄生信息的電路圖中。PEX 完成后，彈出如下對(duì)話框：
Output Library 為輸出電路的library，自動(dòng)生成。
Cellmap File 一般庫(kù)中已經(jīng)存在，可以找到其相應(yīng)的路勁加入。
Calibre View Name 可以自己隨便命名，只是在后仿真時(shí)候應(yīng)該調(diào)用相應(yīng)的名字。下面會(huì)講到。
我們需要特比注意的是RF 器件與一般的MOS 器件不同，這類器件的模型是代工廠經(jīng)過實(shí)際測(cè)量得到的參數(shù)，在spice model 中通過子電路表示。因此，它的模型中已經(jīng)包含了器件的寄生信息。而且，由于這類器件的面積通常較大，其中的寄生電容和寄生電阻值是相當(dāng)可觀的。比如，在設(shè)計(jì)中，所示的每個(gè)RFMOSFET 的寬和長(zhǎng)分別為50um 和0.24um，每個(gè)器件包含10個(gè)finger。如果工具對(duì)RF 器件的內(nèi)部也進(jìn)行提取，將會(huì)對(duì)導(dǎo)致器件的寄生電容和電阻重復(fù)提取。為了確保提取正確，Calibre xRC 提供一種稱為“黑盒”提取的方法，可以將指定的器件（通常是RF 器件）看作理想器件。對(duì)其內(nèi)部的節(jié)點(diǎn)之間的寄生電容和寄生電阻不再提取。
具體步驟如下：首先，先定義xcell 文件，例如；
pmoscap_rf* pmoscap_rf moscap_rf18* moscap_rf18 moscap_rf18_nw* moscap_rf18_nw moscap_rf25* moscap_rf25 nmos_rf* nmos_rf nmos_rf_18* nmos_rf_18 nmos_rf_18_nodnw* nmos_rf_18_nodnw nmos_rf_25* nmos_rf_25 nmos_rf_hvt_nodnw* nmos_rf_hvt_nodnw nmos_rf_lvt* nmos_rf_lvt nmos_rf_lvt_nodnw* nmos_rf_lvt_nodnw nmos_rf_mlvt* nmos_rf_mlvt nnmos_rf_nodnw* nmos_rf_nodnw pmos_rf* pmos_rf ??????????
左邊是版圖單元的名稱，右邊是電路圖單元的名稱。其中所指定的器件版圖和電路圖必須是單獨(dú)的單元。通過這種方式定義版圖和原理圖單元的對(duì)應(yīng)關(guān)系，以及提取寄生時(shí)所需要屏蔽的版圖單元。其次，在XRC rule 中添加PEX IDEALXCELL YES 語(yǔ)句。最后，采用gate level 的方式進(jìn)行寄生參量提取，確保工具將RF 器件識(shí)別為一子電路。如果采用GUI 的方式，選擇gate level 提取，而不是transistor level 級(jí)提取。同時(shí)在input 選項(xiàng)中的已經(jīng)建立的xcell文件
在設(shè)置好以后點(diǎn)擊RUN PEX,接下去和沒有使用xcell時(shí)候一樣。
【4】Monte Carlo仿真(簡(jiǎn)稱MC)參考<
“Specifying the Characteristics of a Statistical Analysis” on page 86 “Selecting Signals and Expressions to Analyze” on page 88 “Defining Correlations” on page 98
“Starting and Stopping the Analysis” on page 99
“Saving and Restoring a Statistical Analysis Session” on page 101
具體：打開ADE仿真環(huán)境，點(diǎn)擊Tools----Monte Carto
出現(xiàn)Analog Statistical Analysis對(duì)話框
1.Specify the Number of Runs for this statistical analysis.2.Specify the Starting Run #.3.Choose the type of Analysis Variation.?Process Only ?Mismatch Only ?Process Variation and Mismatch 4.Choose a parameter to sweep in an inner loop 5.Selecting Signals and Expressions to Analyze 在ADE中產(chǎn)生netlist：
然后根據(jù)要求加入統(tǒng)計(jì)分析的內(nèi)容。上例中加入了工藝參數(shù)dtxo_n_18的process和mismatch的統(tǒng)計(jì)分析。
點(diǎn)擊Simulation---Run。
Run 完成后，在icfb對(duì)話框中會(huì)出現(xiàn) Simulation completed successfully 和Monte Carlo Simulation completed successfully 的字樣。查看仿真結(jié)果：
點(diǎn)擊Results---Plot---Curves：
點(diǎn)擊Results---Print---Iteration vs.Value….：
點(diǎn)擊Results—Plot—Histogram:查看變量的直方圖分布。
以上Analysis Variation {Process Only},也可以設(shè)置為 {Mismatch Only} 如下： 定義器件之間相關(guān)性：Simulation---Define Correlations…..還可以選擇Analysis Variation 為{Process & Mismatch}進(jìn)行仿真
第二篇：IC layout布局經(jīng)驗(yàn)總結(jié)
IC layout布局經(jīng)驗(yàn)總結(jié)
布局前的準(zhǔn)備: 1 查看捕捉點(diǎn)(grid)設(shè)置是否正確.08工藝為0.1,06工藝為0.05,05工藝為0.025.2 Cell名稱不能以數(shù)字開頭.否則無法做DRACULA檢查 3 布局前考慮好出PIN的方向和位置 布局前分析電路，完成同一功能的MOS管畫在一起 對(duì)兩層金屬走向預(yù)先訂好。一個(gè)圖中柵的走向盡量一致，不要有橫有豎。對(duì)pin分類,vdd,vddx注意不要混淆,不同電位(襯底接不同電壓)的n井分開.混合信號(hào)的電路尤其注意這點(diǎn).在正確的路徑下(一般是進(jìn)到~/opus)打開icfb.8 更改cell時(shí)查看路徑,一定要在正確的library下更改,以防copy過來的cell是在其他的library下,被改錯(cuò).9 將不同電位的N井找出來.布局時(shí)注意: 完成每個(gè)cell后要?dú)w原點(diǎn) DEVICE的 個(gè)數(shù) 是否和原理圖一至(有并聯(lián)的管子時(shí)注意)；各DEVICE的尺寸是否和原理圖一至。一般在拿到原理圖之后，會(huì)對(duì)布局有大概的規(guī)劃，先畫DEVICE，(DIVECE之間不必用最小間距,根據(jù)經(jīng)驗(yàn)考慮連線空間留出空隙)再連線。畫DEVICE后從EXTRACTED中看參數(shù)檢驗(yàn)對(duì)錯(cuò)。對(duì)每個(gè)device器件的各端從什么方向,什么位置與其他物體連線 必須 先有考慮(與經(jīng)驗(yàn)及floorplan的水平有關(guān))如果一個(gè)cell調(diào)用其它c(diǎn)ell，被調(diào)用的cell的vssx,vddx,vssb,vddb如果沒有和外層cell連起來，要打上PIN,否則通不過diva檢查.盡量在布局低層cell時(shí)就連起來 盡量用最上層金屬接出PIN。接出去的線拉到cell邊緣,布局時(shí)記得留出走線空間.16 金屬連線不宜過長(zhǎng)； pT/R7NU 17 電容一般最后畫，在空檔處拼湊。18 小尺寸的mos管孔可以少打一點(diǎn).19 LABEL標(biāo)識(shí)元件時(shí)不要用y0層，mapfile不認(rèn)。管子的溝道上盡量不要走線;M2的影響比M1小.電容上下級(jí)板的電壓注意要均勻分布；電容的長(zhǎng)寬不宜相差過大?？梢远鄠€(gè)電阻并聯(lián).22 多晶硅柵不能兩端都打孔連接金屬。柵上的孔最好打在柵的中間位置.24 U形的mos管用整片方形的柵覆蓋diff層,不要用layer generation的方法生成U形柵.25 一般打孔最少打兩個(gè) Contact面積允許的情況下,能打越多越好,尤其是input/output部分,因?yàn)殡娏鬏^大.但如果contact阻值遠(yuǎn)大于diffusion則不適用.傳導(dǎo)線越寬越好,因?yàn)榭梢詼p少電阻值,但也增加了電容值.27 薄氧化層是否有對(duì)應(yīng)的植入層金屬連接孔可以嵌 29 兩段金屬連接處重疊的地方注意金屬線最小寬度 連線接頭處一定要重疊，畫的時(shí)候?qū)⒃搮^(qū)域放大可避免此錯(cuò)誤。T B I ]0R6e4} 31 擺放各個(gè)小CELL時(shí)注意不要擠得太近，沒有留出走線空間。最后線只能從DEVICE上跨過去。
Text2,y0層只是用來做檢查或標(biāo)志用,不用于光刻制造33 芯片內(nèi)部的電源線/地線和ESD上的電源線/地線分開接;數(shù)模信號(hào)的電源線/地線分開。34 Pad的pass窗口的尺寸畫成整數(shù)90um.35 連接Esd電路的線不能斷，如果改變走向不要換金屬層 36 Esd電路中無VDDX,VSSX,是VDDB,VSSB.37 PAD和ESD最好使用M1連接，寬度不小于20um;使用M2連接時(shí),pad上不用打VIA孔,在ESD電路上打。
PAD與芯片內(nèi)部cell的連線要從ESD電路上接過去。39 Esd電路的SOURCE放兩邊，DRAIN放中間。
ESD的D端的孔到poly的間距為4,S端到poly的間距為^+0.2.防止大電流從D端進(jìn)來時(shí)影響polyY
ESD的pmos管與其他ESD或POWER的nmos管至少相距70um以上。
大尺寸的pmos/nmos與其他nmos/pmos(非powermos和ESD)的間距不夠70um時(shí),但最好不要小于50um,中間加NWELL,打上NTAP.43 NWELL和PTAP的隔離效果有什么不同?NWELL較深,效果較好.44 只有esd電路中的管子才可以用2*2um的孔.怎么判斷ESD電路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二極管的作用.45 擺放ESD時(shí)nmos擺在最外緣,pmos在內(nèi)
關(guān)于匹配電路，放大電路不需要和下面的電流源匹配。什么是匹配？使需要匹配的管子所處的光刻環(huán)境一樣。匹配分為橫向，縱向，和中心匹配。1221為縱向匹配，12為中心匹配（把上方1轉(zhuǎn)到下方1時(shí)，上方2也達(dá)到下方2位置）21中心匹配最佳。
尺寸非常小的匹配管子對(duì)匹配畫法要求不嚴(yán)格.4個(gè)以上的匹配管子,局部和整體都匹配的匹配方式最佳.中國(guó)電子頂級(jí)開發(fā)網(wǎng)4O F
在匹配電路的mos管左右畫上dummy,用poly,poly的尺寸與管子尺寸一樣,dummy與相鄰的第一個(gè)poly gate的間距等于poly gate之間的間距.49 電阻的匹配，例如1，2兩電阻需要匹配，仍是1221等方法。電阻dummy兩頭接地
Via不要打在電阻體,電容(poly)邊緣上面.51 05工藝中resistor層只是做檢查用中國(guó)電子頂級(jí)開發(fā)網(wǎng)
電阻連線處孔越多,各個(gè)VIA孔的電阻是并聯(lián)關(guān)系,孔形成的電阻變小.53 電阻的dummy是保證處于邊緣的電阻與其他電阻蝕刻環(huán)境一樣.54 電容的匹配，值，接線，位置的匹配。
電阻連接fuse的pad的連線要稍寬,因?yàn)橥ㄟ^的電流較大.fuse的容絲用最上層金屬.56 關(guān)于powermos ① powermos一般接pin，要用足夠?qū)挼慕饘倬€接，G L,V y4@ {(N D ② 幾種縮小面積的畫法。
③ 柵的間距？無要求。柵的長(zhǎng)度不能超過100um 57 Power mos要考慮瞬時(shí)大電流通過的情況,保證電流到達(dá)各處的路徑的電阻相差不大.(適應(yīng)所有存在大電流通過的情況).58 金屬層dummy要和金屬走向一致，即如果M2橫走，M2的dummy也是橫走向 59 低層cell的pin,label等要整齊,and不要?jiǎng)h掉以備后用.60 匹配電路的柵如果橫走，之間連接用的金屬線會(huì)是豎走，用金屬一層，和規(guī)定的金屬走向一致。
不同寬度金屬連接的影響？整個(gè)layout面積較大時(shí)影響可忽略.asicy*y 62 輸出端節(jié)電容要小.多個(gè)管子并聯(lián),有一端是輸出時(shí)注意做到這點(diǎn).63 做DRACULA檢查時(shí),如果先運(yùn)行drc,drc檢查沒有完畢時(shí)做了lvs檢查,那么drc檢查的每一步會(huì)比lvs檢查的每一步快;反之,lvs會(huì)比drc快.64 最終DRACULA通過之后在layout圖中空隙處加上ptap,先用thin-oxid將空隙處填滿,再打上孔,金屬寬度不要超過10,即一行最多8個(gè)孔(06工藝)65 為防止信號(hào)串?dāng)_,在兩電路間加上PTAP,此PTAP單獨(dú)連接VSS PAD.66 金屬上走過的電壓很大時(shí),為避免尖角放電,拐角處用斜角,不能走90度度的直角.67 如果w=20,可畫成兩個(gè)w=10mos管并聯(lián)
并聯(lián)的管子共用端為S端,或D端;串聯(lián)的管子共用端為s/d端.出錯(cuò)檢查: 69 DEVICE的各端是否都有連線；連線是否正確；: 70 完成布局檢查時(shí)要查看每個(gè)接線的地方是否都有連線，特別注意VSSX，VDDX 71 查線時(shí)用SHOTS將線高亮顯示，便于找出可以合并或是縮短距離的金屬線。
多個(gè)電阻（大于兩根）打上DUMMY。保證每根電阻在光刻時(shí)所處的環(huán)境一樣，最外面的電阻的NPIM層要超出EPOLY2 0.55 um，即兩根電阻間距的一半。73 無關(guān)的MOS管的THIN要斷開，不要連在一起
并聯(lián)的管子注意漏源合并，不要連錯(cuò)線。一個(gè)管子的源端也是另一個(gè)管子的源端
做DRAC檢查時(shí)最上層的pin的名稱用text2標(biāo)識(shí)。Text2的名稱要和該pin的名稱一樣.76 大CELL不要做DIVA檢查,用DRACULE.77 Text2層要打在最頂層cell里.如果打在pad上,于最頂層調(diào)用此PAD,Dracula無法認(rèn)出此pin.78 消除電阻dummy的lvs報(bào)錯(cuò)，把nimp和RPdummy層移出最邊緣的電阻，不要覆蓋dummy 79 06工藝中M1最小寬度0.8,如果用0.8的M1拐線,雖然diva的drc不報(bào)錯(cuò),但DRACULE的drc會(huì)在拐角處報(bào)錯(cuò).要在拐角處加寬金屬線.80 最后DRACULA的lvs通過,但是drc沒有過,每次改正drc錯(cuò)誤前可把layout圖存成layout1,再改正.以免改錯(cuò)影響lvs不通過,舊版圖也被保存下來了.81 Cell中間的連線盡量在低層cell中連完,不要放在高層cell中連,特別不要在最高層cell中連,因?yàn)樽罡邔觕ell的布局經(jīng)常會(huì)改動(dòng),走線容易因?yàn)閏ell的移動(dòng)變得混亂.82 DRACULA的drc無法檢查出pad必須滿足pad到與pad無關(guān)的物體間距為10這一規(guī)則.83 做DRACULA檢查時(shí)開兩個(gè)窗口,一個(gè)用于lvs,一個(gè)用于drc.可同時(shí)進(jìn)行,節(jié)省時(shí)間.84 電阻忘記加dummy;85 使用NS功能后沒有復(fù)原(選取AS),之后又進(jìn)行整圖移動(dòng)操作,結(jié)果被NS的元件沒有移動(dòng),圖形被破壞.86 使用strech功能時(shí)錯(cuò)選.每次操作時(shí)注意看圖左下角提示.87 Op電路中輸入放大端的管子的襯底不接vddb/vddx.;88 是否按下capslock鍵后沒有還原就操作
節(jié)省面積的途徑
電源線下面可以畫有器件.節(jié)省面積.90 電阻上面可以走線，畫電阻的區(qū)域可以充分利用。91 電阻的長(zhǎng)度畫越長(zhǎng)越省面積。
走線時(shí)金屬線寬走最小可以節(jié)省面積.并不需要走孔的寬度.93 做新版本的layout圖時(shí)，舊圖保存，不要改動(dòng)或刪除。減小面積時(shí)如果低層CELL的線有與外層CELL相連，可以從更改連線入手，減小走線面積。
版圖中面積被device，device的間隔和走線空間分割。減小面積一般從走線空間入手，更改FLOORPLAN。
有自己總結(jié)的，也有很多同事從調(diào)試記錄中摘抄出來的經(jīng)典，更有自己從網(wǎng)上資源中與不認(rèn)識(shí)的好友交流中得知并驗(yàn)證的，在這里希望也能夠和大家討論！也希望這個(gè)板塊不要辦成單純的資源板塊，希望多一點(diǎn)技術(shù)流上的討論。因?yàn)锳SIC的很多知識(shí)其實(shí)來源于實(shí)際工作中的經(jīng)驗(yàn)和無數(shù)次的失敗！
第三篇：IC設(shè)計(jì)基礎(chǔ)筆試
IC設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件）筆試集錦
1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕蘭微面試題目）什么是MCU？
MCU(Micro Controller Unit)，又稱單片微型計(jì)算機(jī)(Single Chip Microcomputer)，簡(jiǎn)稱單片機(jī)，是指隨著大規(guī)模集成電路的出現(xiàn)及其發(fā)展，將計(jì)算機(jī)的CPU、RAM、ROM、定時(shí)數(shù)器和多種I/O接口集成在一片芯片上，形成芯片級(jí)的計(jì)算機(jī)。MCU的分類
MCU按其存儲(chǔ)器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASH ROM等類型。MASK ROM的MCU價(jià)格便宜，但程序在出廠時(shí)已經(jīng)固化，適合程序固定不變的應(yīng)用場(chǎng)合；FALSH ROM的MCU程序可以反復(fù)擦寫，靈活性很強(qiáng)，但價(jià)格較高，適合對(duì)價(jià)格不敏感的應(yīng)用場(chǎng)合或做開發(fā)用途；OTP ROM的MCU價(jià)格介于前兩者之間，同時(shí)又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場(chǎng)合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。RISC為Reduced Instruction Set Computing的縮寫，中文翻譯為精簡(jiǎn)執(zhí)令運(yùn)算集，好處是 CPU核心很容易就能提升效能且消耗功率低，但程式撰寫較為復(fù)雜；常見的RISC處理器如 Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的縮寫,中文翻譯為復(fù)雜指令運(yùn)算集,它只是 CPU分類的一種,好處是CPU所提供能用的指令較多、程式撰寫容易,常見80X86相容的CPU即 是此類。
DSP有兩個(gè)意思，既可以指數(shù)字信號(hào)處理這門理論，此時(shí)它是Digital Signal Processing的縮寫；也可以是Digital Signal Processor的縮寫，表示數(shù)字信號(hào)處理器，有時(shí)也縮寫為DSPs，以示與理論的區(qū)別。
2、FPGA和ASIC的概念，他們的區(qū)別。（未知）答案：FPGA是可編程ASIC。
ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一 個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì) 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)
3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）otp是一次可編程（one time programme）,掩膜就是mcu出廠的時(shí)候程序已經(jīng)固化到里面去了，不能在寫程序進(jìn)去?。?、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目）
5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目）
6、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目）
7、IC設(shè)計(jì)前端到后端的流程和eda工具。（未知）
8、從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）
10、寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛）
11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試）
先介紹下IC開發(fā)流程：
1.）代碼輸入（design input)用vhdl或者是verilog語(yǔ)言來完成器件的功能描述，生成hdl代碼 語(yǔ)言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: composer(cadence);viewlogic(viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確 數(shù)字電路仿真工具：
Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模擬電路仿真工具：
AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真 中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再 仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。
12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目）
13、是否接觸過自動(dòng)布局布線？請(qǐng)說出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元 素？（仕蘭微面試題目）
14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目）
16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目）
17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目）
19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.（未知）20、什么叫Latchup?（科廣試題）
21、什么叫窄溝效應(yīng)?（科廣試題）
22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差 別？（仕蘭微面試題目）
23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微
面試題目）
24、畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn) 移特性。（Infineon筆試試題）
25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor.Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 盛筆試題circuit design-beijing-03.11.09）
27、說明mos一半工作在什么區(qū)。（凹凸的題目和面試）
28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）
29、寫schematic note（？），越多越好。（凹凸的題目和面試）30、寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用。（未知）
31、太底層的MOS管物理特性感覺一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢恚?式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC設(shè)計(jì)的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當(dāng)然也要大概會(huì)操作。
32、unix 命令cp-r, rm,uname。（揚(yáng)智電子筆試）
2、如何成為IC設(shè)計(jì)高手？如何提高自己的設(shè)計(jì)能力？自己的感受是，IC設(shè)計(jì)不同于一般的板級(jí)電子設(shè)計(jì)，由于流片的投資更大，復(fù)雜度更高，系統(tǒng)性更強(qiáng)，所以學(xué)習(xí)起來也有些更有意思的地方。這里就斗膽跳過基本電子知識(shí)的方面，單就一些特別的地方來表達(dá)一下個(gè)體的感受。
首先，作為初學(xué)者，需要了解的是IC設(shè)計(jì)的基本流程。應(yīng)該做到以下幾點(diǎn)：基本清楚系統(tǒng)、前端、后端設(shè)計(jì)和驗(yàn)證的過程，IC設(shè)計(jì)同半導(dǎo)體物理、通信或多媒體系統(tǒng)設(shè)計(jì)之間的關(guān)系，了解數(shù)字電路、混合信號(hào)的基本設(shè)計(jì)過程，弄清楚ASIC，COT這些基本的行業(yè)模式。竊以為這點(diǎn)對(duì)于培養(yǎng)興趣，建立自己未來的技術(shù)生涯規(guī)劃是十分重要的。學(xué)習(xí)基本的設(shè)計(jì)知識(shí)，建議讀一下臺(tái)灣CIC的一些設(shè)計(jì)教材，很多都是經(jīng)典的總結(jié)。
EDA技術(shù)的學(xué)習(xí)：對(duì)于IC設(shè)計(jì)者來說，EDA工具意義重大，透過EDA工具商的推介，能夠了解到新的設(shè)計(jì)理念。國(guó)內(nèi)不少IC設(shè)計(jì)者，是單純從EDA的角度被帶入IC設(shè)計(jì)領(lǐng)域的，也有很多的設(shè)計(jì)者在沒有接觸到深亞微米工藝的時(shí)候，也是通過EDA廠家的推廣培訓(xùn)建立基本概念。同時(shí)，對(duì)一些高難度的設(shè)計(jì)，識(shí)別和選擇工具也是十分重要的。如果你希望有較高的設(shè)計(jì)水平，積累經(jīng)驗(yàn)是一個(gè)必需的過程。經(jīng)驗(yàn)積累的效率是有可能提高的。以下幾點(diǎn)可以參考：
1、學(xué)習(xí)借鑒一些經(jīng)典設(shè)計(jì)，其中的許多細(xì)節(jié)是使你的設(shè)計(jì)成為產(chǎn)品時(shí)必需注意的。有些可能是為了適應(yīng)工藝參數(shù)的變化，有些可能是為了加速開關(guān)過程，有些可能是為了保證系統(tǒng)的穩(wěn)定性等。通過訪真細(xì)細(xì)觀察這些細(xì)節(jié)，既有收益，也會(huì)有樂趣。項(xiàng)目組之間，尤其是項(xiàng)目組成員之間經(jīng)常交流，可避免犯同樣錯(cuò)誤。
2、查文獻(xiàn)資料是一個(gè)好方法。同“老師傅”一同做項(xiàng)目積累經(jīng)驗(yàn)也較快。如果有機(jī)會(huì)參加一些有很好設(shè)計(jì)背景的人做的培訓(xùn)，最好是互動(dòng)式的，也會(huì)有較好的收獲。
3、當(dāng)你初步完成一項(xiàng)設(shè)計(jì)的時(shí)侯，應(yīng)當(dāng)做幾項(xiàng)檢查：了解芯片生產(chǎn)廠的工藝, 器件模型參數(shù)的變化,并據(jù)此確定進(jìn)行參數(shù)掃描仿真的范圍。了解所設(shè)計(jì)產(chǎn)品的實(shí)際使用環(huán)境，正確設(shè)置系統(tǒng)仿真的輸入條件及負(fù)載模型。嚴(yán)格執(zhí)行設(shè)計(jì)規(guī)則和流程對(duì)減少設(shè)計(jì)錯(cuò)誤也很有幫助。
4、另外，你需要知識(shí)的交流，要重視同前端或系統(tǒng)的交流，深刻理解設(shè)計(jì)的約束條件。作為初學(xué)者，往往不太清楚系統(tǒng)，除了通過設(shè)計(jì)文檔和會(huì)議交流來理解自己的設(shè)計(jì)任務(wù)規(guī)范，同系統(tǒng)和前端的溝通是IC設(shè)計(jì)必不可少的。所謂設(shè)計(jì)技巧，都是在明了約束條件的基礎(chǔ)上而言的，系統(tǒng)或前端的設(shè)計(jì)工程師，往往能夠給初學(xué)者很多指導(dǎo)性的意見。
5、重視同后端和加工線的交流：IC設(shè)計(jì)的復(fù)雜度太高，除了借助EDA工具商的主動(dòng)推介來建立概念之外，IC設(shè)計(jì)者還應(yīng)該主動(dòng)地同設(shè)計(jì)環(huán)節(jié)的上下游，如后端設(shè)計(jì)服務(wù)或加工服務(wù)的工程師，工藝工程師之間進(jìn)行主動(dòng)溝通和學(xué)習(xí)。對(duì)于初學(xué)者來說，后端加工廠家往往能夠?yàn)樗麄儙硪恍┙?jīng)典的基本理念，一些不能犯的錯(cuò)誤等基本戒條。一些好的后端服務(wù)公 司，不僅能提供十分嚴(yán)格的Design Kit，還能夠給出混合信號(hào)設(shè)計(jì)方面十分有益的指導(dǎo)，幫助初學(xué)者走好起步之路。加工方面的知識(shí)，對(duì)于IC設(shè)計(jì)的“產(chǎn)品化”更是十分關(guān)鍵。
6、重視驗(yàn)證和測(cè)試，做一個(gè)“偏執(zhí)狂”：IC設(shè)計(jì)的風(fēng)險(xiǎn)比板級(jí)電子設(shè)計(jì)來的更大，因此試驗(yàn)的機(jī)會(huì)十分寶貴，“偏執(zhí)狂”的精神，對(duì)IC設(shè)計(jì)的成功來說十分關(guān)鍵。除了依靠公司成熟的設(shè)計(jì)環(huán)境，Design Kit和體制的規(guī)范來保證成功之外，對(duì)驗(yàn)證的重視和深刻理解，是一個(gè)IC設(shè)計(jì)者能否經(jīng)受壓力和享受成功十分關(guān)鍵的部分。由于流片的機(jī)會(huì)相對(duì)不多，因此找機(jī)會(huì)更多地參與和理解測(cè)試，對(duì)產(chǎn)品成功和失敗的認(rèn)真總結(jié)與分析，是一個(gè)IC設(shè)計(jì)者成長(zhǎng)的必經(jīng)之路。
同行交流以及工作環(huán)境的重要性：IC設(shè)計(jì)的復(fù)雜性和技術(shù)的快速發(fā)展，使得同行之間的交流十分關(guān)鍵，多參與一些適合自己水平的討論組和行業(yè)會(huì)議，對(duì)提高水平也是十分有益的。通過同行之間的交流，還可以發(fā)現(xiàn)環(huán)境對(duì)于IC設(shè)計(jì)水平的重要影響。公司的財(cái)力，產(chǎn)品的方向，項(xiàng)目的難度，很大程度上能夠影響到一個(gè)設(shè)計(jì)者能夠達(dá)到的最高水平。辯證地認(rèn)識(shí)自己的技術(shù)提高和環(huán)境之間的相互關(guān)系，將是國(guó)內(nèi)的設(shè)計(jì)者在一定的階段會(huì)遇到的問題.芯片封裝術(shù)語(yǔ)
1、BGA(ball grid array)球形觸點(diǎn)陳列，表面貼裝型封裝之一。在印刷基板的背面按陳列方式制作出球形凸點(diǎn)用以 代替引腳，在印刷基板的正面裝配LSI 芯片，然后用模壓樹脂或灌封方法進(jìn)行密封。也稱為凸 點(diǎn)陳列載體(PAC)。引腳可超過200，是多引腳LSI 用的一種封裝。封裝本體也可做得比QFP(四側(cè)引腳扁平封裝)小。例如，引腳中心距為1.5mm 的360 引腳 BGA 僅為31mm 見方；而引腳中心距為0.5mm 的304 引腳QFP 為40mm 見方。而且BGA 不 用擔(dān)心QFP 那樣的引腳變形問題。該封裝是美國(guó)Motorola 公司開發(fā)的，首先在便攜式電話等設(shè)備中被采用，今后在美國(guó)有可 能在個(gè)人計(jì)算機(jī)中普及。最初，BGA 的引腳(凸點(diǎn))中心距為1.5mm，引腳數(shù)為225?，F(xiàn)在也有 一些LSI 廠家正在開發(fā)500 引腳的BGA。BGA 的問題是回流焊后的外觀檢查?，F(xiàn)在尚不清楚是否有效的外觀檢查方法。有的認(rèn)為，由于焊接的中心距較大，連接可以看作是穩(wěn)定的，只能通過功能檢查來處理。美國(guó)Motorola 公司把用模壓樹脂密封的封裝稱為OMPAC，而把灌封方法密封的封裝稱為 GPAC(見OMPAC 和GPAC)。
2、BQFP(quad flat package with bumper)帶緩沖墊的四側(cè)引腳扁平封裝。QFP 封裝之一，在封裝本體的四個(gè)角設(shè)置突起(緩沖墊)以 防止在運(yùn)送過程中引腳發(fā)生彎曲變形。美國(guó)半導(dǎo)體廠家主要在微處理器和ASIC 等電路中采用 此封裝。引腳中心距0.635mm，引腳數(shù)從84 到196 左右(見QFP)。
3、碰焊PGA(butt joint pin grid array)表面貼裝型PGA 的別稱(見表面貼裝型PGA)。
4、C－(ceramic)表示陶瓷封裝的記號(hào)。例如，CDIP 表示的是陶瓷DIP。是在實(shí)際中經(jīng)常使用的記號(hào)。
5、Cerdip 用玻璃密封的陶瓷雙列直插式封裝，用于ECL RAM，DSP(數(shù)字信號(hào)處理器)等電路。帶有 玻璃窗口的Cerdip 用于紫外線擦除型EPROM 以及內(nèi)部帶有EPROM 的微機(jī)電路等。引腳中心 距2.54mm，引腳數(shù)從8 到42。在日本，此封裝表示為DIP－G(G 即玻璃密封的意思)。
6、Cerquad 表面貼裝型封裝之一，即用下密封的陶瓷QFP，用于封裝DSP 等的邏輯LSI 電路。帶有窗 口的Cerquad 用于封裝EPROM 電路。散熱性比塑料QFP 好，在自然空冷條件下可容許1.5～ 2W 的功率。但封裝成本比塑料QFP 高3～5 倍。引腳中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm 等多種規(guī)格。引腳數(shù)從32 到368。
7、CLCC(ceramic leaded chip carrier)帶引腳的陶瓷芯片載體，表面貼裝型封裝之一，引腳從封裝的四個(gè)側(cè)面引出，呈丁字形。帶有窗口的用于封裝紫外線擦除型EPROM 以及帶有EPROM 的微機(jī)電路等。此封裝也稱為 QFJ、QFJ－G(見QFJ)。
8、COB(chip on board)板上芯片封裝，是裸芯片貼裝技術(shù)之一，半導(dǎo)體芯片交接貼裝在印刷線路板上，芯片與基 板的電氣連接用引線縫合方法實(shí)現(xiàn)，芯片與基板的電氣連接用引線縫合方法實(shí)現(xiàn)，并用樹脂覆 蓋以確保可靠性。雖然COB 是最簡(jiǎn)單的裸芯片貼裝技術(shù)，但它的封裝密度遠(yuǎn)不如TAB 和倒片 焊技術(shù)。
9、DFP(dual flat package)雙側(cè)引腳扁平封裝。是SOP 的別稱(見SOP)。以前曾有此稱法，現(xiàn)在已基本上不用。
10、DIC(dual in-line ceramic package)陶瓷DIP(含玻璃密封)的別稱(見DIP).11、DIL(dual in-line)DIP 的別稱(見DIP)。歐洲半導(dǎo)體廠家多用此名稱。
12、DIP(dual in-line package)雙列直插式封裝。插裝型封裝之一，引腳從封裝兩側(cè)引出，封裝材料有塑料和陶瓷兩種。DIP 是最普及的插裝型封裝，應(yīng)用范圍包括標(biāo)準(zhǔn)邏輯IC，存貯器LSI，微機(jī)電路等。引腳中心距2.54mm，引腳數(shù)從6 到64。封裝寬度通常為15.2mm。有的把寬度為7.52mm 和10.16mm 的封裝分別稱為skinny DIP 和slim DIP(窄體型DIP)。但多數(shù)情況下并不加區(qū)分，只簡(jiǎn)單地統(tǒng)稱為DIP。另外，用低熔點(diǎn)玻璃密封的陶瓷DIP 也稱為cerdip(見cerdip)。
13、DSO(dual small out-lint)雙側(cè)引腳小外形封裝。SOP 的別稱(見SOP)。部分半導(dǎo)體廠家采用此名稱。
14、DICP(dual tape carrier package)雙側(cè)引腳帶載封裝。TCP(帶載封裝)之一。引腳制作在絕緣帶上并從封裝兩側(cè)引出。由于利 用的是TAB(自動(dòng)帶載焊接)技術(shù)，封裝外形非常薄。常用于液晶顯示驅(qū)動(dòng)LSI，但多數(shù)為定制品。另外，0.5mm 厚的存儲(chǔ)器LSI 簿形封裝正處于開發(fā)階段。在日本，按照EIAJ(日本電子機(jī)械工 業(yè))會(huì)標(biāo)準(zhǔn)規(guī)定，將DICP 命名為DTP。
15、DIP(dual tape carrier package)同上。日本電子機(jī)械工業(yè)會(huì)標(biāo)準(zhǔn)對(duì)DTCP 的命名(見DTCP)。
16、FP(flat package)扁平封裝。表面貼裝型封裝之一。QFP 或SOP(見QFP 和SOP)的別稱。部分半導(dǎo)體廠家采 用此名稱。
17、flip-chip 倒焊芯片。裸芯片封裝技術(shù)之一，在LSI 芯片的電極區(qū)制作好金屬凸點(diǎn)，然后把金屬凸點(diǎn) 與印刷基板上的電極區(qū)進(jìn)行壓焊連接。封裝的占有面積基本上與芯片尺寸相同。是所有封裝技 術(shù)中體積最小、最薄的一種。但如果基板的熱膨脹系數(shù)與LSI 芯片不同，就會(huì)在接合處產(chǎn)生反應(yīng)，從而影響連接的可靠 性。因此必須用樹脂來加固LSI 芯片，并使用熱膨脹系數(shù)基本相同的基板材料。
18、FQFP(fine pitch quad flat package)小引腳中心距QFP。通常指引腳中心距小于0.65mm 的QFP(見QFP)。部分導(dǎo)導(dǎo)體廠家采 用此名稱。
19、CPAC(globe top pad array carrier)美國(guó)Motorola 公司對(duì)BGA 的別稱(見BGA)。20、CQFP(quad fiat package with guard ring)帶保護(hù)環(huán)的四側(cè)引腳扁平封裝。塑料QFP 之一，引腳用樹脂保護(hù)環(huán)掩蔽，以防止彎曲變形。在把LSI 組裝在印刷基板上之前，從保護(hù)環(huán)處切斷引腳并使其成為海鷗翼狀(L 形狀)。這種封裝 在美國(guó)Motorola 公司已批量生產(chǎn)。引腳中心距0.5mm，引腳數(shù)最多為208 左右。
21、H-(with heat sink)表示帶散熱器的標(biāo)記。例如，HSOP 表示帶散熱器的SOP。
22、pin grid array(surface mount type)表面貼裝型PGA。通常PGA 為插裝型封裝，引腳長(zhǎng)約3.4mm。表面貼裝型PGA 在封裝的 底面有陳列狀的引腳，其長(zhǎng)度從1.5mm 到2.0mm。貼裝采用與印刷基板碰焊的方法，因而也稱 為碰焊PGA。因?yàn)橐_中心距只有1.27mm，比插裝型PGA 小一半，所以封裝本體可制作得不 怎么大，而引腳數(shù)比插裝型多(250～528)，是大規(guī)模邏輯LSI 用的封裝。封裝的基材有多層陶 瓷基板和玻璃環(huán)氧樹脂印刷基數(shù)。以多層陶瓷基材制作封裝已經(jīng)實(shí)用化。
23、JLCC(J-leaded chip carrier)J 形引腳芯片載體。指帶窗口CLCC 和帶窗口的陶瓷QFJ 的別稱(見CLCC 和QFJ)。部分半 導(dǎo)體廠家采用的名稱。
24、LCC(Leadless chip carrier)無引腳芯片載體。指陶瓷基板的四個(gè)側(cè)面只有電極接觸而無引腳的表面貼裝型封裝。是高 速和高頻IC 用封裝，也稱為陶瓷QFN 或QFN－C(見QFN)。
25、LGA(land grid array)觸點(diǎn)陳列封裝。即在底面制作有陣列狀態(tài)坦電極觸點(diǎn)的封裝。裝配時(shí)插入插座即可?，F(xiàn)已 實(shí)用的有227 觸點(diǎn)(1.27mm 中心距)和447 觸點(diǎn)(2.54mm 中心距)的陶瓷LGA，應(yīng)用于高速邏輯 LSI 電路。
LGA 與QFP 相比，能夠以比較小的封裝容納更多的輸入輸出引腳。另外，由于引線的阻抗 小，對(duì)于高速LSI 是很適用的。但由于插座制作復(fù)雜，成本高，現(xiàn)在基本上不怎么使用。預(yù)計(jì) 今后對(duì)其需求會(huì)有所增加。
26、LOC(lead on chip)芯片上引線封裝。LSI 封裝技術(shù)之一，引線框架的前端處于芯片上方的一種結(jié)構(gòu)，芯片的 中心附近制作有凸焊點(diǎn)，用引線縫合進(jìn)行電氣連接。與原來把引線框架布置在芯片側(cè)面附近的 結(jié)構(gòu)相比，在相同大小的封裝中容納的芯片達(dá)1mm 左右寬度。
27、LQFP(low profile quad flat package)薄型QFP。指封裝本體厚度為1.4mm 的QFP，是日本電子機(jī)械工業(yè)會(huì)根據(jù)制定的新QFP 外形規(guī)格所用的名稱。
28、L－QUAD 陶瓷QFP 之一。封裝基板用氮化鋁，基導(dǎo)熱率比氧化鋁高7～8 倍，具有較好的散熱性。封裝的框架用氧化鋁，芯片用灌封法密封，從而抑制了成本。是為邏輯LSI 開發(fā)的一種封裝，在自然空冷條件下可容許W3的功率?，F(xiàn)已開發(fā)出了208 引腳(0.5mm 中心距)和160 引腳(0.65mm 中心距)的LSI 邏輯用封裝，并于1993 年10 月開始投入批量生產(chǎn)。
29、MCM(multi-chip module)多芯片組件。將多塊半導(dǎo)體裸芯片組裝在一塊布線基板上的一種封裝。根據(jù)基板材料可分 為MCM－L，MCM－C 和MCM－D 三大類。MCM－L 是使用通常的玻璃環(huán)氧樹脂多層印刷基板的組件。布線密度不怎么高，成本較低。MCM－C 是用厚膜技術(shù)形成多層布線，以陶瓷(氧化鋁或玻璃陶瓷)作為基板的組件，與使 用多層陶瓷基板的厚膜混合IC 類似。兩者無明顯差別。布線密度高于MCM－L。MCM－D 是用薄膜技術(shù)形成多層布線，以陶瓷(氧化鋁或氮化鋁)或Si、Al 作為基板的組件。布線密謀在三種組件中是最高的，但成本也高。30、MFP(mini flat package)小形扁平封裝。塑料SOP 或SSOP 的別稱(見SOP 和SSOP)。部分半導(dǎo)體廠家采用的名稱。
31、MQFP(metric quad flat package)按照J(rèn)EDEC(美國(guó)聯(lián)合電子設(shè)備委員會(huì))標(biāo)準(zhǔn)對(duì)QFP 進(jìn)行的一種分類。指引腳中心距為 0.65mm、本體厚度為3.8mm～2.0mm 的標(biāo)準(zhǔn)QFP(見QFP)。
32、MQUAD(metal quad)美國(guó)Olin 公司開發(fā)的一種QFP 封裝?；迮c封蓋均采用鋁材，用粘合劑密封。在自然空冷 條件下可容許2.5W～2.8W 的功率。日本新光電氣工業(yè)公司于1993 年獲得特許開始生產(chǎn)。
33、MSP(mini square package)QFI 的別稱(見QFI)，在開發(fā)初期多稱為MSP。QFI 是日本電子機(jī)械工業(yè)會(huì)規(guī)定的名稱。
34、OPMAC(over molded pad array carrier)模壓樹脂密封凸點(diǎn)陳列載體。美國(guó)Motorola 公司對(duì)模壓樹脂密封BGA 采用的名稱(見 BGA)。
35、P－(plastic)表示塑料封裝的記號(hào)。如PDIP 表示塑料DIP。
36、PAC(pad array carrier)凸點(diǎn)陳列載體，BGA 的別稱(見BGA)。
37、PCLP(printed circuit board leadless package)印刷電路板無引線封裝。日本富士通公司對(duì)塑料QFN(塑料LCC)采用的名稱(見QFN)。引 腳中心距有0.55mm 和0.4mm 兩種規(guī)格。目前正處于開發(fā)階段。
38、PFPF(plastic flat package)塑料扁平封裝。塑料QFP 的別稱(見QFP)。部分LSI 廠家采用的名稱。
39、PGA(pin grid array)陳列引腳封裝。插裝型封裝之一，其底面的垂直引腳呈陳列狀排列。封裝基材基本上都采 用多層陶瓷基板。在未專門表示出材料名稱的情況下，多數(shù)為陶瓷PGA，用于高速大規(guī)模邏輯 LSI 電路。成本較高。引腳中心距通常為2.54mm，引腳數(shù)從64 到447 左右。了為降低成本，封裝基材可用玻璃環(huán)氧樹脂印刷基板代替。也有64～256 引腳的塑料PGA。另外，還有一種引腳中心距為1.27mm 的短引腳表面貼裝型PGA(碰焊PGA)。(見表面貼裝 型PGA)。40、piggy back 馱載封裝。指配有插座的陶瓷封裝，形關(guān)與DIP、QFP、QFN 相似。在開發(fā)帶有微機(jī)的設(shè) 備時(shí)用于評(píng)價(jià)程序確認(rèn)操作。例如，將EPROM 插入插座進(jìn)行調(diào)試。這種封裝基本上都是定制 品，市場(chǎng)上不怎么流通。
41、PLCC(plastic leaded chip carrier)帶引線的塑料芯片載體。表面貼裝型封裝之一。引腳從封裝的四個(gè)側(cè)面引出，呈丁字形，是塑料制品。美國(guó)德克薩斯儀器公司首先在64k 位DRAM 和256kDRAM 中采用，現(xiàn)在已經(jīng)普 及用于邏輯LSI、DLD(或程邏輯器件)等電路。引腳中心距1.27mm，引腳數(shù)從18 到84。J 形引腳不易變形，比QFP 容易操作，但焊接后的外觀檢查較為困難。PLCC 與LCC(也稱QFN)相似。以前，兩者的區(qū)別僅在于前者用塑料，后者用陶瓷。但現(xiàn) 在已經(jīng)出現(xiàn)用陶瓷制作的J 形引腳封裝和用塑料制作的無引腳封裝(標(biāo)記為塑料LCC、PCLP、P －LCC 等)，已經(jīng)無法分辨。為此，日本電子機(jī)械工業(yè)會(huì)于1988 年決定，把從四側(cè)引出J 形引 腳的封裝稱為QFJ，把在四側(cè)帶有電極凸點(diǎn)的封裝稱為QFN(見QFJ 和QFN)。
42、P－LCC(plastic teadless chip carrier)(plastic leaded chip currier)有時(shí)候是塑料QFJ 的別稱，有時(shí)候是QFN(塑料LCC)的別稱(見QFJ 和QFN)。部分 LSI 廠家用PLCC 表示帶引線封裝，用P－LCC 表示無引線封裝，以示區(qū)別。
43、QFH(quad flat high package)四側(cè)引腳厚體扁平封裝。塑料QFP 的一種，為了防止封裝本體斷裂，QFP 本體制作得 較厚(見QFP)。部分半導(dǎo)體廠家采用的名稱。
44、QFI(quad flat I-leaded packgac)四側(cè)I 形引腳扁平封裝。表面貼裝型封裝之一。引腳從封裝四個(gè)側(cè)面引出，向下呈I 字。也稱為MSP(見MSP)。貼裝與印刷基板進(jìn)行碰焊連接。由于引腳無突出部分，貼裝占有面積小 于QFP。日立制作所為視頻模擬IC 開發(fā)并使用了這種封裝。此外，日本的Motorola 公司的PLL IC 也采用了此種封裝。引腳中心距1.27mm，引腳數(shù)從18 于68。
45、QFJ(quad flat J-leaded package)四側(cè)J 形引腳扁平封裝。表面貼裝封裝之一。引腳從封裝四個(gè)側(cè)面引出，向下呈J 字形。是日本電子機(jī)械工業(yè)會(huì)規(guī)定的名稱。引腳中心距1.27mm。材料有塑料和陶瓷兩種。塑料QFJ 多數(shù)情況稱為PLCC(見PLCC)，用于微機(jī)、門陳列、DRAM、ASSP、OTP 等電路。引腳數(shù)從18 至84。陶瓷QFJ 也稱為CLCC、JLCC(見CLCC)。帶窗口的封裝用于紫外線擦除型EPROM 以及 帶有EPROM 的微機(jī)芯片電路。引腳數(shù)從32 至84。
46、QFN(quad flat non-leaded package)四側(cè)無引腳扁平封裝。表面貼裝型封裝之一?，F(xiàn)在多稱為L(zhǎng)CC。QFN 是日本電子機(jī)械工業(yè) 會(huì)規(guī)定的名稱。封裝四側(cè)配置有電極觸點(diǎn)，由于無引腳，貼裝占有面積比QFP 小，高度比QFP 低。但是，當(dāng)印刷基板與封裝之間產(chǎn)生應(yīng)力時(shí)，在電極接觸處就不能得到緩解。因此電極觸點(diǎn) 難于作到QFP 的引腳那樣多，一般從14 到100 左右。材料有陶瓷和塑料兩種。當(dāng)有LCC 標(biāo)記時(shí)基本上都是陶瓷QFN。電極觸點(diǎn)中心距1.27mm。塑料QFN 是以玻璃環(huán)氧樹脂印刷基板基材的一種低成本封裝。電極觸點(diǎn)中心距除1.27mm 外，還有0.65mm 和0.5mm 兩種。這種封裝也稱為塑料LCC、PCLC、P－LCC 等。
47、QFP(quad flat package)四側(cè)引腳扁平封裝。表面貼裝型封裝之一，引腳從四個(gè)側(cè)面引出呈海鷗翼(L)型?；挠刑?瓷、金屬和塑料三種。從數(shù)量上看，塑料封裝占絕大部分。當(dāng)沒有特別表示出材料時(shí)，多數(shù)情 況為塑料QFP。塑料QFP 是最普及的多引腳LSI 封裝。不僅用于微處理器，門陳列等數(shù)字邏輯LSI 電路，而且也用于VTR 信號(hào)處理音響信號(hào)處理等模擬LSI 電路。引腳中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多種規(guī)格。0.65mm 中心距規(guī)格中最多引腳數(shù)為304。日本將引腳中心距小于0.65mm 的QFP 稱為QFP(FP)。但現(xiàn)在日本電子機(jī)械工業(yè)會(huì)對(duì)QFP 的外形規(guī)格進(jìn)行了重新評(píng)價(jià)。在引腳中心距上不加區(qū)別，而是根據(jù)封裝本體厚度分為 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三種。另外，有的LSI 廠家把引腳中心距為0.5mm 的QFP 專門稱為收縮型QFP 或SQFP、VQFP。但有的廠家把引腳中心距為0.65mm 及0.4mm 的QFP 也稱為SQFP，至使名稱稍有一些混亂。QFP 的缺點(diǎn)是，當(dāng)引腳中心距小于0.65mm 時(shí)，引腳容易彎曲。為了防止引腳變形，現(xiàn)已 出現(xiàn)了幾種改進(jìn)的QFP 品種。如封裝的四個(gè)角帶有樹指緩沖墊的BQFP(見BQFP)；帶樹脂保護(hù) 環(huán)覆蓋引腳前端的GQFP(見GQFP)；在封裝本體里設(shè)置測(cè)試凸點(diǎn)、放在防止引腳變形的專用夾 具里就可進(jìn)行測(cè)試的TPQFP(見TPQFP)。在邏輯LSI 方面，不少開發(fā)品和高可靠品都封裝在多層陶瓷QFP 里。引腳中心距最小為 0.4mm、引腳數(shù)最多為348 的產(chǎn)品也已問世。此外，也有用玻璃密封的陶瓷QFP(見Gerqad)。
48、QFP(FP)(QFP fine pitch)小中心距QFP。日本電子機(jī)械工業(yè)會(huì)標(biāo)準(zhǔn)所規(guī)定的名稱。指引腳中心距為0.55mm、0.4mm、0.3mm 等小于0.65mm 的QFP(見QFP)。
49、QIC(quad in-line ceramic package)陶瓷QFP 的別稱。部分半導(dǎo)體廠家采用的名稱(見QFP、Cerquad)。50、QIP(quad in-line plastic package)塑料QFP 的別稱。部分半導(dǎo)體廠家采用的名稱(見QFP)。
51、QTCP(quad tape carrier package)四側(cè)引腳帶載封裝。TCP 封裝之一，在絕緣帶上形成引腳并從封裝四個(gè)側(cè)面引出。是利用 TAB 技術(shù)的薄型封裝(見TAB、TCP)。
52、QTP(quad tape carrier package)四側(cè)引腳帶載封裝。日本電子機(jī)械工業(yè)會(huì)于1993 年4 月對(duì)QTCP 所制定的外形規(guī)格所用的 名稱(見TCP)。
53、QUIL(quad in-line)QUIP 的別稱(見QUIP)。
54、QUIP(quad in-line package)四列引腳直插式封裝。引腳從封裝兩個(gè)側(cè)面引出，每隔一根交錯(cuò)向下彎曲成四列。引腳中 心距1.27mm，當(dāng)插入印刷基板時(shí)，插入中心距就變成2.5mm。因此可用于標(biāo)準(zhǔn)印刷線路板。是 比標(biāo)準(zhǔn)DIP 更小的一種封裝。日本電氣公司在臺(tái)式計(jì)算機(jī)和家電產(chǎn)品等的微機(jī)芯片中采用了些 種封裝。材料有陶瓷和塑料兩種。引腳數(shù)64。
55、SDIP(shrink dual in-line package)收縮型DIP。插裝型封裝之一，形狀與DIP 相同，但引腳中心距(1.778mm)小于DIP(2.54mm)，因而得此稱呼。引腳數(shù)從14 到90。也有稱為SH－DIP 的。材料有陶瓷和塑料兩種。
56、SH－DIP(shrink dual in-line package)同SDIP。部分半導(dǎo)體廠家采用的名稱。
57、SIL(single in-line)SIP 的別稱(見SIP)。歐洲半導(dǎo)體廠家多采用SIL 這個(gè)名稱。
58、SIMM(single in-line memory module)單列存貯器組件。只在印刷基板的一個(gè)側(cè)面附近配有電極的存貯器組件。通常指插入插座 的組件。標(biāo)準(zhǔn)SIMM 有中心距為2.54mm 的30 電極和中心距為1.27mm 的72 電極兩種規(guī)格。在印刷基板的單面或雙面裝有用SOJ 封裝的1 兆位及4 兆位DRAM 的SIMM 已經(jīng)在個(gè)人 計(jì)算機(jī)、工作站等設(shè)備中獲得廣泛應(yīng)用。至少有30～40％的DRAM 都裝配在SIMM 里。
59、SIP(single in-line package)單列直插式封裝。引腳從封裝一個(gè)側(cè)面引出，排列成一條直線。當(dāng)裝配到印刷基板上時(shí)封 裝呈側(cè)立狀。引腳中心距通常為2.54mm，引腳數(shù)從2 至23，多數(shù)為定制產(chǎn)品。封裝的形狀各 異。也有的把形狀與ZIP 相同的封裝稱為SIP。60、SK－DIP(skinny dual in-line package)DIP 的一種。指寬度為7.62mm、引腳中心距為2.54mm 的窄體DIP。通常統(tǒng)稱為DIP(見 DIP)。61、SL－DIP(slim dual in-line package)DIP 的一種。指寬度為10.16mm，引腳中心距為2.54mm 的窄體DIP。通常統(tǒng)稱為DIP。62、SMD(surface mount devices)表面貼裝器件。偶而，有的半導(dǎo)體廠家把SOP 歸為SMD(見SOP)。63、SO(small out-line)SOP 的別稱。世界上很多半導(dǎo)體廠家都采用此別稱。(見SOP)。64、SOI(small out-line I-leaded package)I 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝雙側(cè)引出向下呈I 字形，中心距 1.27mm。貼裝占有面積小于SOP。日立公司在模擬IC(電機(jī)驅(qū)動(dòng)用IC)中采用了此封裝。引腳數(shù) 26。
65、SOIC(small out-line integrated circuit)SOP 的別稱(見SOP)。國(guó)外有許多半導(dǎo)體廠家采用此名稱。66、SOJ(Small Out-Line J-Leaded Package)J 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝兩側(cè)引出向下呈J 字形，故此得名。通常為塑料制品，多數(shù)用于DRAM 和SRAM 等存儲(chǔ)器LSI 電路，但絕大部分是DRAM。用SOJ 封裝的DRAM 器件很多都裝配在SIMM 上。引腳中心距1.27mm，引腳數(shù)從20 至40(見SIMM)。67、SQL(Small Out-Line L-leaded package)按照J(rèn)EDEC(美國(guó)聯(lián)合電子設(shè)備工程委員會(huì))標(biāo)準(zhǔn)對(duì)SOP 所采用的名稱(見SOP)。68、SONF(Small Out-Line Non-Fin)無散熱片的SOP。與通常的SOP 相同。為了在功率IC 封裝中表示無散熱片的區(qū)別，有意 增添了NF(non-fin)標(biāo)記。部分半導(dǎo)體廠家采用的名稱(見SOP)。69、SOF(small Out-Line package)小外形封裝。表面貼裝型封裝之一，引腳從封裝兩側(cè)引出呈海鷗翼狀(L 字形)。材料有塑料 和陶瓷兩種。另外也叫SOL 和DFP。SOP 除了用于存儲(chǔ)器LSI 外，也廣泛用于規(guī)模不太大的ASSP 等電路。在輸入輸出端子不 超過10～40 的領(lǐng)域，SOP 是普及最廣的表面貼裝封裝。引腳中心距1.27mm，引腳數(shù)從8～44。另外，引腳中心距小于1.27mm 的SOP 也稱為SSOP；裝配高度不到1.27mm 的SOP 也稱為 TSOP(見SSOP、TSOP)。還有一種帶有散熱片的SOP。70、SOW(Small Outline Package(Wide-Jype))寬體SOP。部分半導(dǎo)體廠家采用的名稱。
目前，集成電路蓬勃發(fā)展，在集成電路設(shè)計(jì)項(xiàng)目中，一套好的管理流程對(duì)項(xiàng)目的成敗和實(shí)施效率至關(guān)重要。項(xiàng)目管理的基本流程包括為市場(chǎng)調(diào)研評(píng)估，需求分析，方案制定，文檔設(shè)計(jì)，代碼設(shè)計(jì)，驗(yàn)證，綜合，仿真，總結(jié)等步驟。1）市場(chǎng)調(diào)研與項(xiàng)目評(píng)估
指項(xiàng)目立項(xiàng)之初對(duì)市場(chǎng)前景所作的市場(chǎng)分析與預(yù)測(cè)。在項(xiàng)目分析并立項(xiàng)后，則依據(jù)立項(xiàng)分析報(bào)告到進(jìn)入到項(xiàng)目具體的需求分析階段。2）項(xiàng)目準(zhǔn)備
2.1）需求分析
對(duì)項(xiàng)目進(jìn)行功能、性能、接口、方案、預(yù)期困難等方面的分析，從技術(shù)上進(jìn)一步探討項(xiàng)目實(shí)現(xiàn)的可能性和需求準(zhǔn)備。2.2）方案設(shè)計(jì)
在完成對(duì)項(xiàng)目的詳細(xì)的需求分析后，可以開始進(jìn)行項(xiàng)目的具體實(shí)現(xiàn)方案設(shè)計(jì)，并依據(jù)需求分析，制定一個(gè)或多個(gè)方案以供討論選擇。
以上兩步均為項(xiàng)目的準(zhǔn)備階段。在這個(gè)階段除了需要確定具體的實(shí)施方案，還需要完成對(duì)項(xiàng)目實(shí)施時(shí)的項(xiàng)目規(guī)劃書等指導(dǎo)性文檔設(shè)計(jì)。3）項(xiàng)目實(shí)施
在項(xiàng)目準(zhǔn)備的階段制定了詳細(xì)的實(shí)施方案后，開始進(jìn)入到項(xiàng)目的實(shí)施階段。這也是項(xiàng)目進(jìn)展的最主要階段。
在實(shí)施階段之初，根據(jù)已制定的項(xiàng)目規(guī)劃書，組建設(shè)計(jì)團(tuán)隊(duì)，介紹項(xiàng)目背景，明確管理規(guī)范，制定設(shè)計(jì)規(guī)則，確定交流方式，分配設(shè)計(jì)任務(wù)等組織活動(dòng)，確保項(xiàng)目在實(shí)施中可以在同一個(gè)管理平臺(tái)上透明和高效運(yùn)作。
項(xiàng)目實(shí)施過程主要包含以下幾個(gè)方面流程內(nèi)容： 3.1）文檔設(shè)計(jì)
文檔設(shè)計(jì)是項(xiàng)目在公司中具有可繼承性的重要保證，也是在各層次的代碼設(shè)計(jì)中減少設(shè)計(jì)錯(cuò)誤，提高設(shè)計(jì)效率的重要環(huán)節(jié)。事實(shí)上，在項(xiàng)目設(shè)計(jì)過程中，文檔設(shè)計(jì)相當(dāng)重要，約占設(shè)計(jì)環(huán)節(jié)的60%的時(shí)間，其余40%的時(shí)間則用于實(shí)現(xiàn)具體的代碼設(shè)計(jì)、仿真與驗(yàn)證等。
文檔設(shè)計(jì)重點(diǎn)在于對(duì)所承擔(dān)模塊的電路描述書設(shè)計(jì)，同時(shí)還應(yīng)包括對(duì)所承擔(dān)任務(wù)的任務(wù)規(guī)劃書設(shè)計(jì)，仿真測(cè)試說明書，及任務(wù)的周報(bào)，月報(bào)等內(nèi)容，流程如下所示：
在設(shè)計(jì)任務(wù)分配下達(dá)到設(shè)計(jì)工程師后，各工程師需要依據(jù)項(xiàng)目要求制定合理的任務(wù)規(guī)劃書，具體說明任務(wù)進(jìn)展的哪個(gè)階段將完成哪些事情，將會(huì)出現(xiàn)的接口關(guān)系，并對(duì)預(yù)期出現(xiàn)的困難做出評(píng)估和提出解決措施等。
各任務(wù)規(guī)劃書作為整體項(xiàng)目運(yùn)作的有機(jī)組成部分，經(jīng)由項(xiàng)目經(jīng)理審核通過后，就作為各工程師所承擔(dān)工程任務(wù)進(jìn)度的指導(dǎo)性文檔。在項(xiàng)目進(jìn)展中，依據(jù)工程進(jìn)展，可以對(duì)初期制定的任務(wù)規(guī)劃書進(jìn)行調(diào)整和維護(hù)，但原則上工程進(jìn)度不能超出規(guī)定時(shí)間的最后完成期限。如有任務(wù)可能推延的情況出現(xiàn)（如任務(wù)進(jìn)行時(shí)出現(xiàn)早期沒有預(yù)見到的困難），則應(yīng)在規(guī)劃書調(diào)整時(shí)提前說明，并及時(shí)反饋到項(xiàng)目經(jīng)理處，以便及早采取解決措施。一般來說，接手一項(xiàng)新任務(wù)后，制定一份成熟詳細(xì)的模塊設(shè)計(jì)類的規(guī)劃書的約需1~2周時(shí)間。稍復(fù)雜些的模塊設(shè)計(jì)規(guī)劃則可能需要多一些的時(shí)間。舉例而言，依據(jù)性能需求，假若制定一份MD5算法模塊設(shè)計(jì)的可行的規(guī)劃書需要一天，而制定ECC或RSA算法模塊設(shè)計(jì)的規(guī)劃書則可能需要1周時(shí)間。制定成熟可行的規(guī)劃，建立在對(duì)任務(wù)的詳細(xì)分析的基礎(chǔ)上。
電路設(shè)計(jì)說明書主要是對(duì)模塊或體系電路的具體的實(shí)現(xiàn)過程的描述，它要求詳細(xì)到對(duì)模塊內(nèi)每一根信號(hào)的實(shí)現(xiàn)過程和控制的說明。電路設(shè)計(jì)說明書原則上需要達(dá)到僅依據(jù)設(shè)計(jì)說明就可進(jìn)行電路設(shè)計(jì)。
電路設(shè)計(jì)說明文檔是每個(gè)設(shè)計(jì)公司都很重視的重要的具可繼承性的設(shè)計(jì)文檔，是一個(gè)公司內(nèi)的重要的設(shè)計(jì)成果積累和設(shè)計(jì)參考文獻(xiàn)。也是每個(gè)軟硬件設(shè)計(jì)工程師所應(yīng)該具備的最基本的工作技能。
在進(jìn)行電路設(shè)計(jì)說明的同時(shí)，即可考慮對(duì)所設(shè)計(jì)電路的測(cè)試驗(yàn)證計(jì)劃和方法，并以此完成對(duì)所設(shè)計(jì)電路的測(cè)試驗(yàn)證的說明文檔。測(cè)試和驗(yàn)證說明書一般要求根據(jù)電路功能和性能需求，具體的說明測(cè)試的目標(biāo)，方法，測(cè)試環(huán)境，預(yù)期結(jié)果，激勵(lì)設(shè)計(jì)的注意事項(xiàng)等方面內(nèi)容。在進(jìn)行以上的相關(guān)設(shè)計(jì)文檔過程中，可隨時(shí)進(jìn)行項(xiàng)目組內(nèi)的設(shè)計(jì)交流和溝通，并需要及時(shí)將關(guān)鍵的進(jìn)展情況反饋給項(xiàng)目經(jīng)理處。在文檔設(shè)計(jì)工作完成后，即可進(jìn)入具體的功能代碼設(shè)計(jì)階段。并依據(jù)設(shè)計(jì)流程直到實(shí)現(xiàn)最后的流片。在一個(gè)項(xiàng)目完成后，項(xiàng)目總結(jié)必不可少,不另贅述。
第四篇：設(shè)計(jì)經(jīng)驗(yàn)總結(jié)
經(jīng)驗(yàn)設(shè)計(jì)師的11條設(shè)計(jì)經(jīng)驗(yàn)總結(jié)（個(gè)人覺得很實(shí)用）
關(guān)鍵詞： 經(jīng)驗(yàn)總結(jié)
希望是以往沒發(fā)布過的經(jīng)驗(yàn)文章，轉(zhuǎn)自ipser博客，個(gè)人覺的很實(shí)用，轉(zhuǎn)來大家分享
1.提案
一個(gè)有經(jīng)驗(yàn)的設(shè)計(jì)師，在給客戶交稿時(shí)，至少會(huì)準(zhǔn)備三種設(shè)計(jì)供他選擇。
第一：100%自已喜歡的風(fēng)格，把自我發(fā)揮到極至。
第二：50%自己喜歡，50%客戶喜歡的風(fēng)格，各讓一半，互相妥協(xié)。
第三：0%自己喜歡，完全從客戶的要求出發(fā)，放棄自己的風(fēng)格。
有上述三種準(zhǔn)備，交稿時(shí)，你往往過的會(huì)很從容。沒有經(jīng)驗(yàn)的新手，只給客戶一個(gè)提案。你很喜歡，客戶不喜歡，觀點(diǎn)不同談不攏，怎么辦？找第三者來評(píng)價(jià)，他通常會(huì)順著客戶的方向說，也否定你，這樣，2比1，老板說你做的東西不好，打回去重做，當(dāng)時(shí)間緊時(shí)，不好的就硬上了，但是老板并不高興（用了不喜歡的東西），你也不高興（雖然你用了我做的，但是你仍然不認(rèn)可它。）雙方都很痛苦。（我認(rèn)為應(yīng)該把第4條放在最上面，這是設(shè)計(jì)的前提，是開始。）
2、堅(jiān)持
這個(gè)性格是做美編最不需要的特質(zhì)，但你需要去努力爭(zhēng)取，當(dāng)你努力與客戶，與老板溝通后。人家仍然不喜歡時(shí)，就應(yīng)立刻放棄已有的創(chuàng)意，從頭再來，堅(jiān)持是沒有用的，因?yàn)槟悴皇菉W美的名設(shè)計(jì)師，不是大師，你堅(jiān)持是沒有用的。
3、美工or設(shè)計(jì)師
是做一個(gè)拼圖的美工，還是一個(gè)美術(shù)設(shè)計(jì)師。兩者差異很大，一個(gè)是工人，用手（體力勞動(dòng)者），一個(gè)是智者，用腦創(chuàng)造(腦力勞動(dòng)者)。二流的美工只會(huì)堆效果，而好的設(shè)計(jì)師，通常只用最簡(jiǎn)單的手法。
4、一個(gè)有經(jīng)驗(yàn)的美編，在接活時(shí)，通常要問幾個(gè)問題
第一：做什么用(海報(bào)，易拉寶，書籍)
第二：以什么為主題，要突出什么重點(diǎn)，更多了解產(chǎn)品信息(什么年齡的人消費(fèi)，在同類產(chǎn)品中的地位，以什么為傳播媒介)
第三：要明確，客戶可以提供什么資料（比如logo，等必要因素），要明確要自己額外找哪些素材，可以適合產(chǎn)品的背景。
第四：什么時(shí)候交稿(這是最重要的問題)
在做之前的準(zhǔn)備工作，比上機(jī)動(dòng)手要重要很多，就像走錯(cuò)了方向，走的再遠(yuǎn)也是白費(fèi)。
5、老板要求你三天交稿時(shí)
通常老板要求你三天交稿時(shí)，你可以只給他70分的作品。如果你說，老板，我三天做不完，要四天做完。那么第四天，老板要看到的是85分的作品。
6、你的特長(zhǎng)是什么？(當(dāng)老板問美編)當(dāng)老板這樣問你時(shí)，你怎么回答？我說：網(wǎng)頁(yè)?！习逍α苏f，這就好比我問你愛吃什么？你答：食物。
老板又問什么食物？我答：中國(guó)菜?！疫€是不知道你愛吃什么。你如果直說，愛吃辣的，水煮魚，麻婆豆腐……那我就一下子知道你愛吃什么了?；氐皆}，特長(zhǎng)是風(fēng)格的問題。你可以說，我擅長(zhǎng)做卡通的風(fēng)格，現(xiàn)代的風(fēng)格，傳統(tǒng)的風(fēng)格……
7、聰明的面試者
曾有一個(gè)人來面試美編，他準(zhǔn)備了把他的作品分成了兩類，他喜歡的(代表了他的風(fēng)格)；他做過的(代表了他的水平)，美編是個(gè)很主觀的工作，說好就好，說不好就不好，對(duì)于作品，沒有衡量的標(biāo)準(zhǔn)。
8、做了半年的美編，我煩了，想轉(zhuǎn)行
在學(xué)校時(shí)曾經(jīng)很喜歡這行，夢(mèng)想就是做在辦公室里，每天設(shè)計(jì)東西，每天都是不一樣的。
可是自己從工作以后，越來越煩了，甚至一坐到電腦前，心就開始煩。老板說，知道為什么嗎？因?yàn)樯蠈W(xué)時(shí)沒人罵你，到公司以后，人家都說你做的東西不行，沒有認(rèn)同，缺乏成就感，所以你煩了。我說，我怕做這行做到一定時(shí)候會(huì)有瓶頸，沒有大發(fā)展。老板說，做每一行都會(huì)遇到瓶頸，只是別的行你還沒做過，還沒發(fā)現(xiàn)，所以你就覺得美編是最痛苦的職業(yè)了。
我說，我不喜歡每天只是做在電腦前面。一天不動(dòng)。
老板說，誰(shuí)讓你一天做在哪里？是你自己，你可以在做之前畫個(gè)草稿，拿著草稿
跟你的老板，客戶去溝通，不要急著在電腦上定稿，這就是一個(gè)互動(dòng)的過程!
9、一個(gè)美編的職業(yè)道路
a：畢業(yè)后先進(jìn)專業(yè)性的大廣告公司，開拓眼界，積累經(jīng)驗(yàn)，找個(gè)高人(可能帶你的人)，或可以向重多的優(yōu)秀同事學(xué)習(xí)。
b：然后到非專業(yè)的公司，做專業(yè)性的工作或部門經(jīng)理。
c：最后自己跳出來，獨(dú)立門戶，自己接活。(客源是個(gè)問題，開始自己帶來一些客源，專心設(shè)計(jì)，客戶滿意，后來為了多掙些錢，把生產(chǎn)跟印刷都包下來了，分散了太多的精力，導(dǎo)致設(shè)計(jì)水平下降了，客戶不滿意，把客戶做死，沒活了……)
d：最后沒辦法，只好再?gòu)墓咀銎穑F(xiàn)在就可以做到大公司的創(chuàng)意總監(jiān)。
10、人的一生，需要一個(gè)導(dǎo)師
這個(gè)人需要具備兩個(gè)條件。
A：年齡一定要比你大。
B：事業(yè)上一定要有所成就。
（有了上述這兩點(diǎn)時(shí)，是不是同一個(gè)領(lǐng)域的，就都無所謂了。）
當(dāng)你把你工作上的難題向你的同學(xué)傾訴時(shí)，他們通常會(huì)說(老板都一樣的，沒事，走，晚上一起唱歌去吧。)對(duì)你不會(huì)有任何的幫助。而一個(gè)好老師需要好學(xué)生，好學(xué)生需要問好的問題。我問你想要什么？怎么得到……這樣答案都是自己給的?！ㄗⅲ褐唤o方法，不給答案）
11、對(duì)未知的事物或人，不要忙著拒絕
在某設(shè)計(jì)論壇看到如下話題：我發(fā)現(xiàn)一個(gè)有趣的問題，很多客戶總是要求你把版面做得滿滿的，即使那做出來很不好，他也很高興。如果內(nèi)容少，他一定要求你把字放到最大，還不滿意，還要加一副不知所以然的圖片在背后。直到最后搞得人不人，鬼不鬼。（大多數(shù)都是這樣的，生怕浪費(fèi)他的材料，因?yàn)樗麄冊(cè)谀巧厦媸腔隋X的，誰(shuí)痛誰(shuí)知道。）
我想這樣的事情在中國(guó)，只要是從事設(shè)計(jì)行業(yè)，無一例外的經(jīng)歷過。樓主的觀點(diǎn)，我在幾年前一定甚至幾天前一定會(huì)表示同感和痛感。但今天我卻有另外的想法。
以下是回復(fù)：
客戶有好有壞，設(shè)計(jì)師也有好有壞。關(guān)鍵在于區(qū)分它們。
重視自己的產(chǎn)品，對(duì)設(shè)計(jì)抱以期望，這樣的客戶便是好，哪怕他的審美比你低一萬(wàn)倍。胡亂設(shè)計(jì)一個(gè)打發(fā)客戶，把客戶當(dāng)農(nóng)民，對(duì)客戶要求的設(shè)計(jì)抱抵觸心理，再到后來大訴苦水，我只能說是失敗。那么作為一個(gè)好的設(shè)計(jì)師，首先要做的是溝通，然后才是設(shè)計(jì)。設(shè)計(jì)是與人打交道的行為，沒錯(cuò)的。徹底從客戶角度出發(fā)，相信你能說服你的客戶，把你的專業(yè)表現(xiàn)出來，那么客戶給你的，會(huì)比你想象的還要好上幾倍。那么我們所謂的壞的客戶呢，從意識(shí)上輕蔑設(shè)計(jì)的價(jià)值，或者干脆是騙稿子，玩花樣，晚上抱著存折睡覺，又想要設(shè)計(jì)又想不給錢的那種，就讓他去死好了。千萬(wàn)別沾。做設(shè)計(jì)這么多年，從一開始的輕視客戶的審美，到如今的重新認(rèn)識(shí)，感慨太多！設(shè)計(jì)是件有價(jià)值的事情，設(shè)計(jì)是設(shè)計(jì)師與客戶共同快樂和收獲的過程。本著這個(gè)原則去實(shí)現(xiàn)它，我想一定能成功。
我以上說的一切都是親身體驗(yàn)的，有好的有壞的，希望一些朋友能把心態(tài)調(diào)整過來，靜下心來仔細(xì)想想，再去做設(shè)計(jì)。
與所有熱愛設(shè)計(jì)的朋友共勉！一切商業(yè)的目的都是為了利益，商業(yè)設(shè)計(jì)毫無疑問是一種商業(yè)行為，客戶請(qǐng)你來做設(shè)計(jì)的唯一目的便是幫助他的銷售。所以設(shè)計(jì)就是為了更好的銷售。又記得有位朋友說過，設(shè)計(jì)就是與人打交道。我覺得這句話太精辟了。為什么這樣說，從我的角度來理解這句話，可分為三點(diǎn)來談：
一，設(shè)計(jì)師與客戶打交道。
客戶：我想取得成效。
設(shè)計(jì)師：你是誰(shuí)？我要了解你先！你想取得什么樣的成效，再具體一點(diǎn)，不妨再深入一點(diǎn)。你知道，這樣對(duì)后續(xù)的設(shè)計(jì)很重要。談?wù)勀銓?duì)自己產(chǎn)品的理解，可以說的形象一點(diǎn)嘛，比如來個(gè)比喻？你認(rèn)為好的設(shè)計(jì)會(huì)給你帶來什么？OK，我想我可以先做初步方案了，之后我們作進(jìn)一步溝通。
二，設(shè)計(jì)師與設(shè)計(jì)受眾打交道。
設(shè)計(jì)師：你們是哪類的人呢，有什么愛好，有什么習(xí)慣呢，或者更遠(yuǎn)一些，你們的價(jià)值觀或世界觀是怎樣的呢？
受眾A：這個(gè)我感覺印象挺好！
受眾B：我不喜歡這個(gè)，令我反感！
受眾C：一般吧，其實(shí)我更喜歡那樣的，比如...設(shè)計(jì)師：明白！我會(huì)給你們一個(gè)親和的，一個(gè)給你們留下良好印象的，不讓你們反感的，就象你們更喜歡的那個(gè)一樣的...客戶：難道你要抄襲？
設(shè)計(jì)師：哦，不！我的設(shè)計(jì)從來都是原創(chuàng)，我的意思是我的設(shè)計(jì)會(huì)讓他們對(duì)您的 產(chǎn)品更多一點(diǎn)點(diǎn)的喜歡，這就是偏好，或者說，就是品牌！
設(shè)計(jì)就是與人打交道（更準(zhǔn)確點(diǎn)是與銷售打交道）。在不斷的了解真相的過程中，你才能找到最準(zhǔn)的最有效的設(shè)計(jì)，一個(gè)logo可以有一千種漂亮的方案，但一個(gè)產(chǎn)品 你只能給它一個(gè)標(biāo)志。
和所有人的交道都打好了，關(guān)系都順了，銷售又怎么會(huì)是問題呢？這樣的設(shè)計(jì)，才算成功。以上是一些尚不成熟的想法和理解，不多說了，就此打住
第五篇：如何成為一名IC設(shè)計(jì)工程師
如何成為一名IC設(shè)計(jì)師
IC設(shè)計(jì)不同于一般的板級(jí)電子設(shè)計(jì)，由于流片的投資更大，復(fù)雜度更高，系統(tǒng)性更強(qiáng)，所以學(xué)習(xí)起來也有些更有意思的地方。
那么如何才能成為一個(gè)優(yōu)秀的IC設(shè)計(jì)工程師？
首先，作為初學(xué)者，需要了解的是IC設(shè)計(jì)的基本流程。應(yīng)該做到以下幾點(diǎn)：基本清楚系統(tǒng)、前端、后端設(shè)計(jì)和驗(yàn)證的過程，IC設(shè)計(jì)同半導(dǎo)體物理、通信或多媒體系統(tǒng)設(shè)計(jì)之間的關(guān)系，了解數(shù)字電路、混合信號(hào)的基本設(shè)計(jì)過程，弄清楚ASIC，COT這些基本的行業(yè)模式。竊以為這點(diǎn)對(duì)于培養(yǎng)興趣，建立自己未來的技術(shù)生涯規(guī)劃是十分重要的。學(xué)習(xí)基本的設(shè)計(jì)知識(shí)，建議讀一下臺(tái)灣CIC的一些設(shè)計(jì)教材，很多都是經(jīng)典的總結(jié)。
EDA技術(shù)的學(xué)習(xí)：對(duì)于IC設(shè)計(jì)者來說，EDA工具意義重大，透過EDA工具商的推介，能夠了解到新的設(shè)計(jì)理念。國(guó)內(nèi)不少IC設(shè)計(jì)者，是單純從EDA的角度被帶入IC設(shè)計(jì)領(lǐng)域的，也有很多的設(shè)計(jì)者在沒有接觸到深亞微米工藝的時(shí)候，也是通過EDA廠家的推廣培訓(xùn)建立基本概念。同時(shí)，對(duì)一些高難度的設(shè)計(jì)，識(shí)別和選擇工具也是十分重要的。如果你希望有較高的設(shè)計(jì)水平，積累經(jīng)驗(yàn)是一個(gè)必需的過程。經(jīng)驗(yàn)積累的效率是有可能提高的。以下幾點(diǎn)可以參考：
1.學(xué)習(xí)借鑒一些經(jīng)典設(shè)計(jì)，其中的許多細(xì)節(jié)是使你的設(shè)計(jì)成為產(chǎn)品時(shí)必需注意的。有些可能是為了適應(yīng)工藝參數(shù)的變化，有些可能是為了加速開關(guān)過程，有些可能是為了保證系統(tǒng)的穩(wěn)定性等。通過訪真細(xì)細(xì)觀察這些細(xì)節(jié)，既有收益，也會(huì)有樂趣。項(xiàng)目組之間，尤其是項(xiàng)目組成員之間經(jīng)常交流，可避免犯同樣錯(cuò)誤。
2.當(dāng)你初步完成一項(xiàng)設(shè)計(jì)的時(shí)侯，應(yīng)當(dāng)做幾項(xiàng)檢查：了解芯片生產(chǎn)廠的工藝，器件模型參數(shù)的變化，并據(jù)此確定進(jìn)行參數(shù)掃描仿真的范圍。了解所設(shè)計(jì)產(chǎn)品的實(shí)際使用環(huán)境，正確設(shè)置系統(tǒng)仿真的輸入條件及負(fù)載模型。嚴(yán)格執(zhí)行設(shè)計(jì)規(guī)則和流程對(duì)減少設(shè)計(jì)錯(cuò)誤也很有幫助。
3.另外，你需要知識(shí)的交流，要重視同前端或系統(tǒng)的交流，深刻理解設(shè)計(jì)的約束條件。作為初學(xué)者，往往不太清楚系統(tǒng)，除了通過設(shè)計(jì)文檔和會(huì)議交流來理解自己的設(shè)計(jì)任務(wù)規(guī)范，同系統(tǒng)和前端的溝通是IC設(shè)計(jì)必不可少的。所謂設(shè)計(jì)技巧，都是在明了約束條件的基礎(chǔ)上而言的，系統(tǒng)或前端的設(shè)計(jì)工程師，往往能夠給初學(xué)者很多指導(dǎo)性的意見。
4.查文獻(xiàn)資料是一個(gè)好方法。多上一些比較優(yōu)秀的電子網(wǎng)站，如中國(guó)電子市場(chǎng)網(wǎng)、中電網(wǎng)、電子工程師社區(qū)。這對(duì)你的提高將會(huì)有很大的幫助。另外同“老師傅”一同做項(xiàng)目積累經(jīng)驗(yàn)也較快。如果有機(jī)會(huì)參加一些有很好設(shè)計(jì)背景的人做的培訓(xùn)，最好是互動(dòng)式的，也會(huì)有較好的收獲。
5.重視同后端和加工線的交流：IC設(shè)計(jì)的復(fù)雜度太高，除了借助EDA工具商的主動(dòng)推介來建立概念之外，IC設(shè)計(jì)者還應(yīng)該主動(dòng)地同設(shè)計(jì)環(huán)節(jié)的上下游，如后端設(shè)計(jì)服務(wù)或加工服務(wù)的工程師，工藝工程師之間進(jìn)行主動(dòng)溝通和學(xué)習(xí)。對(duì)于初學(xué)者來說，后端加工廠家往往能夠?yàn)樗麄儙硪恍┙?jīng)典的基本理念，一些不能犯的錯(cuò)誤等基本戒條。一些好的后端服務(wù)公司，不僅能提供十分嚴(yán)格的Design Kit，還能夠給出混合信號(hào)設(shè)計(jì)方面十分有益的指導(dǎo)，幫助初學(xué)者走好起步之路。加工方面的知識(shí)，對(duì)于IC設(shè)計(jì)的“產(chǎn)品化”更是十分關(guān)鍵。
6.重視驗(yàn)證和測(cè)試，做一個(gè)“偏執(zhí)狂”：IC設(shè)計(jì)的風(fēng)險(xiǎn)比板級(jí)電子設(shè)計(jì)來的更大，因此試驗(yàn)的機(jī)會(huì)十分寶貴，“偏執(zhí)狂”的精神，對(duì)IC設(shè)計(jì)的成功來說十分關(guān)鍵。除了依靠公司成熟的設(shè)計(jì)環(huán)境，Design Kit和體制的規(guī)范來保證成功之外，對(duì)驗(yàn)證的重視和深刻理解，是一個(gè)IC設(shè)計(jì)者能否經(jīng)受壓力和享受成功十分關(guān)鍵的部分。由于流片的機(jī)會(huì)相對(duì)不多，因此找機(jī)會(huì)更多地參與和理解測(cè)試，對(duì)產(chǎn)品成功和失敗的認(rèn)真總結(jié)與分析，是一個(gè)IC設(shè)計(jì)者成長(zhǎng)的必經(jīng)之路。
7.同行交流以及工作環(huán)境的重要性：IC設(shè)計(jì)的復(fù)雜性和技術(shù)的快速發(fā)展，使得同行之間的交流十分關(guān)鍵，多參與一些適合自己水平的討論組和行業(yè)會(huì)議，對(duì)提高水平也是十分有益的。通過同行之間的交流，還可以發(fā)現(xiàn)環(huán)境對(duì)于IC設(shè)計(jì)水平的重要影響。公司的財(cái)力，產(chǎn)品的方向，項(xiàng)目的難度，很大程度上能夠影響到一個(gè)設(shè)計(jì)者能夠達(dá)到的最高水平。辯證地認(rèn)識(shí)自己的技術(shù)提高和環(huán)境之間的相互關(guān)系，將是國(guó)內(nèi)的設(shè)計(jì)者在一定的階段會(huì)遇到的問題。
IC設(shè)計(jì)工程師職位檔案 職位描述：
1.同設(shè)計(jì)人員一起共同負(fù)責(zé)產(chǎn)品的定義與開發(fā)，按項(xiàng)目進(jìn)度完成工作；
2.負(fù)責(zé)電路結(jié)構(gòu)設(shè)計(jì)，設(shè)計(jì)文檔描述、仿真及驗(yàn)證；
3.負(fù)責(zé)和后端工程師以及測(cè)試工程師接口，保證芯片順利地tapeout；
4.支持產(chǎn)品的測(cè)試與調(diào)試、失效分析。入職要求：
1.電子工程、通信、微電子、電子電機(jī)等相關(guān)專業(yè)本科或本科以上學(xué)歷；
2.有至少二年以上IC設(shè)計(jì)工作經(jīng)驗(yàn)，有成功的tapeout經(jīng)驗(yàn)；
3.了解數(shù)字設(shè)計(jì)流程，熟悉邏輯設(shè)計(jì)，熟悉專項(xiàng)語(yǔ)言；
4.熟練掌握ASIC EDA綜合，能熟練使用EDA設(shè)計(jì)和仿真工具，如Cadence NC-Sim, Synopsys DC, PT,等；
5.具有豐富的script經(jīng)驗(yàn)（TCL, Perl, C shell等）；
6.良好的英語(yǔ)書面寫作能力對(duì)申請(qǐng)資深職位者要求良好的英語(yǔ)口語(yǔ)溝通技巧；
7.具有快速學(xué)習(xí)能力，有良好的團(tuán)隊(duì)合作精神、協(xié)調(diào)溝通能力及工作主動(dòng)性。
數(shù)字IC設(shè)計(jì)工程師任職資格：
一、熟悉集成電路設(shè)計(jì)流程、方法和工具；
二、精通Verilog/VHDL語(yǔ)言，能夠根據(jù)設(shè)計(jì)要求編寫代碼，并進(jìn)行仿真驗(yàn)證；
三、熟悉Unix/Linux操作系統(tǒng)和主流EDA軟件，完成仿真、綜合、時(shí)序分析及形式驗(yàn)證；
四、熟悉FPGA開發(fā)流程，能夠熟練使用FPGA開發(fā)工具，有基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)與調(diào)試經(jīng)驗(yàn)；
五、有基于IC存儲(chǔ)器(EE/Flash)的ASIC設(shè)計(jì)經(jīng)驗(yàn)和成功Tapeout經(jīng)驗(yàn)者優(yōu)先；
六、有MCU設(shè)計(jì)經(jīng)驗(yàn)或基于MCU內(nèi)核的產(chǎn)品設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；
七、具有較強(qiáng)的獨(dú)立工作能力、良好的溝通能力和團(tuán)隊(duì)協(xié)作精神；
八、微電子或相關(guān)專業(yè)本科（兩年以上相關(guān)工作經(jīng)驗(yàn)），碩士。
崗位職責(zé)：
一、定義和設(shè)計(jì)模塊結(jié)構(gòu)并編寫design spec和test plan；
二、使用Verilog/VHDL編寫邏輯模塊的RTL級(jí)代碼；
三、編寫測(cè)試向量對(duì)模塊進(jìn)行仿真驗(yàn)證；
四、搭建FPGA測(cè)試平臺(tái)進(jìn)行芯片級(jí)測(cè)試驗(yàn)證；
五、進(jìn)行數(shù)字模塊的芯片綜合和時(shí)序分析；
六、輔助全芯片系統(tǒng)設(shè)計(jì)、混合仿真；
七、協(xié)助版圖設(shè)計(jì)，指導(dǎo)數(shù)字布局布線，進(jìn)行后端功能和時(shí)序驗(yàn)證；
八、協(xié)助測(cè)試工程師完成芯片測(cè)試和驗(yàn)證工作；
九、編寫完整的設(shè)計(jì)和驗(yàn)證報(bào)告。
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